CN113078156B - 半导体结构及其形成方法 - Google Patents

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Abstract

本申请实施例提供一种半导体结构及其形成方法，半导体结构包括：基底；第一导电通道包括第一沟道区以及位于第一沟道区相对两端的第一掺杂区和第二掺杂区；第一电连接结构，位于基底内，并与第一掺杂区相接触；第二电连接结构，与第二掺杂区相接触；第二导电通道包括第二沟道区以及位于第二沟道区相对两端的第三掺杂区和第四掺杂区，且第三掺杂区与第二电连接结构远离基底的一侧相接触，第二导电通道在基底上的正投影与第一导电通道在基底上的正投影至少存在部分不重叠的区域；栅极结构，环绕第一沟道区和第二沟道区。本申请实施例在降低沟道区在水平方向上的占用面积的同时，有利于降低第一导电通道和第二导电通道之间的电干扰。

Description

半导体结构及其形成方法
技术领域
本申请实施例涉及半导体领域，特别涉及一种半导体结构和半导体结构的形成方法。
背景技术
集成电路芯片的性能和制备工艺与晶体管器件结构息息相关。集成电路的集成度趋于更高的方向发展，将一对或多对nFET和pFET圆柱体纳米线或纳米薄片垂直交叉堆叠起来，组成互补全包围栅圆柱体纳米线或纳米薄片场效应晶体管(CFET)器件结构。在CFET器件结构中，nFET和pFET共用一个栅电极作为信号输入端，共用一个漏极作为信号输出端，源电极分别接地和供电电源。器件尺寸可灵活调节以满足不同芯片性能要求。在保留垂直堆叠纳米线或纳米薄片全包围栅场效应晶体管电完整性的同时，又大大节省芯片面积，增强器件驱动电流，提高芯片器件集成度。
然而，由于pFET和nFET共用一个源极或者漏极连线，连线的制备工艺复杂多变且难以控制，目前的nFET或者pFET都是采用水平放置的GAA晶体管，水平设置的导电沟道区在水平方向上占用很大的面积，限制了CFET向更高集成度的方向发展。
发明内容
本申请实施例提供一种半导体结构和半导体结构的形成方法，提供一种垂直设置沟道区的CFET结构，有利于节省沟道区在水平方向上的布局空间。
为解决上述问题，本申请实施例提供一种半导体结构，包括：基底以及位于所述基底上的第一导电通道，在垂直于所述基底表面的方向上，所述第一导电通道包括第一沟道区以及位于所述第一沟道区相对的两端的第一掺杂区和第二掺杂区；第一电连接结构，位于所述基底内，并与所述第一掺杂区相接触；第二电连接结构，与所述第二掺杂区相接触，且所述第二电连接结构所在平面与所述第一电连接结构所在平面平行；第二导电通道，在垂直于所述基底表面的方向上，所述第二导电通道包括第二沟道区以及位于所述第二沟道区相对的两端的第三掺杂区和第四掺杂区，且所述第三掺杂区与所述第二电连接结构远离所述基底的一侧相接触，所述第二导电通道在所述基底上的正投影与所述第一导电通道在所述基底上的正投影至少存在部分不重叠的区域；栅极结构，环绕所述第一沟道区和所述第二沟道区。
相应的，本申请实施例还提供了一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、第一电连接结构和第一隔离层；在所述基底上形成第一牺牲层；图形化所述第一牺牲层和所述第一隔离层，形成贯穿所述第一牺牲层和所述第一隔离层的第一通孔；形成填充所述第一通孔的第一导电通道和位于所述第一导电通道远离所述基底的一侧的第二电连接结构；在所述第二电连接结构远离所述基底的一侧依次形成第二牺牲层和保护层；图形化所述保护层和所述第二牺牲层，形成贯穿所述保护层和所述第二牺牲层的第二通孔，所述第一通孔和第二通孔在所述基底上的正投影至少存在部分不重叠的区域；形成填充所述第二通孔的第二导电通道；图形化所述保护层，形成直至暴露出所述第一牺牲层的第三通孔，去除所述第二牺牲层和所述第一牺牲层；形成填充满空隙的栅极结构。
与现有技术相比，本申请实施例提供的技术方案具有以下优点：
上述技术方案中，在垂直于基底表面的方向上，第一导电通道与第二导电通道交错堆叠设置，即第一沟道区与第二沟道区在垂直于基底表面的方向上交错堆叠设置，有利于在进一步提升第一沟道区和第二沟道区的长度的同时，节省第一导电通道与第二导电通道在平行于基底表面方向上的布局空间。此外，第二导电通道在基底上的正投影与第一导电通道在基底上的正投影至少存在部分不重叠的区域，有利于减小甚至消除第一导电通道和第二导电通道之间的正对区域，避免第二掺杂区和第三掺杂区之间构成PN结，从而避免半导体结构工作时，第二掺杂区和第三掺杂区的电位不同。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1至图13为本申请一实施例提供的半导体结构的结构示意图；
图14至图22为本申请又一实施例提供的半导体结构的结构示意图；
图23至图45为本申请提供的半导体结构的形成方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前CFET器件结构中，水平设置的导电沟道区在水平方向上占用很大的面积，限制了CFET向更高集成度的方向发展。
为解决上述问题，本申请实施例提供一种半导体结构及其形成方法，半导体结构中，在垂直于基底表面的方向上，第一沟道区与第二沟道区交错堆叠设置，有利于在进一步提升第一沟道区和第二沟道区的长度的同时，节省第一导电通道与第二导电通道在平行于基底表面方向上的布局空间。此外，第二导电通道在基底上的正投影与第一导电通道在基底上的正投影至少存在部分不重叠的区域，有利于减小甚至消除第一导电通道和第二导电通道之间的正对区域，以降低第一导电通道和第二导电通道之间的电干扰。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各实施例的划分是为了描述方便，不应对本申请的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图1至图13为本申请一实施例提供的半导体结构的结构示意图。其中，图1为本申请一实施例提供的半导体结构的一种俯视结构示意图，图2为图1沿X方向的横向剖面结构示意图，图3为图1沿Z方向的斜向剖面结构示意图。
结合参考图1至图3，半导体结构包括：基底100以及位于基底100上的第一导电通道101，在垂直于基底100表面的方向上，第一导电通道101包括第一沟道区(未标识)以及位于第一沟道区相对的两端的第一掺杂区(未标识)和第二掺杂区(未标识)；第一电连接结构110，位于基底100内，并与第一掺杂区相接触；第二电连接结构102，与第二掺杂区相接触，且第二电连接结构102所在平面与第一电连接结构110所在平面平行；第二导电通道103，在垂直于基底100表面的方向上，第二导电通道103包括第二沟道区(未标识)以及位于第二沟道区相对的两端的第三掺杂区(未标识)和第四掺杂区(未标识)，且第三掺杂区与第二电连接结构102远离基底100的一侧相接触；栅极结构104，环绕第一沟道区和第二沟道区。
具体地，第一导电通道101和第二导电通道103的其中一者为N型导电通道，另一者为P型导电通道。在本实施例中，以第一导电通道101为N型导电通道，第二导电通道103为P型导电通道为例进行详细说明，并不构成对本实施例的限定；在其他实施例中，可以以第一导电通道为P型导电通道，第二导电通道为N型导电通道为例进行详细说明。
本实施例中，第一导电通道101和第二导电通道103均可以通过原位掺杂或先沉积后掺杂的方式形成，第一导电通道101的材料为通过向单晶硅中掺杂ⅤA族元素后形成的N型半导体材料，第二导电通道层503的材料为通过向单晶硅中掺杂IIIA族元素后形成的P型半导体材料。
具体地，第一导电通道101两端的掺杂浓度大于中间的掺杂浓度，从而形成第一掺杂区和第二掺杂区，第二导电通道103两端的掺杂浓度大于中间的掺杂浓度，从而形成第三掺杂区和第四掺杂区。本实施例中，以第一掺杂区靠近基底100，第二掺杂区靠近第二导电通道103为例进行详细说明，并不构成对本实施例的限定，在其他实施例中，可以以第二掺杂区靠近基底，且第一掺杂区靠近第二导电通道为例。进一步地，本实施例中，还以第四掺杂区远离第二电连接结构102，第三掺杂区靠近第二电连接结构102为例进行详细说明，并不构成对本实施例的限定，在其他实施例中，可以以第三掺杂区远离第二电连接结构，第四掺杂区靠近第二电连接结构。
需要说明的是，位于基底100上的第一导电通道101可以是一个，也可以是至少两个，至少两个第一导电通道101分立设置在基底110上，且第二导电通道103与第一导电通道101一一对应，第一电连接结构110与每一第一掺杂区相接触，第二电连接结构102与每一第二掺杂区和每一第三掺杂区相接触。参考图1，本实施例以位于基底110上的4个第一导电通道101为例进行具体说明，并不构成对本实施例的限定，在其他实施例中，第一导电通道101可以为1个、3个或者5个等，在具体应用中，第一导电通道101的个数可以根据需求进行具体的设置。另外，在本实施例中，4个第一导电通道101呈四方排布的方式排列，因而与第一导电通道101一一对应的第二导电通道103也呈四方排布的方式排列。
继续参考图2，第二导电通道103在基底110上的正投影与第一导电通道101在基底110上的正投影没有重叠，则第一导电通道101和第二导电通道103之间不具有正对区域，则第二掺杂区和第三掺杂区之间不会构成PN结。当半导体结构工作时，第二掺杂区和第三掺杂区均与第二电连接结构102相连，由于第二掺杂区和第三掺杂区之间不构成PN结，则第二掺杂区与第三掺杂区之间不会产生电干扰，有利于保证此时第二掺杂区与第三掺杂区的电位相同。
在其他实施例中，第二导电通道在基底上的正投影与第一导电通道在基底上的正投影具有部分重叠的区域，第一导电通道和第二导电通道之间具有导电缓冲层，用于降低第二掺杂区与第三掺杂区之间的电干扰，且该重叠区域位于导电缓冲层在基底上的正投影内。在一个例子中，导电缓冲层的材料为多晶硅，导电缓冲层通过降低第二掺杂区与第三掺杂区之间的介电常数，从而防止第二掺杂区与第三掺杂区之间的电干扰的问题。
继续参考图2，在沿第一掺杂区指向第二掺杂区的方向上，第一导电通道101的顶部表面高度高于第二电连接结构102的底部表面高度，且低于第二电连接结构102的顶部表面高度；第二导电通道103的底部表面高度高于第二电连接结构102的底部表面高度，且低于第二电连接结构102的顶部表面高度。因此，第一导电通道101靠近第二电连接结构102的一端和第二导电通道103靠近第二电连接结构102的一端均有部分位于第二电连接结构102中，有利于保证第一导电通道101的顶部表面和第二导电通道103的底部表面与第二电连接结构之间良好的电连接效果。
具体地，在沿第一掺杂区指向第二掺杂区的方向上，位于第二电连接结构102中的局部第一导电通道101的厚度为第一厚度，位于第二电连接结构102中的局部第二导电通道103的厚度为第二厚度，第一厚度和第二厚度各自与第二电连接结构102的厚度的比值范围均为1/5～4/5。一方面，第一厚度和第二厚度大于第二电连接结构102的厚度的1/5，使第二电连接结构102与第二掺杂区和第三掺杂区之间均存在较大接触面积，从而保证第二电连接结构102与第二掺杂区和第三掺杂区之间电连接的稳定性；另一方面，第一厚度和第二厚度小于第二电连接结构102的厚度的4/5，有利于避免第二掺杂区和第三掺杂区与栅极结构104之间的局部第二电连接结构102的厚度过小，避免第二掺杂区和第三掺杂区与栅极结构104之间产生电干扰，影响半导体结构的电学性能。
本实施例中，第一电连接结构和第二电连接结构的材料均为半导体导电材料或钨等金属导电材料。
继续参考图2，在沿第一掺杂区指向第二掺杂区的方向上，基底100包括：依次堆叠的衬底(未标识)和第一隔离层120，衬底包括第一电连接结构110；且第一隔离层120位于第一电连接结构110顶部表面，第一导电通道101贯穿第一隔离层120，以使第一掺杂区与第一电连接结构110相接触。
进一步地，第一导电通道101还贯穿至少部分第一电连接结构110，则第一导电通道101靠近第一电连接结构110的一端有部分位于第一电连接结构110中，使第一电连接结构110与第一掺杂区之间存在较大接触面积，从而保证第一电连接结构110与第一掺杂区之间电连接的稳定性。在其他实施例中，第一导电通道可以仅贯穿第一隔离层，使得第一导电通道底部表面与第一电连接结构相接触。
其中，衬底的材料包括硅、碳化硅、砷化镓、氮化铝或者氧化锌等。本实施例中衬底采用硅材料形成，本实施例采用硅材料作为衬底是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的衬底的材料。
本实施例中，第一隔离层120的材料为氮化硅、碳氮化硅或者碳氮氧化硅中的至少一种。第一隔离层120位于第一电连接结构110和栅极结构104之间，有利于防止第一电连接结构110和栅极结构104之间的电干扰。
具体地，本实施例给出了四种第一电连接结构和第二电连接结构的实现方式，以下将结合图7至图9对其进行说明。
在一些例子中，继续参考图2和图3，第一电连接结构110为第一导电层，第一导电层为整面连续膜层，且第一导电层与每一第一掺杂区相接触；第二电连接结构102为第二导电层，第二导电层为整面连续膜层，且第二导电层与每一第二掺杂区和每一第三掺杂区相接触；第二导电层中具有贯穿第二导电层的第一连通孔，栅极结构104还填充满第一连通孔。
具体地，第二导电层还具有容纳第二掺杂区和第三掺杂区的凹槽。当半导体结构工作时，每一第一掺杂区的电位相同，每一第二掺杂区和每一第三掺杂区的电位也相同。
在又一些例子中，参考图4至图7，其中，图4为本申请一实施例提供的半导体结构的又一种俯视结构示意图，图5为图4沿X方向的横向剖面结构示意图，图6为图4沿Y方向的纵向剖面结构示意图，图7为图4沿Z方向的斜向剖面结构示意图。
第一电连接结构110包括沿第一方向X延伸的第一导线层，第一导线层与沿第一方向X设置的每一第一掺杂区相接触；第二电连接结构102包括沿第二方向Y延伸的第二导线层，第二导线层与沿第二方向Y设置的每一第二掺杂区和每一第三掺杂区相接触。
具体地，参考图6，基底100还包括第一绝缘层130，第一绝缘层130位于相邻的第一导线层的间隔中，用于实现相邻的第一导线层之间的绝缘，栅极结构104位于相邻第二导线层102的间隔中。其中，第一绝缘层130的材料为氧化硅、氮化硅、氮氧化硅或者碳氮化硅中的至少一种。在其他例子中，相邻的第二导线层的间隔中可以具有第二绝缘层，用于实现相邻的第二导线层之间的绝缘，其中，第二绝缘层的材料也可以为氧化硅、氮化硅、氮氧化硅或者碳氮化硅中的至少一种。
在另一些例子中，参考图8至图10，其中，图8为本申请一实施例提供的半导体结构的另一种俯视结构示意图，图9为图8沿X方向的横向剖面结构示意图，图10为图8沿Y方向的纵向剖面结构示意图。
第一电连接结构110为第一导电层，第一导电层为整面连续膜层，且第一导电层与每一第一掺杂区相接触；第二电连接结构102包括沿第二方向Y延伸的第二导线层，第二导线层与沿第二方向Y设置的每一第二掺杂区和每一第三掺杂区相接触。
在再一些例子中，参考图11至图13，其中，图11为本申请一实施例提供的半导体结构的再一种俯视结构示意图，图12为图11沿X方向的横向剖面结构示意图，图13为图11沿Y方向的纵向剖面结构示意图。
第一电连接结构110包括沿第一方向X延伸的第一导线层，第一导线层与沿第一方向X设置的每一第一掺杂区相接触；第二电连接结构102为第二导电层，第二导电层为整面连续膜层，且第二导电层与每一第二掺杂区和每一第三掺杂区相接触；第二导电层中具有贯穿第二导电层的第一连通孔，栅极结构104还填充满第一连通孔。
具体地，参考图13，基底100还包括第一绝缘层130，第一绝缘层130位于相邻的第一导线层的间隔中，用于实现相邻的第一导线层之间的绝缘。
需要说明的是，上述例子中，第一电连接结构110可以是一个第一导线层，也可以是至少两个相互间隔的第一导线层；第二电连接结构102可以是一个第二导线层，也可以是至少两个相互间隔的第二导线层。本实施例以第一电连接结构110为两个相互间隔的第一导线层和/或第二电连接结构102为两个相互间隔的第二导线层为例进行具体说明，并不构成对本实施例的限定，在其他实施例中，第一导线层和第二导线层的数量可以为1个、3个或者5个等，在具体应用中，第一导线层和第二导线层的数量可以根据需求进行具体的设置。另外，在本实施例中，两个第一导线层之间相互平行，两个第二导线层之间相互平行，在其他实施例中，多个第一导线层之间可以不相互平行，多个第二导线层之间也可以不相互平行，只需满足多个相邻第一导线层之间具有间隔，相邻第二导线层之间也具有间隔即可。
本实施例中，以第一方向X为横向排列，第二方向Y为纵向排列的方式进行描述，即第一方向X和第二方向Y相垂直，并不构成对本实施例的限定，在其他实施例中，第一方向和第二方向之间具有夹角，即第一方向和第二方向不重合，使得后续可以在不同位置实现对第一导线层和/或第二导线层的电连接即可。在具体应用中，可以根据具体需求，确定第一导线层和/或第二导线层的延伸方向，当第一方向和第二方向存在夹角，理应属于本申请的保护范围。
上述例子中，半导体结构还包括：第二隔离层105，环绕第二掺杂区；在沿第一掺杂区指向第二掺杂区的方向上，第一导电通道101的顶部表面高于第二隔离层105的底部表面，有利于保证第一导电通道101远离基底100的一端具有足够的与栅极结构104没有正对的区域，该区域用来做第一导电通道101的第二掺杂区。进一步地，第二隔离层105位于第二电连接结构102和栅极结构104之间，有利于防止第二电连接结构102有栅极结构104之间的电串扰。
本实施例中，第二隔离层105的材料与第一隔离层120的材料相同，在其他实施例中，第二隔离层的材料也可以与第一隔离层的材料不同。此外，在其他实施例中，当满足第一导电通道的顶部表面高度高于第二电连接结构的底部表面高度，且低于第二电连接结构的顶部表面高度的条件时，第二电连接结构与栅极结构之间也可以没有第二隔离层。
本实施例中，栅极结构104包括栅极氧化层114和金属栅极层124，栅极氧化层114覆盖第一沟道区和第二沟道区的侧壁，以及覆盖第一隔离层120远离第一电连接结构110的表面和、第二隔离层105靠近基底100的表面和第二电连接结构102远离基底100的表面；金属栅极层124用于填充栅极氧化层114之间的间隙，从而形成栅极结构104。
上述例子中，半导体结构的基底100包括结构区II和连线区I，连线区I设置在结构区II外围，第一导电通道和第二导电通道均设置在结构区II上；连线区I的基底100上设置有外围绝缘结构106，第一电连接结构110和第二电连接结构102延伸至连线区I的外围绝缘结构106中,以供后续通过连线区I电连接第一电连接结构110和第二电连接结构102。
具体地，本实施例通过第一导电插塞107电连接第一电连接结构110，第二导电插塞127电连接第二电连接结构102，第三导电插塞137电连接第二导电通道103的第四掺杂区，第四导电插塞147电连接栅极结构104。
具体地，本实施例给出了四种第一导电插塞、第二导电插塞、第三导电插塞和第四导电插塞的分布方式，以下将结合图1至图13进行说明。
在一些例子中，参考图1至图3，由于第一电连接结构110和第二电连接结构102均为整面连续膜层，第一导电插塞107和第二导电插塞117的数量均为一个。当半导体结构工作时，有利于控制每一第一掺杂区的电位相同，每一第二掺杂区和每一第三掺杂区的电位也相同。
具体地，第一导电层延伸至连线区I的第一侧的外围绝缘结构106中，第二导电层延伸至连线区I的第二侧的外围绝缘结构106中，连线区I的第一侧和第二侧位于结构区II的不同侧。第一导电层和第二导电层的延伸方向不同，从而实现在结构区II的不同侧的连线区I中导出第一导电层和第二导电层的电信号，进一步减小半导体结构的水平面积。
在又一些例子中，参考图4至图7，由于第一电连接结构110为两个相互间隔的第一导线层，第二电连接结构102为两个相互间隔的第二导线层，第一导电插塞107和第二导电插塞117的数量均为两个，且第一导电插塞207与第一导线层一一对应，第二导电插塞227与第二导线层一一对应。当半导体结构工作时，与同一第一导线层相接触的第一掺杂区的电位相同，与同一第二导线层相接触的第二掺杂区和第三掺杂区的电位也相同，有利于控制与不同第一导线层相接触的第一掺杂区的电位不同，控制与不同第二导线层相接触的第二掺杂区的电位不同，或者控制与不同第二导线层相接触的第三掺杂区的电位不同，从而有利于实现对第一导电通道和第二导电通道的多元化控制。
在另一些例子中，参考图8至图10，由于第一电连接结构110为整面连续膜层的第一导电层，第二电连接结构102为两个相互间隔的第二导线层，则第一导电插塞107的数量为一个，第二导电插塞127的数量为两个。当半导体结构工作时，每一第一掺杂区的电位相同，与同一第二导线层相接触的第二掺杂区和第三掺杂区的电位也相同，有利于控制与不同第二导线层相接触的第二掺杂区的电位不同，或者控制与不同第二导线层相接触的第三掺杂区的电位不同。
在再一些例子中，参考图11至图13，第一电连接结构110为两个相互间隔的第一导线层，由于第二电连接结构102为整面连续膜层的第二导电层，则第一导电插塞107的数量为两个，第二导电插塞127的数量为一个。当半导体结构工作时，与同一第一导线层相接触的第二掺杂区和第三掺杂区的电位也相同，有利于控制与不同第一导线层相接触的第一掺杂区的电位不同，且可以控制每一第二掺杂区的电位相同。
需要说明的是，在其他实施例中，对第一导线层和/或第二导线层的数量不做限制，只需满足第一导电插塞和/或第二导电插塞的数量分别与第一导线层和/或第二导线层的数量对应即可。
上述例子中，第一导电插塞107贯穿外围绝缘结构106和第一隔离层120，与衬底中的第一电连接结构110电连接。进一步地，第一导电插塞107还贯穿部分第一电连接结构110，以增大第一导电插塞107与第一电连接结构110的接触面积，从而减小第一导电插塞107与第一电连接结构110之间的接触电阻。
第二导电插塞127，贯穿部分外围绝缘结构106，与第二电连接结构102相接触。进一步地，第二导电插塞127还贯穿部分第二电连接结构102，以增大第二导电插塞127与第二电连接结构102的接触面积，从而减小第二导电插塞127与第二电连接结构102之间的接触电阻。
第三导电插塞137，与第四掺杂区相接触。进一步地，第三导电插塞137与第四掺杂区一一对应，第三导电插塞137还贯穿部分第四掺杂区，以增大第三导电插塞137与第四掺杂区的接触面积，从而减小第三导电插塞137与第四掺杂区之间的接触电阻。本实施例中，第三导电插塞137的数量为四个，在其他实施例中，第三导电插塞的数量依据实际情况而定，只需满足第三导电插塞的数量与第二导电通道的数量对应即可。
第四导电插塞147，与栅极结构104顶部相接触。进一步地，第四导电插塞147还贯穿部分栅极结构104。具体地，第四导电插塞147贯穿部分金属栅极层124，以增大第四导电插塞147与金属栅极层124的接触面积，从而减小第四导电插塞147与金属栅极层124之间的接触电阻。
本实施例中，为了保护栅极结构104顶部表面，半导体结构还包括：保护层108，嵌套设置在第二导电通道103顶部，与第四掺杂区相接触，在垂直于基底100表面方向上，保护层108中具有贯穿保护层108的第二连通孔，栅极结构104填充第二连通孔。在一个例子中，参考图7，第一连通孔与第二连通孔在基底100上的正投影相重合，有利于通过同一刻蚀工艺形成第一通孔和第二通孔，简化制备半导体结构的工艺步骤。在其他实施例中，第一连通孔与第二连通孔在基底上的正投影也可以不重合。
具体地，保护层108顶部表面与第二导电通道103的顶部表面齐平，以便于后续对半导体结构的封装和电信号引出。
在其他实施例中，第一电连接结构包括第三导电层和第一导线层，其中，第三导电层为整面膜层结构，第三导电层与第一导线层之间具有间隔，第一导线层和间隔在基底上的正投影共同组成第一投影，第三导电层在基底上的正投影为第二投影，第一投影和第二投影的组合投影至少覆盖基底的结构区。第二电连接结构包括第四导电层和第二导线层，其中，第四导电层为整面膜层结构，第四导电层与第二导线层之间具有间隔，第二导线层和间隔在基底上的正投影共同组成第三投影，第四导电层在基底上的正投影为第四投影，第三投影和四投影的组合投影至少覆盖基底的结构区。
综上所述，在垂直于基底100表面的方向上，第一沟道区与第二沟道区交错堆叠设置，栅极结构104平行于基底100表面方向上环绕第一沟道区和第二沟道区，在提升第一沟道区和第二沟道区的长度时，有利于节省第一导电通道101与第二导电通道103在平行于基底100表面方向上的布局空间。此外，第二导电通道103在基底100上的正投影与第一导电通道101在基底100上的正投影至少存在部分不重叠的区域，有利于防止第一导电通道101与第二导电通道103之间的电干扰，以提高半导体结构的电学性能。
本申请又一实施例还提供一种半导体结构，该半导体结构与前一实施例大致相同，主要区别包括基底的结构不同。以下将结合附图对本申请又一实施例提供的半导体结构进行详细说明，需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例的详细描述，在此不再赘述。
图14至图22为本申请又一实施例提供的半导体结构的结构示意图。结合参考图1，其中，图14为图1沿X方向的横向剖面结构示意图，图15为图1沿Z方向的斜向剖面结构示意图。
参考图14至图15，半导体结构包括：基底200以及位于基底200上的第一导电通道201，在垂直于基底200表面的方向上，第一导电通道201包括第一沟道区(未标识)以及位于第一沟道区相对的两端的第一掺杂区(未标识)和第二掺杂区(未标识)；第一电连接结构210，位于基底200内，并与第一掺杂区相接触；第二电连接结构202，与第二掺杂区相接触，且第二电连接结构202所在平面与第一电连接结构210所在平面平行；第二导电通道203，在垂直于基底200表面的方向上，第二导电通道203包括第二沟道区(未标识)以及位于第二沟道区相对的两端的第三掺杂区(未标识)和第四掺杂区(未标识)，且第三掺杂区与第二电连接结构202远离基底200的一侧相接触，第二导电通道203在基底200上的正投影与第一导电通道201在基底200上的正投影至少存在部分不重叠的区域；栅极结构204，环绕第一沟道区和第二沟道区。
继续参考图14，在沿第一掺杂区指向第二掺杂区的方向上，基底200包括依次堆叠的衬底230、第一隔离层200和第一电连接结构210，第一导电通道201贯穿至少部分第一电连接结构210。
在一个例子中，参考图14，第一导电通道201贯穿第一电连接结构210，则第一导电通道201靠近第一电连接结构210的一端有部分位于第一电连接结构210中，使第一电连接结构210与第一掺杂区之间存在较大接触面积，从而保证第一电连接结构210与第一掺杂区之间电连接的稳定性。
本实施例中，在沿第一掺杂区指向第二掺杂区的方向上，还包括：钝化层205，位于第一导电通道201顶部表面，且第一导电通道201的顶部表面高度高于第二电连接结构201的底部表面高度，钝化层205位于第一导电通道201和栅极结构204之间，避免第一导电通道201的顶部表面与栅极结构204相接触，有利于降低第一导电通道201和栅极结构204之间的电干扰。
本实施例中，半导体结构的基底200包括结构区II和连线区I，连线区I设置在结构区II外围，第一导电通道和第二导电通道均设置在结构区II上；连线区I的基底200上设置有外围绝缘结构206，第一电连接结构210和第二电连接结构202延伸至连线区I的外围绝缘结构206中,以供后续通过连线区I电连接第一电连接结构210和第二电连接结构202。
具体地，本实施例通过第一导电插塞207电连接第一电连接结构210，第二导电插塞227电连接第二电连接结构202，第三导电插塞237电连接第二导电通道203的第四掺杂区，第四导电插塞247电连接栅极结构204。
具体地，本实施例给出了四种第一电连接结构、第二电连接结构、第一导电插塞、第二导电插塞、第三导电插塞和第四导电插塞的分布方式，以下将结合图14至图22对其进行说明。
在一些例子中，继续参考图14和图15，第一电连接结构210为第一导电层，第一导电层为整面连续膜层，且第一导电层与每一第一掺杂区相接触；第二电连接结构202为第二导电层，第二导电层为整面连续膜层，且第二导电层与每一第二掺杂区和每一第三掺杂区相接触；第二导电层中具有贯穿第二导电层的第一连通孔，栅极结构104还填充满第一连通孔。
具体地，第二导电层还具有容纳钝化层205和第二掺杂区的通孔，且第二导电层还具有容纳第三掺杂区的凹槽。第一导电插塞207和第二导电插塞217的数量均为一个。
在又一些例子中，参考图16至图18，其中，结合参考图4，图16为图4沿X方向的横向剖面结构示意图，图17为图4沿Y方向的纵向剖面结构示意图，图18为图4沿Z方向的斜向剖面结构示意图。
第一电连接结构210包括沿第一方向X延伸的第一导线层，第一导线层与沿第一方向X设置的每一第一掺杂区相接触；第二电连接结构202包括沿第二方向Y延伸的第二导线层，第二导线层与沿第二方向Y设置的每一第二掺杂区和每一第三掺杂区相接触。
具体地，参考图17，基底200还包括第一绝缘层240，第一绝缘层240位于相邻的第一导线层的间隔中，用于实现相邻的第一导线层之间的绝缘，栅极结构204位于相邻第二导线层的间隔中。其中，第一绝缘层240的材料为氧化硅、氮化硅、氮氧化硅或者碳氮化硅中的至少一种。在其他例子中，相邻的第二导线层的间隔中可以具有第二绝缘层，用于实现相邻的第二导线层之间的绝缘，其中，第二绝缘层的材料也可以为氧化硅、氮化硅、氮氧化硅或者碳氮化硅中的至少一种。在其他例子中，相邻的第一导线层的间隔中也可以为栅极结构。
第一电连接结构210为两个相互间隔的第一导线层，第二电连接结构202为两个相互间隔的第二导线层，则第一导电插塞207和第二导电插塞227的数量均为两个。
进一步地，第一导电通道201和第二导电通道203为圆柱形。其中，在垂直于第一方向X的方向上，第一导线层的宽度大于第一导电通道201的直径；在垂直于第二方向Y的方向上，第二导线层的宽度大于第一导电通道201和第二导电通道203的直径，有利于通过第一导线层将第一掺杂区和栅极结构204隔离起来，避免第一掺杂区和栅极结构204之间的电干扰，以及通过第二导线层将第二掺杂区以及第三掺杂区和栅极结构204隔离起来，避免第二掺杂区以及第三掺杂区和栅极结构204之间的电干扰。进一步地，第一掺杂区的外围均被第一导线层包围，有利于增大第一导线层与第一掺杂区之间的接触面积，以降低第一导线层与第一掺杂区之间的接触电阻；第二掺杂区和第三掺杂区的外围均被第二导线层包围，有利于增大第二导线层与第二掺杂区和第三掺杂区之间的接触面积，以降低第二导线层与第二掺杂区和第三掺杂区之间的接触电阻。
在另一些例子中，参考图19至图20，其中，结合参考图8，图19为图8沿X方向的横向剖面结构示意图，图20为图8沿Y方向的纵向剖面结构示意图。
第一电连接结构210为第一导电层，第一导电层为整面连续膜层，且第一导电层与每一第一掺杂区相接触；第二电连接结构202包括沿第二方向Y延伸的第二导线层，第二导线层与沿第二方向Y设置的每一第二掺杂区和每一第三掺杂区相接触。
具体地，栅极结构204位于相邻第二导线层的间隔中，在其他例子中，相邻的第二导线层的间隔中可以具有第二绝缘层，用于实现相邻的第二导线层之间的绝缘。进一步地，第一电连接结构210为整面连续膜层的第一导电层，第二电连接结构202为两个相互间隔的第二导线层，则第一导电插塞207的数量为一个，第二导电插塞227的数量为两个。
在再一些例子中，参考图21至图22，其中，结合参考图11，图21为图11沿X方向的横向剖面结构示意图，图22为图11沿Y方向的纵向剖面结构示意图。
第一电连接结构210包括沿第一方向X延伸的第一导线层，第一导线层与沿第一方向X设置的每一第一掺杂区相接触；第二电连接结构202为第二导电层，第二导电层为整面连续膜层，且第二导电层与每一第二掺杂区和每一第三掺杂区相接触；第二导电层中具有贯穿第二导电层的第一连通孔，栅极结构204还填充满第一连通孔。
具体地，第一电连接结构210为两个相互间隔的第一导线层，由于第二电连接结构202为整面连续膜层的第二导电层，则第一导电插塞207的数量为两个，第二导电插塞227的数量为一个。
参考图22，基底200还包括第一绝缘层240，第一绝缘层240位于相邻的第一导线层的间隔中，用于实现相邻的第一导线层之间的绝缘。其中，第一绝缘层240的材料为氧化硅、氮化硅、氮氧化硅或者碳氮化硅中的至少一种。在其他例子中，相邻的第一导线层的间隔中也可以为栅极结构。
综上所述，在垂直于基底200表面的方向上，第一沟道区与第二沟道区交错堆叠设置，有利于节省第一导电通道201与第二导电通道203在平行于基底200表面方向上的布局空间。此外，第二导电通道203在基底200上的正投影与第一导电通道201在基底200上的正投影至少存在部分不重叠的区域，有利于防止第一导电通道201与第二导电通道203之间的电干扰，以提高半导体结构的电学性能。
相应地，本申请另一实施例还提供一种半导体结构的形成方法，用于形成上述任一实施例所述的半导体结构。
图23至图45为本实施例提供的半导体结构的形成方法中各步骤对应的结构示意图，以下将结合附图对本实施例提供的半导体结构的形成方法进行详细说明，与上述实施例相同或相应的部分，以下将不做详细赘述。
参考图23至图27，提供基底100，基底100包括衬底140、第一电连接结构110和第一隔离层120。
在一个例子中，参考图23和图24，其中，图24为图23沿斜向Z的剖面结构示意图。提供基底100的步骤包括：提供衬底140，在衬底140上形成第一隔离层120，并在第一隔离层120上形成第一电连接结构110。
在又一个例子中，参考图25，图25为一种基底100的斜向剖面结构示意图。提供基底100的步骤包括：提供衬底(未示出)，在衬底中形成第一电连接结构110，并在衬底上形成第一隔离层120。
具体地，衬底的材料为单晶硅，在衬底的基础上上通过外延生长工艺形成第一电连接结构110，有利于后续在第一电连接结构110的基础上上通过外延生长工艺形成第一导电通道101。
上述例子中，形成第一电连接结构110的方法有两种，本实施例以在第一隔离层120上形成第一电连接结构110为例进行说明。
本实施例中，参考图23和图24，第一电连接结构110为第一导电层，第一导电层为整面连续膜层。在其他实施例中，参考图26和图27，其中，图27为图26沿斜向Z的剖面结构示意图，第一电连接结构110包括沿第一方向X延伸的第一导线层。此外，在相邻的第一导线层之间形成第一绝缘层130，第一绝缘层130采用绝缘材料形成，以提高半导体结构的稳定性。在其他实施例中，若在衬底中形成第一电连接结构，第一电连接结构可以为第一导电层，也可以为沿第一方向延伸的第一导线层。
在本实施例中，衬底140的材料包括硅、碳化硅、砷化镓、氮化铝或者氧化锌等；在本实施例中衬底140采用硅材料形成，本实施例采用硅材料作为衬底140是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的衬底140的材料；另外，第一隔离层120的材料为氮化硅、碳氮化硅或者碳氮氧化硅中的至少一种；第一电连接结构110由半导体导电材料或金属导电材料形成，例如掺杂硅或钨等。
参考图28，在基底100上形成第一牺牲层109。
本实施例中，采用旋转涂覆的方式形成第一牺牲层109，采用选择涂覆的方式沉积速率快，可以在较短时间内沉积厚度较厚的第一牺牲层109。另外，第一牺牲层109采用含碳或含氧的半导体材料形成，后续可以通过灰化或干法刻蚀的方式去除第一牺牲层109，而不对其他结构造成影响。
在一个例子中，第一电连接结构110形成于衬底中，参考图29，在第一牺牲层109上形成第二隔离层105。
参考图30和图31，其中，图31为图30沿横向X的剖面结构示意图，基底100包括连线区I和结构区II，第一牺牲层109和第二隔离层105形成于结构区II的基底100上，在连线区I的基底100上形成外围绝缘结构106。图形化第二隔离层105、第一牺牲层109和第一隔离层120，形成贯穿第二隔离层105、第一牺牲层109和第一隔离层120的第一通孔30。
其中，图形化的方式包括但不限于：在第一牺牲层109上形成掩膜层，然后基于形成的掩膜层实现图形化上述半导体结构的工艺。另外，图形化形成的第一通孔30可以是一个，也可以是多个，多个开口分立设置在基底100上；参考图29，本实施例以图形化形成4个第一通孔30为例进行具体说明，并不构成对本实施例的限定，在其他实施例中，图形化形成的开口可以为1个、3个、5个等；在具体应用中，图形化形成的第一通孔30的个数可以根据需求进行具体设置。另外，在本实施例中，4个开口呈四方排布的方式排列。
参考图32，形成填充满第一通孔30(参考图31)和覆盖第二隔离层105顶面的基础导电层，基础导电层延伸至连线区I的外围绝缘结构106中，其中填充第一通孔30的基础导电层作为第一导电通道层101，位于第一导电通道层101顶面和第二隔离层105顶面的基础导电层作为第二电连接结构102。
具体地，在第一电连接结构110的基础上通过外延生长工艺形成基础导电层，其中，作为第一导电通道101的局部基础导电层中ⅤA族元素的掺杂浓度大于中间的掺杂浓度，从而形成第一掺杂区和第二掺杂区；作为第二电连接结构102的局部基础导电层中可以不掺杂ⅤA族元素，也可以掺杂ⅤA族元素和IIIA族元素之外的元素，例如锗元素或者碳元素，以提高第二电连接结构102的导电性能。
进一步地，第一导电通道101包括第一沟道区(未标识)以及位于第一沟道区(未标识)两端的第一掺杂区(未标识)和第二掺杂区(未标识)，其中，第二掺杂区远离第一电连接结构110。
具体地，第一导电通道101通过原位掺杂，第一导电通道101的材料为通过向单晶硅中掺杂ⅤA族元素后形成的N型半导体材料。在本实施例中，以第二掺杂区远离第一电连接结构110，第一掺杂区靠近远离第一电连接结构110为例进行详细说明，并不构成对本实施例的限定。在其他实施例中，第一导电通道也可以通过先沉积后掺杂的方式形成。
本实施例中，参考图32和图33，其中图32为图33沿横向X的剖面结构示意图，第二电连接结构102为第二导电层，第二导电层为整面连续膜层。在其他实施例中，第二电连接结构包括沿第二方向延伸的第二导线层。
在又一个例子中，若第一电连接结构110形成于第一隔离层105顶面，参考图33，在第一牺牲层109上形成第二电连接结构102。
具体地，基底100包括连线区I和结构区II，第一牺牲层109和第二电连接结构102形成于结构区II的基底100上，在连线区I的基底100上形成外围绝缘结构106。
参考图34，若第一电连接结构110为第一导电层，第二电连接结构为第二导电层，且第一导电层和第二导电层均为整面连续膜层。则第一导电层延伸至连线区I的第一侧的外围绝缘结构106中，第二导电层延伸至连线区I的第二侧的外围绝缘结构106中，连线区I的第一侧和第二侧位于结构区II的不同侧。第一导电层和第二导电层的延伸方向不同，从而实现在结构区II的不同侧的连线区I中导出第一导电层和第二导电层的电信号，进一步减小半导体结构在基底100表面方向上的布局面积。在其他实施例中，第二电连接结构也可以为沿第二方向延伸的第二导线层。
参考图35，图形化第二电连接结构102、第一牺牲层109和部分第一电连接结构110，形成贯穿第二电连接结构102、第一牺牲层109和部分第一电连接结构110的第一通孔30。
其中，图形化的方式包括但不限于：在第二电连接结构102上形成掩膜层，然后基于形成的掩膜层实现图形化上述半导体结构的工艺。另外，图形化形成的第一通孔30可以是一个，也可以是多个，多个开口分立设置在基底100上。
参考图36，形成填充部分第一通孔30(参考图34)的第一导电通道101。在垂直于基底100表面的方向上，第一导电通道101的底部表面高度高于第二电连接结构102的底部表面高度，并低于第二电连接结构102的顶部表面高度，且第二电连接结构102在第二电连接结构102和第一导电通道101围成的空隙中形成钝化层115。
具体地，后续形成栅极结构后，钝化层115位于第一导电通道101和栅极结构之间，避免第一导电通道101的顶部表面与栅极结构相接触，有利于降低第一导电通道101和栅极结构之间的电干扰。
在上述两个例子中，参考图37或图38，在第二电连接结构102远离基底100的一侧依次形成第二牺牲层119和保护层108。
在本实施例中，采用旋转涂覆的方式形成第二牺牲层119，采用旋转涂覆的方式沉积速率快，可以在较短时间内沉积厚度较厚的第二牺牲层119。另外，第二牺牲层119采用含碳或含氧的半导体材料形成，后续可以通过灰化或干法刻蚀的方式去除第二牺牲层，而不对其他结构造成影响。另外，保护层108的材料为氮化硅。
继续参考图37或图38，图形化保护层108和第二牺牲层119，形成贯穿保护层108和第二牺牲层119的第二通孔31，第一通孔30(参考图34)和第二通孔31在基底100上的正投影至少存在部分不重叠的区域，使得后续在第二通孔31形成的第二导电通道在基底100上的正投影与第一导电通道101在基底100上的正投影至少存在部分不重叠的区域。
本实施例中，还图形化部分第二电连接结构102，以增大第二通孔31暴露出的第二电连接结构102的表面面积。
其中，图形化的方式包括但不限于：在保护层108上形成掩膜层，然后基于形成的掩膜层实现图形化上述半导体结构的工艺。另外，图形化形成的第二通孔31可以是一个，也可以是多个，多个开口分立设置在基底100上。
参考图39或图40，形成填充满第二通孔31的第二导电通道102。
具体地，第二导电通道102通过原位掺杂或先沉积后掺杂的方式形成，第第二导电通道102的材料为通过向单晶硅中掺杂IIIA族元素后形成的P型半导体材料。其中，第二导电通道102的两端掺杂浓度大于中间掺杂浓度，从而形成第三掺杂区(未标识)和第四掺杂区(未标识)。本实施例中，以第四掺杂区远离基底100，第三掺杂区靠近第二电连接结构102为例进行详细说明，并不构成对本实施例的限定；在其他实施例中，可以以第三掺杂区远离基底，第四掺杂区靠近第二电连接结构为例。
需要说明的是，第一导电通道110和第二导电通道102的其中一者为N型导电通道，另一者为P型导电通道。在本实施例中，以第一导电通道110为N型导电通道，第二导电通道102为P型导电通道为例进行详细说明，并不构成对本实施例的限定；在其他实施例中，可以以第一导电通道为P型导电通道，第二导电通道为N型导电通道为例进行详细说明。
参考图41至图43，其中，图42和图43为图41沿斜向Z的两种剖面结构示意图，图形化保护层108，形成直至暴露出第一牺牲层109的第三通孔32，去除第二牺牲层119和第一牺牲层109。
其中，图形化保护层108的方式包括但不限于：在保护层108上形成掩膜层，然后基于形成的掩膜层实现图形化上述半导体结构的工艺。
在本实施例中，采用湿法刻蚀的方式去除第二牺牲层119和第一牺牲层109，本领域技术人员清楚，采用湿法刻蚀的方式，针对于某一种半导体材料进行刻蚀，并不影响其他半导体结构；另外，在其他实施例中，可以采用灰化的方式去除第一牺牲层和第二牺牲层，采用灰化工艺去除第一牺牲层和第二牺牲层的去除速率较快，同时也不影响其他半导体结构。
参考图44或图45，形成填充满空隙的栅极结构104。
具体地，栅极结构104包括栅极氧化层124和金属栅极层114。参考图43，栅极氧化层124覆盖第一沟道区、第二沟道区、第二电连接结构102、第二隔离层105和第一隔离层120的侧壁；或者，参考图44，栅极氧化层124覆盖第一沟道区、第二沟道区、第二电连接结构102和第一电连接结构110的侧壁。此外，金属栅极层114用于填充栅极氧化层124之间的间隙，从而形成栅极结构104。
在其他实施例中，为了防止第一电连接结构和第二电连接结构与栅极结构之间的电干扰问题，形成上述半导体结构的步骤中还包括：形成位于第一电连接结构与栅极结构之间的第一阻挡层(未图示)；以及形成位于第二电连接结构与栅极结构之间的第二阻挡层(未图示)。
参考图1至图3(第一电连接结构位于衬底中)或参考图14和图15(第一电连接结构位于第一隔离层上)，形成电连接第一电连接结构110的第一导电插塞107，电连接第二电连接结构102的第二导电插塞127，电连接第四掺杂区的第三导电插塞137，电连接栅极结构104的第四导电插塞147，具体地：
若第一电连接结构110在衬底中，参考图1至图3，第一导电插塞107贯穿外围绝缘结构106和第一隔离层120，与衬底中的第一电连接结构110电连接。进一步地，第一导电插塞107还贯穿部分第一电连接结构110，以增大第一导电插塞107与第一电连接结构110的接触面积，从而减小第一导电插塞107与第一电连接结构110之间的接触电阻。
若第一电连接结构210形成于第一隔离层220上，参考图14和图15，第一导电插塞207贯穿外围绝缘结构206，与第一电连接结构210电连接。进一步地，第一导电插塞207还贯穿部分第一电连接结构210，以增大第一导电插塞207与第一电连接结构210的接触面积，从而减小第一导电插塞207与第一电连接结构210之间的接触电阻。
继续参考图1至图3，第二导电插塞127，贯穿部分外围绝缘结构106，与第二电连接结构102相接触。进一步地，第二导电插塞127还贯穿部分第二电连接结构102，以增大第二导电插塞127与第二电连接结构102的接触面积，从而减小第二导电插塞127与第二电连接结构102之间的接触电阻。
第三导电插塞137，与第四掺杂区相接触。进一步地，第三导电插塞137与第四掺杂区一一对应，第三导电插塞137还贯穿部分第四掺杂区，以增大第三导电插塞137与第四掺杂区的接触面积，从而减小第三导电插塞137与第四掺杂区之间的接触电阻。本实施例中，第三导电插塞137的数量为四个，在其他实施例中，第三导电插塞的数量依据实际情况而定，只需满足第三导电插塞的数量与第二导电通道的数量对应即可。
第四导电插塞147，与栅极结构104顶部相接触。进一步地，第四导电插塞147还贯穿部分栅极结构104。具体地，第四导电插塞147贯穿部分金属栅极层124，以增大第四导电插塞147与金属栅极层124的接触面积，从而减小第四导电插塞147与金属栅极层124之间的接触电阻。
综上所述，通过形成垂直设置的第一导电通道101和第二导电通道102，即形成第一沟道区与第二沟道区交错堆叠设置的第一导电通道101和第二导电通道102，在提升第一沟道区和第二沟道区的长度时，有利于节省第一导电通道101与第二导电通道103在平行于基底100表面方向上的布局空间。此外，使得第二导电通道103在基底100上的正投影与第一导电通道101在基底100上的正投影至少存在部分不重叠的区域，有利于防止第一导电通道101与第二导电通道103之间的电干扰，以提高半导体结构的电学性能。
上面各种步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。
由于上述实施例与本实施例相互对应，因此本实施例可与上述实施例互相配合实施。上述实施例中提到的相关技术细节在本实施例中依然有效，在上述实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在上述实施例中。
本领域的普通技术人员可以理解，上述各实施方式是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。任何本领域技术人员，在不脱离本申请的精神和范围内，均可作各自更动与修改，因此本申请的保护范围应当以权利要求限定的范围为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：
基底以及位于所述基底上的第一导电通道，在垂直于所述基底表面的方向上，所述第一导电通道包括第一沟道区以及位于所述第一沟道区相对的两端的第一掺杂区和第二掺杂区；
第一电连接结构，位于所述基底内，并与所述第一掺杂区相接触；
第二电连接结构，与所述第二掺杂区相接触，且所述第二电连接结构所在平面与所述第一电连接结构所在平面平行；
第二导电通道，在垂直于所述基底表面的方向上，所述第二导电通道包括第二沟道区以及位于所述第二沟道区相对的两端的第三掺杂区和第四掺杂区，且所述第三掺杂区与所述第二电连接结构远离所述基底的一侧相接触，所述第二导电通道在所述基底上的正投影与所述第一导电通道在所述基底上的正投影至少存在部分不重叠的区域，所述第一导电通道和所述第二导电通道的其中一者为N型导电通道，另一者为P型导电通道；
栅极结构，环绕所述第一沟道区和所述第二沟道区。
2.根据权利要求1所述的半导体结构，其特征在于，所述基底上具有至少两个相互间隔的所述第一导电通道，以及与所述第一导电通道一一对应的所述第二导电通道，所述第一电连接结构与每一所述第一掺杂区相接触，所述第二电连接结构与每一所述第二掺杂区和每一所述第三掺杂区相接触。
3.根据权利要求1所述的半导体结构，其特征在于，在沿所述第一掺杂区指向所述第二掺杂区的方向上，所述第一导电通道的顶部表面高度高于所述第二电连接结构的底部表面高度，且低于所述第二电连接结构的顶部表面高度；所述第二导电通道的底部表面高度高于所述第二电连接结构的底部表面高度，且低于所述第二电连接结构的顶部表面高度。
4.根据权利要求1所述的半导体结构，其特征在于，在沿所述第一掺杂区指向所述第二掺杂区的方向上，所述基底包括：依次堆叠的衬底和第一隔离层，所述衬底包括所述第一电连接结构；且所述第一隔离层位于所述第一电连接结构顶部表面，所述第一导电通道贯穿所述第一隔离层，以使所述第一掺杂区与所述第一电连接结构相接触。
5.根据权利要求1所述的半导体结构，其特征在于，在沿所述第一掺杂区指向所述第二掺杂区的方向上，所述基底包括依次堆叠的衬底、第一隔离层和所述第一电连接结构，所述第一导电通道贯穿至少部分所述第一电连接结构。
6.根据权利要求4或5所述的半导体结构，其特征在于，所述第一电连接结构为第一导电层，所述第一导电层为整面连续膜层，且所述第一导电层与每一所述第一掺杂区相接触。
7.根据权利要求4或5所述的半导体结构，其特征在于，所述第一电连接结构包括沿第一方向延伸的第一导线层，所述第一导线层与沿所述第一方向设置的每一所述第一掺杂区相接触。
8.根据权利要求7所述的半导体结构，其特征在于，所述第一电连接结构包括至少两个相互间隔的所述第一导线层。
9.根据权利要求4或5所述的半导体结构，其特征在于，所述第二电连接结构为第二导电层，所述第二导电层为整面连续膜层，且所述第二导电层与每一所述第二掺杂区和每一所述第三掺杂区相接触；所述第二导电层中具有贯穿所述第二导电层的第一连通孔，所述栅极结构还填充满所述第一连通孔。
10.根据权利要求4或5所述的半导体结构，其特征在于，所述第二电连接结构包括沿第二方向延伸的第二导线层，所述第二导线层与沿所述第二方向设置的每一所述第二掺杂区和每一所述第三掺杂区相接触。
11.根据权利要求10所述的半导体结构，其特征在于，所述第二电连接结构包括至少两个相互间隔的所述第二导线层。
12.根据权利要求4所述的半导体结构，其特征在于，还包括：第二隔离层，环绕所述第二掺杂区；在沿所述第一掺杂区指向所述第二掺杂区的方向上，所述第一导电通道的顶部表面高于所述第二隔离层的底部表面。
13.根据权利要求5所述的半导体结构，其特征在于，在沿所述第一掺杂区指向所述第二掺杂区的方向上，还包括：钝化层，位于所述第一导电通道顶部表面，且所述第一导电通道的顶部表面高度高于所述第二电连接结构的底部表面高度。
14.根据权利要求1或2所述的半导体结构，其特征在于，所述基底包括：结构区和连线区，所述连线区设置在所述结构区外围，所述第一导电通道和所述第二导电通道均设置在所述结构区上；
所述连线区的基底上设置有外围绝缘结构，所述第一电连接结构和所述第二电连接结构延伸至所述连线区的所述外围绝缘结构中；
所述半导体结构还包括：第一导电插塞和第二导电插塞；
所述第一导电插塞贯穿所述外围绝缘结构与所述第一电连接结构相接触；
所述第二导电插塞贯穿部分所述外围绝缘结构与所述第二电连接结构相接触。
15.根据权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：第三导电插塞，与所述第四掺杂区相接触；第四导电插塞，与所述栅极结构顶部相接触。
16.根据权利要求1所述的半导体结构，其特征在于，还包括：保护层，嵌套设置在所述第二导电通道顶部，与所述第四掺杂区相接触，在垂直于所述基底表面方向上，所述保护层中具有贯穿所述保护层的第二连通孔，所述栅极结构填充所述第二连通孔。
17.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、第一电连接结构和第一隔离层；
在所述基底上形成第一牺牲层；
图形化所述第一牺牲层和所述第一隔离层，形成贯穿所述第一牺牲层和所述第一隔离层的第一通孔；
形成填充所述第一通孔的第一导电通道和位于所述第一导电通道远离所述基底的一侧的第二电连接结构；
在所述第二电连接结构远离所述基底的一侧依次形成第二牺牲层和保护层；
图形化所述保护层和所述第二牺牲层，形成贯穿所述保护层和所述第二牺牲层的第二通孔，所述第一通孔和第二通孔在所述基底上的正投影至少存在部分不重叠的区域；
形成填充所述第二通孔的第二导电通道，所述第一导电通道和所述第二导电通道的其中一者为N型导电通道，另一者为P型导电通道；
图形化所述保护层，形成直至暴露出所述第一牺牲层的第三通孔，去除所述第二牺牲层和所述第一牺牲层；
形成填充满空隙的栅极结构，所述栅极结构环绕所述第一导电通道和所述第二导电通道。
18.根据权利要求17所述的半导体结构的形成方法，其特征在于，提供基底的步骤包括：提供衬底，在所述衬底中形成所述第一电连接结构，并在所述衬底上形成第一隔离层；
在形成所述第一牺牲层后，在所述第一牺牲层远离所述基底的一侧形成第二隔离层，所述第一通孔还贯穿所述第二隔离层。
19.根据权利要求17所述的半导体结构的形成方法，其特征在于，提供基底的步骤包括：提供衬底，在所述衬底上形成所述第一隔离层，并在所述第一隔离层上形成所述第一电连接结构；
在形成所述第二电连接结构之后，在垂直于所述基底表面的方向上，所述第一导电通道的底部表面高度高于所述第二电连接结构的底部表面高度，并低于所述第二电连接结构的顶部表面高度，且所述第二电连接结构在所述第二电连接结构和所述第一导电通道围成的空隙中形成钝化层。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113078156B (zh) * 2021-03-29 2022-06-24 长鑫存储技术有限公司 半导体结构及其形成方法
US11587949B1 (en) 2021-11-15 2023-02-21 Changxin Memory Technologies, Inc. Method of manufacturing semiconductor structure and semiconductor structure
CN116156868A (zh) * 2021-11-15 2023-05-23 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
CN117253908A (zh) * 2022-06-08 2023-12-19 长鑫存储技术有限公司 一种半导体结构及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201631506A (zh) * 2014-08-26 2016-09-01 希諾皮斯股份有限公司 用於垂直奈米線實現之具有緊密串聯連接的陣列
CN109196584A (zh) * 2016-08-31 2019-01-11 美光科技公司 感测放大器构造
CN111211170A (zh) * 2018-11-21 2020-05-29 长鑫存储技术有限公司 半导体器件及其制备方法
CN111384048A (zh) * 2018-12-28 2020-07-07 英特尔公司 具有堆叠晶体管的三维集成电路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8952431B2 (en) * 2013-05-09 2015-02-10 International Business Machines Corporation Stacked carbon-based FETs
US9997463B2 (en) * 2015-07-01 2018-06-12 Stmicroelectronics, Inc. Modular interconnects for gate-all-around transistors
CN106252352B (zh) * 2016-09-30 2019-03-29 中国科学院微电子研究所 半导体设置及其制造方法及包括该设置的电子设备
KR20190140773A (ko) * 2018-06-12 2019-12-20 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조방법
CN114068533A (zh) * 2018-10-26 2022-02-18 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
CN109830483B (zh) * 2019-02-14 2021-07-02 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN109841675B (zh) * 2019-04-04 2022-05-17 中国科学院微电子研究所 垂直纳米线晶体管及其形成方法
KR20200127715A (ko) * 2019-05-03 2020-11-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN112309860B (zh) * 2019-07-30 2023-07-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113078156B (zh) * 2021-03-29 2022-06-24 长鑫存储技术有限公司 半导体结构及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201631506A (zh) * 2014-08-26 2016-09-01 希諾皮斯股份有限公司 用於垂直奈米線實現之具有緊密串聯連接的陣列
CN109196584A (zh) * 2016-08-31 2019-01-11 美光科技公司 感测放大器构造
CN111211170A (zh) * 2018-11-21 2020-05-29 长鑫存储技术有限公司 半导体器件及其制备方法
CN111384048A (zh) * 2018-12-28 2020-07-07 英特尔公司 具有堆叠晶体管的三维集成电路

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