CN106252352B - 半导体设置及其制造方法及包括该设置的电子设备 - Google Patents

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Abstract

公开了一种半导体设置及其制造方法及包括该设置的电子设备。根据实施例，半导体设置可以包括依次叠置在衬底上的第一半导体器件和第二半导体器件。第一半导体器件和第二半导体器件各自均可以包括：依次叠置的第一源/漏层、沟道层和第二源/漏层，其中，沟道层包括与第一、第二源/漏层不同的半导体材料；以及绕沟道层的外周形成的栅堆叠。

Description

半导体设置及其制造方法及包括该设置的电子设备
技术领域
本公开涉及半导体领域，具体地，涉及竖直型半导体设置及其制造方法以及包括这种半导体设置的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。
但是，对于竖直型器件，难以控制栅长，特别是对于单晶的沟道材料。另一方面，如果采用多晶的沟道材料，则相对于单晶材料，沟道电阻大大增加，从而难以堆叠多个竖直型器件，因为这会导致过高的电阻。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种能够很好地控制栅长的竖直型半导体设置及其制造方法以及包括这种半导体设置的电子设备。
根据本公开的一个方面，提供了一种半导体设置，包括依次叠置在衬底上的第一半导体器件和第二半导体器件，其中，第一半导体器件和第二半导体器件各自均包括：依次叠置的第一源/漏层、沟道层和第二源/漏层，其中，沟道层包括与第一、第二源/漏层不同的半导体材料；以及绕沟道层的外周形成的栅堆叠。
根据本公开的另一方面，提供了一种制造半导体设置的方法，包括：在衬底上依次叠置第一半导体器件的第一源/漏层、沟道层和第二源/漏层以及第二半导体器件的第一源/漏层、沟道层和第二源/漏层；在第一半导体器件的第一源/漏层、沟道层和第二源/漏层以及第二半导体器件的第一源/漏层、沟道层和第二源/漏层中限定该半导体设置的有源区；以及分别绕第一半导体器件和第二半导体器件各自的沟道层的外周形成第一半导体器件和第二半导体器件各自的栅堆叠。
根据本公开的另一方面，提供了一种电子设备，包括由上述半导体器件形成的集成电路。
根据本公开的实施例，栅堆叠绕沟道层的外周形成且沟道形成于沟道层中，从而栅长由沟道层的厚度确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。沟道层的外周相对于第一、第二源/漏层的外周可以向内凹入，从而栅堆叠可以嵌入该凹入中，减少或甚至避免与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。另外，沟道层可以是单晶半导体材料，可以具有高载流子迁移率和低泄流电流，从而改善了器件性能。由于竖直型器件可以相对容易地彼此叠置，从而可以节省晶片面积，并由此降低制造成本。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1～24示出了根据本公开实施例的制造半导体设置的流程的示意图图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的半导体设置可以包括依次叠置在衬底上的第一半导体器件和第二半导体器件，第一和第二半导体器件均为竖直型器件。这种竖直型器件可以包括依次叠置的第一源/漏层、沟道层和第二源/漏层。在第一源/漏层和第二源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。栅堆叠可以绕沟道层的外周形成。于是，栅长可以由沟道层自身的厚度来确定，而不是如常规技术中那样依赖于耗时刻蚀来确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。沟道层的外周可以相对于第一、第二源/漏层的外周向内凹入。这样，所形成的栅堆叠可以嵌于沟道层相对于第一、第二源/漏层的凹入中，减少或甚至避免与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。沟道层可以由单晶半导体材料构成，以改善器件性能。特别是，可以降低沟道电阻，从而有利于竖直型器件彼此叠置。当然，源/漏层也可以由单晶半导体材料构成。这种情况下，沟道层的单晶半导体材料与源/漏层的单晶半导体材料可以是共晶体。
根据本公开的实施例，对于源/漏区的掺杂可以部分地进入沟道层靠近第一源/漏层和第二源/漏层的端部。由此，在沟道层靠近第一源/漏层和第二源/漏层的端部形成掺杂分布，这有助于降低器件导通时源/漏区与沟道区之间的电阻，从而提升器件性能。
根据本公开的实施例，沟道层可以包括与第一、第二源/漏层不同的半导体材料。这样，有利于对沟道层进行处理例如选择性刻蚀，以使之相对于第一、第二源/漏层凹入。另外，第一源/漏层和第二源/漏层可以包括相同的半导体材料。
第一半导体器件和第二半导体器件可以是彼此电连接的。例如，这种电连接可以通过第一半导体器件的第二源/漏层与第二半导体器件的第一源/漏层彼此邻接即直接物理接触来实现。这种情形下，第一半导体器件的第二源/漏层与第二半导体器件的第一源/漏层甚至可以是一体的，也即，它们可以通过同一半导体层来提供。
由于第一和第二半导体器件均是竖直型器件且彼此叠置，因此除了处于最上方的第二半导体器件的第二源/漏层之外，其余源/漏层(其中形成器件的源/漏区)以及绕沟道层形成的栅堆叠无法直接在各自的上方形成电接触部。因此，为了形成到它们的电连接，可以形成在横向上偏移的电接触部，并通过横向延伸的部件而与之电连接。例如，绕沟道层外周形成的栅堆叠(具体地，其中的栅导体)可以包括从相应的凹入横向向外延伸的横向延伸部分，该横向延伸部分可以延伸超出所限定的有源区外周，以便随后能够在其上方形成与之相接触的电接触部。对于第一半导体器件的第二源/漏层及第二半导体器件的第一源/漏层，可以提供与之邻接的电接触层。电接触层可以环绕第一半导体器件的第二源/漏层及第二半导体器件的第一源/漏层的外周，以降低接触电阻。电接触层的一部分(称作“横向延伸部分”)可以相对于其余部分横向伸出，且可以伸出到所限定的有源区之外，以便随后能够在其上方形成与之相接触的电接触部。对于处于最下方的第一半导体器件的第一源/漏层，可以将其构图为下部延伸超出上部的外周，从而随后能够在其下部的上方形成与之相接触的电接触部。
由于存在多个这样的横向延伸部分，这些横向延伸部分中的至少一些可以向着不同的方向横向延伸，以避免相应的电接触部之间相互干扰。如果这些横向延伸部分中至少一些在竖直方向上交迭，则在这些交迭的横向延伸部分中，位于下方的横向延伸部分可以延伸超出位于上方的横向延伸部分，以避免相应电接触相互干扰。
这种半导体器件例如可以如下制造。具体地，可以在衬底上依次叠置第一半导体器件的第一源/漏层、沟道层和第二源/漏层以及第二半导体器件的第一源/漏层、沟道层和第二源/漏层。例如，可以通过外延生长来提供这些层。在外延生长时，可以控制所生长的沟道层的厚度。另外，如上所述，第一半导体器件的第二源/漏层与第二半导体器件的第一源/漏层可以是一体的，即，同一层。
对于叠置的上述各层，可以在其中限定有源区。例如，可以将它们依次选择性刻蚀为所需的形状。通常，有源区可以呈柱状(例如，圆柱状)。刻蚀的顺序可以从上至下对各层依次进行。如上所述，为了便于在后继工艺中连接处于最下方的第一半导体器件的第一源/漏层中形成的源/漏区，对该层的刻蚀可以只针对该层的上部，从而该层的下部可以延伸超出其上部的外周。然后，可以绕沟道层的外周形成栅堆叠。
另外，可以使各器件的沟道层的外周相对于相应的第一、第二源/漏层的外周向内凹入，以便限定容纳栅堆叠的空间。例如，这可以通过选择性刻蚀来实现。于是，栅堆叠可以嵌入该凹入中。
在各器件的第一、第二源/漏层中可以形成源/漏区。例如，这可以通过对第一、第二源/漏层掺杂来实现。例如，可以进行离子注入、等离子体掺杂，或者在生长第一、第二源/漏层时原位掺杂。根据一有利实施例，可以在沟道层的外周相对于第一、第二源/漏层的外周形成的凹入中，形成牺牲栅，然后在第一、第二源/漏层的表面上形成掺杂剂源层，并通过例如退火使掺杂剂源层中的掺杂剂经第一、第二源/漏层进入有源区中。牺牲栅可以阻止掺杂剂源层中的掺杂剂直接进入沟道层中。但是，可以有部分掺杂剂经由第一、第二源/漏层而进入沟道层靠近第一源/漏层和第二源/漏层的端部。对于第一半导体器件和第二半导体器件，形成源/漏区的操作可以一起进行(例如，在它们各自的源/漏区具有相同或相似掺杂特性的情况下)，或者可以分开进行(例如，在它们各自的源/漏区具有不同的掺杂特性的情况下)。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1～24示出了根据本公开实施例的制造半导体器件的流程图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1001上，可以通过例如外延生长，依次形成第一源/漏层1003、第一沟道层1005、第二源/漏层1007、第二沟道层1009以及第三源/漏层1011。例如，对于p型器件，第一源/漏层1003可以包括合适的半导体材料如SiGe(Ge的原子百分比可以为约10-40％)，厚度为约20-50nm；第一沟道层1005可以包括不同于第一源/漏层1003、第二源/漏层1007的半导体材料如Si，厚度为约10-100nm；第二源/漏层1007可以包括与第一源/漏层1003相同的材料如SiGe(Ge的原子百分比可以为约10-40％)；第二沟道层1009可以包括不同于第二源/漏层1007、第三源/漏层1011的半导体材料如Si，厚度为约10-100nm；第三源/漏层1011可以包括与第二源/漏层1007相同的材料如SiGe(Ge的原子百分比可以为约10-40％)，厚度为约20-50nm。SiGe在没有应变的情况下的晶格常数大于Si在没有应变的情况下的晶格常数。源/漏层和沟道层的材料选择不限于此，可以包括能够提供适当刻蚀选择性的其他半导体材料。例如，对于n型器件，第一源/漏层1003、第二源/漏层1007和第三源/漏层1011可以包括Si:C(C的原子百分比可以为约0.1-5％)；第一沟道层1005和第二沟道层1009可以包括Si。Si:C在没有应变的情况下的晶格常数小于Si在没有应变的情况下的晶格常数。当然，本公开不限于此。例如，各沟道层可以包括与之下或之上的源/漏层相同的组分，但是组分含量不同的半导体材料(例如，都是SiGe，但是其中Ge的原子百分比不同)，只要沟道层相对于之下及之上的源/漏层具备刻蚀选择性。
在该示例中，第一源/漏层1003、第一沟道层1005以及第二源/漏层1007的下部1007-1(例如，厚度为约10-50nm)用于限定第一半导体器件的有源区，且第二源/漏层1007的上部1007-2(例如，厚度为约10-50nm)、第二沟道层1009以及第三源/漏层1011用于限定第二半导体器件的有源区。在此，第一半导体器件和第二半导体器件彼此邻接，且共享相同的源/漏层1007。但是本公开不限于此。例如，可以分别生长用于第一半导体器件的源/漏层1007-1以及用于第二半导体器件的源/漏层1007-2，它们可以具有相同或不同的半导体材料。甚至，第一半导体器件和第二半导体器件并不邻接，而是在之间具有电介质层从而彼此电隔离，例如，可以在用于第一半导体器件的源/漏层1007-1以及用于第二半导体器件的源/漏层1007-2之间另外沉积电介质层。
在生长各源/漏层1003、1007、1011时，可以对它们进行原位掺杂，以便随后形成源/漏区。例如，对于n型器件，可以进行n型掺杂；对于p型器件，可以进行p型掺杂。第一半导体器件和第二半导体器件各自的掺杂类型可以相同，也可以不同。
另外，在生长沟道层1005、1009时，也可以对它们进行原位掺杂，以调节器件阈值电压(Vt)。例如，对于n型器件，可以进行p型掺杂，掺杂浓度为约1E17-1E19cm-3；对于p型器件，可以进行n型掺杂，掺杂浓度为约1E17-1E19cm-3。
另外，对于无结器件，可以对各源/漏层1003、1007、1011以及沟道层1005、1009进行相同类型的掺杂。
在该示例中，第一源/漏层1003是另外生长在衬底1001上的。但是，本公开不限于此。例如，可以通过衬底1001自身来形成第一源/漏层。在这种情况下，可以通过在衬底1001中形成阱区，以便在其中形成源/漏区。
另外，为了后继处理中构图的方便以及提供适当的停止层等目的，在所生长的这些半导体层之上，还可以形成硬掩模1013。在该示例中，硬掩模1013可以包括依次叠置的第一硬掩模层1013-1、第二硬掩模层1013-2和第三硬掩模层1013-3。例如，第一硬掩模层1013-1可以包括氧化物(如氧化硅)，厚度为约2-10nm；第二硬掩模层1013-2可以包括氮化物(如氮化硅)，厚度为约10-100nm；第三硬掩模层1013-3可以包括氧化物，厚度为约20-100nm。硬掩模1013的叠层配置主要是为了在后继处理中提供合适的刻蚀选择性，本领域技术人员可以设想其他配置。
接下来，可以限定器件的有源区。例如，这可以如下进行。具体地，如图2(a)和2(b)(图2(a)是截面图，图2(b)是俯视图，其中的AA′线示出了截面的截取位置)所示，可以在硬掩模1013上形成光刻胶(未示出)，通过光刻(曝光和显影)将光刻胶构图为所需形状(在该示例中，大致圆形)，然后可以将构图后的光刻胶的形状转移到硬掩模1013。例如，可以依次对第三硬掩模层1013-3、第二硬掩模层1013-2和第一硬掩模层1013-1进行选择性刻蚀如反应离子刻蚀(RIE)。然后，可以依次对第三源/漏层1011、第二沟道层1009和第二源/漏层1007进行选择性刻蚀如RIE。刻蚀进行到第二源/漏层1007中，但并未进行到第二源/漏层1007的底面处，从而第二源/漏层的上部1007-2被构图为对应于硬掩模的形状，而其下部1007-1基本未变。于是，刻蚀后第三源/漏层1011、第二沟道层1009和第二源/漏层的上部1007-2形成柱状(在本示例中，圆柱状)。RIE例如可以按大致垂直于衬底表面的方向进行，从而该柱状也大致垂直于衬底表面。之后，可以去除光刻胶。
对于p型器件，在RIE之后，由于SiGe在没有应变的情况下的晶格常数大于Si在没有应变的情况下的晶格常数，在Si中产生应变，此应变会使Si的空穴迁移率大于其在没有应变的情况下的空穴迁移率，或Si的轻空穴的有效质量小于其在没有应变的情况下的轻空穴的有效质量，或Si的轻空穴的浓度大于其在没有应变的情况下的轻空穴的浓度，进而使p型器件的开态电流增加并因此增强了p型器件的性能。备选地，对于n型器件，在RIE之后，由于Si:C在没有应变的情况下的晶格常数小于Si在没有应变的情况下的晶格常数，在Si中产生应变，此应变会使Si的电子迁移率大于其在没有应变的情况下的电子迁移率，或Si的电子的有效质量小于其在没有应变的情况下的电子的有效质量，进而使n型器件的开态电流增加并以此增强了n型器件的性能。
另外，如果选用SiGe作为沟道层材料而用Si作为源/漏层材料，此选择即可以增加p型器件的开态电流，又可以减小p型器件的关态电流，从而增强了p型器件的性能。原因在于Si的禁带宽度大于SiGe的禁带宽度，而SiGe中空穴迁移率大于Si的空穴迁移率。
然后，如图3所示，可以使第二沟道层1009的外周相对于第二源/漏层的上部1007-2和第三源/漏层1011的外周凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)。例如，这可以通过相对于第二源/漏层1007和第三源/漏层1011，进一步选择性刻蚀第二沟道层1009来实现。在一示例中，特别是在源/漏层为Si且沟道层为SiGe的情况下，可以使用数字刻蚀。具体地，可以通过热处理在Si源/漏层和SiGe沟道层的表面上形成表面氧化层，然后通过刻蚀去除表面氧化层。SiGe的氧化速率高于Si的氧化速率，且SiGe上的氧化物更易于去除。可以重复氧化-去除氧化物的步骤，以实现所需的凹入。相比于选择性刻蚀，这种方式可以更好地控制凹入的程度。
这样，就限定了第二半导体器件的有源区(刻蚀后的第二源/漏层的上部1007-2、第二沟道层1009和第三源/漏层1011)。在该示例中，有源区大致呈柱状。在有源区中，第二源/漏层的上部1007-2和第三源/漏层1011的外周可以实质上对准，而第二沟道层1009的外周相对凹入。当然，有源区的形状不限于此，而是可以根据设计布局形成其他形状。例如，在俯视图中，有源区可以呈椭圆形、方形、矩形等。
在第二沟道层1009相对于第二源/漏层的上部1007-2和第三源/漏层1011的凹入中，随后将形成栅堆叠。为避免后继处理对于沟道层1009造成影响或者在该凹入中留下不必要的材料从而影响后继栅堆叠的形成，可以在该凹入中填充一材料层以占据栅堆叠的空间(因此，该材料层可以称作“牺牲栅”)。例如，这可以通过在图3所示的结构上淀积氮化物，然后对淀积的氮化物进行回蚀如RIE。可以以大致垂直于衬底表面的方向进行RIE，氮化物可仅留在凹入内，形成牺牲栅1015，如图4所示。这种情况下，牺牲栅1015可以基本上填满上述凹入。
可选地，还可以对第二源/漏层的上部1007-2和第三源/漏层1011进一步掺杂，特别是在上述原位掺杂浓度不够的情况下。具体地，如图5所示，可以在图4所示的结构上形成掺杂剂源层1017。例如，掺杂剂源层1017可以包括氧化物如氧化硅，其中含有掺杂剂。对于n型器件，可以包含n型掺杂剂；对于p型器件，可以包含p型掺杂剂。在此，为了减少掺杂剂源层1017对用于另一器件(第一半导体器件)的第二源/漏层下部1007-1的影响(特别是在第一半导体器件和第二半导体器件的源/漏区具有不同掺杂特性的情况下)，掺杂剂源层1017可以形成为第二半导体器件的有源区的侧壁上的侧墙(spacer)的形式(由于牺牲栅1015的存在，该侧墙事实上形成于第二源/漏层的上部1007-2和第三源/漏层1011的侧壁上)。例如，可以通过例如化学气相淀积(CVD)或原子层淀积(ALD)等大致共形地在图4所示结构的表面上淀积一薄膜，然后沿大致垂直于衬底表面的方向对该薄膜进行RIE，来得到侧墙形式的掺杂剂源层1017。
然后，如图6所示，可以通过例如退火，激活原位掺杂的杂质或者进一步使掺杂剂源层1017中包含的掺杂剂进入有源区中，从而在其中形成掺杂区，如图中的阴影部分所示。更具体地，可以在第三源/漏层1011中形成第二半导体器件的源/漏区之一S/D-t1，且在第二源/漏层的上部1007-2中形成第二半导体器件的另一源/漏区S/D-t2。之后，可以去除掺杂剂源层1017。
另外，尽管有牺牲栅1015存在，但是掺杂剂也可以经由第二源/漏层的上部1007-2和第三源/漏层1011而进入第二沟道层1009中，从而在第二沟道层1009的上下两端处形成一定的掺杂分布(图中未示出)。这种掺杂分布可以降低器件导通时源/漏区之间的电阻，从而提升器件性能。
接下来，可以针对第一半导体器件进行类似处理。为了保护第二半导体器件的有源区(特别是源/漏区)在后继处理中不受影响(特别是为了抑制掺杂剂交叉污染)，可以在其外周形成保护层1019，如图7所示。这种保护层1019也可以形成为侧墙形式。
然后，可以限定第一半导体器件的有源区。如图7所示，可以在存在硬掩模1013以及保护层1019的情况下，依次第二源/漏层1007的下部1007-1、第一沟道层1005和第一源/漏层1003进行选择性刻蚀如RIE。在此，刻蚀进行到第一源/漏层1003的底面处。但是，本公开不限于此。例如，刻蚀可以进行到第一源/漏层1003中，但并未进行到第一源/漏层1003的底面处，从而第一源/漏层1003的上部被刻蚀，而下部基本未变。于是，刻蚀后第二源/漏层1007的下部1007-1、第一沟道层1005和第一源/漏层1003(或其上部)形成柱状(在本示例中，圆柱状)。RIE例如可以按大致垂直于衬底表面的方向进行，从而该柱状也大致垂直于衬底表面。
然后，同样地可以使第一沟道层1005的外周相对于第二源/漏层1007的下部1007-1以及第一源/漏层1003(或其上部)的外周凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)，参见附图8。例如，这可以通过相对于第二源/漏层1007和第一源/漏层1003，进一步选择性刻蚀第一沟道层1005来实现。同样地，这也可以通过数字刻蚀来实现。
这样，就限定了第一半导体器件的有源区(刻蚀后的第二源/漏层的下部1007-1、第一沟道层1005和第一源/漏层1003)。在该示例中，有源区大致呈柱状，且与第一半导体器件的有源区基本上对准(因为利用相同的掩模)。在有源区中，第二源/漏层的下部1007-1和第一源/漏层1003(或其上部)的外周可以实质上对准，而第一沟道层1005的外周相对凹入。如上所述，在该凹入中可以形成牺牲栅1021，如图8所示。牺牲栅1021例如可以包括氮化物。如上所述，这可以通过淀积氮化物并回蚀来实现。为了改善选择性或工艺控制，在淀积氮化物之前，还可以淀积一层薄氧化物(例如，厚度为约1-5nm)。
类似地，可以可选地对第二源/漏层的下部1007-1和第一源/漏层1003进一步掺杂，特别是在上述原位掺杂浓度不够的情况下。具体地，如图9所示，可以在图8所示的结构上形成掺杂剂源层1023。例如，掺杂剂源层1023可以包括氧化物如氧化硅，其中含有掺杂剂。对于n型器件，可以包含n型掺杂剂；对于p型器件，可以包含p型掺杂剂。在此，掺杂剂源层1023可以是一薄膜，从而可以通过例如CVD或ALD等大致共形地淀积在图8所示结构的表面上。
然后，可以通过例如退火，激活原位掺杂的杂质或者进一步使掺杂剂源层1023中包含的掺杂剂进入有源区中，从而在其中形成掺杂区，如图9中的阴影部分所示。更具体地，可以在第二源/漏层的下部1007-1中形成第一半导体器件的源/漏区之一S/D-b1，且在第一源/漏层1003中形成第一半导体器件的另一源/漏区S/D-b2。由于保护层1019的存在，可以抑制掺杂剂源层1023中的掺杂剂进入第二半导体器件的有源区中。之后，可以通过例如选择性刻蚀，去除掺杂剂源层1023和保护层1019，如图10所示。
在该示例中，掺杂剂源层1023包括沿衬底1001的水平表面延伸的部分，从而甚至可以在衬底1001的表面处形成掺杂区，该掺杂区延伸超出柱状有源区的外周。这样，在后继工艺中可以容易地通过该掺杂区电连接到源/漏区S/D-b2。
在以上示例中，通过从掺杂剂源层向有源区中驱入(drive in)掺杂剂来形成源/漏区，但是本公开不限于此。例如，可以通过离子注入、等离子体掺杂等方式，来形成源/漏区。
在以上示例中，针对第一半导体器件和第二半导体器件，分别进行有源区限定。但是，本公开不限于此。可以针对第一半导体器件和第二半导体器件一同进行有源区限定。例如，在以上结合图3的描述中，选择性刻蚀并非停止于第二源/漏层1007的上部，而是继续向下进行，直至第一源/漏层1003(刻蚀至其底面或中部)。这样，刻蚀后第三源/漏层1011、第二沟道层1009、第二源/漏层1007、第一沟道层1005和第一源/漏层1003(或其上部)呈柱状。然后，可以使第一沟道层1005和第二沟道层1009相对凹入。例如，这可以通过相对于第三源/漏层1011、第二源/漏层1007和第一源/漏层1003(SiGe)选择性刻蚀第一沟道层1005和第二沟道层1009(Si)来实现。通过淀积氮化物并回蚀，可以在第一沟道层1005和第二沟道层1009的凹入中同时形成牺牲栅。
另外，在以上示例中，针对第一半导体器件和第二半导体器件，分别利用相应的掺杂剂源层进行源/漏区的补充掺杂。但是，本公开不限于此。可以针对第一半导体器件和第二半导体器件一同进行源/漏区的补充掺杂。例如，在如上所述限定了第一半导体器件和第二半导体器件的有源区(并形成牺牲栅)之后，可以在第一半导体器件和第二半导体器件二者的有源区的侧壁上形成相同的掺杂剂源层，并将其中的掺杂剂驱入有源层中。
可选地，为了降低接触电阻，可以在源/漏区的表面处形成硅化物1025，如图11所示。例如，这可以通过在图10所示的结构上淀积一层金属层(例如，Ni、NiPt或Co)，并进行退火以使该金属层与半导体材料发生硅化反应，来生成硅化物1025。在该示例中，硅化物1025还形成在衬底1001的表面上。随后，可以去除未反应的剩余金属。
可以在有源区周围形成隔离层，以实现电隔离。在此，为配合下述栅堆叠和电接触层的形成，隔离层分多层形成。
例如，如图12所示，可以在图11所示的结构上淀积氧化物1027，并对其进行平坦化处理如化学机械抛光(CMP)。CMP可以停止于第二硬掩膜层1013-2(氮化物)。然后，如图13所示，可以回蚀平坦化的氧化物，以形成第一隔离层1027。在此，隔离层1027的顶面可以位于第一沟道层1005的顶面与底面之间，这有助于形成自对准的栅堆叠。由于牺牲栅1015、1021的存在，可以避免隔离层1027的材料进入要容纳栅堆叠的上述凹入中。
之后，如图14所示，可以去除牺牲栅1021，以释放第一半导体层1005的凹入中的空间。例如，可以通过选择性刻蚀，来去除牺牲栅1021(氮化物)。在该示例中，由于牺牲栅1015以及第二硬掩模层1013-2同样是氮化物，故而其也被去除。此外，在去除牺牲栅1021、1015之后，还可以进行清洗，以清洁沟道层1005、1009的表面(例如，去除表面可能存在的氧化层)。在清洗过程中，第一硬掩模层1013-1也可以被去除。
然后，如图15所示，可以在第一沟道层1005的凹入中形成栅堆叠。具体地，可以在图14所示的结构上依次淀积第一栅介质层1029和第一栅导体层1031，并对所淀积的第一栅导体层1031(以及可选地第一栅介质层1029)进行回蚀，使其在凹入之外的部分的顶面不高于且优选低于第一沟道层1005的顶面。例如，第一栅介质层1029可以包括高K栅介质如HfO2；第一栅导体层1031可以包括金属栅导体。另外，在第一栅介质层1029和第一栅导体层1031之间，还可以形成功函数调节层。在形成第一栅介质层1029之前，还可以形成例如氧化物的界面层。
这样，第一半导体器件的栅堆叠可以嵌入并自对准到第一半导体层1005的凹入中，从而与第一沟道层1005的整个高度相交迭。
另外，在第二沟道层1009的凹入中，也嵌入了第一栅介质层1029和第一栅导体层1031的叠层。
接下来，可以对栅堆叠的形状进行调整，以便于后继互连制作。例如，可以在图15所示的结构上形成光刻胶(未示出)。该光刻胶例如通过光刻构图为覆盖栅堆叠露于凹入之外的一部分(在该示例中，图中左半部)，且露出栅堆叠露于凹入之外的另一部分(在该示例中，图中右半边)。然后，可以光刻胶为掩模，对第一栅导体层1031进行选择性刻蚀如RIE。这样，第一栅导体层1031除了留于凹入之内的部分之外，被光刻胶遮挡的部分得以保留，如图16所示。随后，可以通过该部分来实现到栅堆叠的电连接。
根据另一实施例，也可以进一步对第一栅介质层1029进行选择性刻蚀如RIE(图中未示出)。之后，可以去除光刻胶。
然后，如图17所示，可以在图16所示的结构上淀积氧化物，并对其回蚀，以形成第二隔离层1033。在回蚀之前，可以对淀积的氧化物进行平坦化处理如CMP。在此，隔离层1033的顶面可以位于第二源/漏层1007的顶面与底面之间(优选地，位于第二源/漏层的下部1007-1的顶面与底面之间)，这有助于形成与第一半导体器件的源/漏区S/D-b1以及第二半导体器件的源/漏区S/D-t2相邻接的电接触层。
接着，如图18所示，可以在图17所示的结构上，通过淀积导电材料并对其回蚀，来形成电接触层1037。例如，电接触层1037可以包括金属如W。电接触层1037的顶面可以低于第二源/漏层1007的顶面(优选地，不低于第二源漏层的上部1007-2的底面)。优选地，在淀积导电材料之前，可以去除暴露在外的高K栅介质层1029，并且还可以先淀积一层阻挡层1035如TiN。
接下来，可以对电接触层1037的形状进行调整，以便于后继互连制作。例如，如图19所示，可以利用光刻，将电接触层1037构图为其一部分(在该示例中，图中右侧部分)相对于其余部分横向伸出。随后，可以通过该伸出部分来实现到电接触层1037的电连接。优选地，电接触层1037环绕第二源/漏层1007，这有助于减小接触电阻。
同样地，还可以进一步淀积阻挡层1039如TiN。这样，阻挡层1035和1039可以将电接触层1037包封在内，以阻挡其扩散。
另外，还可以去除阻挡层1035、1039用于包封电接触层1037的部分之外的多余部分，以避免其对器件性能造成影响(例如，在隔离层中存在导电的阻挡层可能会导致错误的电连接、寄生电容等问题)。例如，这可以如下进行。如图20所示，可以利用例如光刻，去除阻挡层1035、1039在第二隔离层1031上的一部分横向延伸部分。然后，如图21所示，可以在图20所示的结构上，通过例如淀积氧化物并对其回蚀，形成第三隔离层1041。第三隔离层1041的顶面可以高于电接触层1037的顶面，但是低于第二沟道层1009的底面。之后，可以去除被第三隔离层1041暴露在外的阻挡层1035、1039。这样，阻挡层1035、1039基本上只在电接触层1037的外周上延伸(稍有超出，以确保余量)以便包封电接触层1037。
在该示例中，针对第一半导体器件和第二半导体器件，形成了公共的电接触层1037。当然，本公开不限于此。可以针对它们形成分离的电接触层，例如在第一半导体器件和第二半导体器件中相对的源/漏层并不电连接的情况下。
接下来，可以类似地形成第二半导体器件的栅堆叠。例如，如图22所示，可以在图21所示的结构上淀积氧化物，并对其回蚀，以形成第四隔离层1043。在回蚀之前，可以对淀积的氧化物进行平坦化处理如CMP。CMP可以停止于第三源/漏层1011或硅化物1025。在此，隔离层1043的顶面可以位于第二沟道层1009的顶面与底面之间，这有助于形成自对准的栅堆叠。由于第一栅介质层1029和第一栅导体层1031的存在，可以避免隔离层1043的材料进入要容纳栅堆叠的上述凹入中。
之后，如图23所示，可以去除第一栅介质层1029和第一栅导体层1031，以释放第二沟道层1011的凹入中的空间，并在该空间中形成第二半导体器件的栅堆叠，包括第二栅介质层1045和第二栅导体层1047。同样地，可以对可以对栅堆叠的形状进行调整，以便于后继互连制作。关于第一栅介质层和第二栅导体层的材料以及它们的形成工艺，可以参见以上结合图14-16的描述。这里需要指出的是，第二栅介质层1045与第一栅介质层1029不必相同，第二栅导体层1047与第一栅导体层1031不必相同。
这样，第二半导体器件的栅堆叠可以嵌入且自对准到凹入中，从而与第二沟道层1011的整个高度相交迭。
然后，可以如图24所示，在图23所示的结构上形成层间电介质层1049。例如，可以淀积氧化物并对其进行平坦化如CMP来形成层间电介质层1049。在层间电介质层1049中，可以形成到第一半导体器件和第二半导体器件各自的源/漏区以及栅导体层的电接触部1051-1～1051-5。这些接触部可以通过在层间电介质层1049以及隔离层中刻蚀孔洞，并在其中填充导电材料如金属来形成。
由于栅导体层1031、1047以及电接触层延1037伸超出有源区外周，从而可以容易地形成相应的接触部1051-2～1051-4。另外，由于衬底1001中的掺杂区延伸超出有源区之外，从而可以容易地形成相应接触部1051-5。
如图24所示，根据该实施例的半导体器件包括沿竖直方向叠置的第一半导体器件和第二半导体器件。第一半导体器件包括沿竖直方向叠置的第一源/漏层1003、第一沟道层1005和第二源/漏层1007(或其下部1007-1)。第一沟道层1005横向凹入，栅堆叠(1029/1031)绕第一沟道层1005的外周形成，且嵌于该凹入中。同样地，第二半导体器件包括沿竖直方向叠置的第二源/漏层1007(或其上部1007-2)、第二沟道层1009和第三源/漏层1011。第二沟道层1009横向凹入，栅堆叠(1045/1047)绕第一沟道层1005的外周形成，且嵌于该凹入中。
在该示例中，示出了两个器件彼此叠置。但是，本公开不限于此，可以有更多器件在竖直方向上彼此叠置。
根据本公开实施例的半导体设置可以应用于各种电子设备。例如，通过集成多个这样的半导体设置以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体设置的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造半导体设置的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (25)

1.一种半导体设置，包括依次叠置在衬底上的第一半导体器件和第二半导体器件，其中，第一半导体器件和第二半导体器件各自均包括：
依次叠置的第一源/漏层、沟道层和第二源/漏层，其中，沟道层包括与第一、第二源/漏层不同的半导体材料；以及
绕沟道层的外周形成的栅堆叠，
其中，所述栅堆叠仅形成于所述沟道层的外周。
2.根据权利要求1所述的半导体设置，其中，沟道层的外周相对于第一、第二源/漏层的外周向内凹入。
3.根据权利要求2所述的半导体设置，其中，第一半导体器件的第二源/漏层与第二半导体器件的第一源/漏层彼此邻接。
4.根据权利要求3所述的半导体设置，其中，第一半导体器件的第二源/漏层与第二半导体器件的第一源/漏层是一体的。
5.根据权利要求1所述的半导体设置，其中，沟道层包括单晶半导体材料。
6.根据权利要求3或4所述的半导体设置，还包括：
与第一半导体器件的第二源/漏层及第二半导体器件的第一源/漏层二者电连接的电接触层。
7.根据权利要求6所述的半导体设置，其中，电接触层环绕第一半导体器件的第二源/漏层及第二半导体器件的第一源/漏层的外周。
8.根据权利要求6所述的半导体设置，其中，
第一半导体器件的栅堆叠包括从相应的凹入横向向外延伸的横向延伸部分，
电接触层包括相对于其余部分在横向上伸出的横向延伸部分，
第二半导体器件的栅堆叠包括从相应的凹入横向向外延伸的横向延伸部分，
其中，第一半导体器件的栅堆叠的横向延伸部分、电接触层的横向延伸部分以及第二半导体器件的栅堆叠的横向延伸部分中的至少一些向着不同的方向横向延伸。
9.根据权利要求8所述的半导体设置，其中，如果第一半导体器件的栅堆叠的横向延伸部分、电接触层的横向延伸部分以及第二半导体器件的栅堆叠的横向延伸部分中的至少一些在竖直方向上交迭，则在这些交迭的横向延伸部分中，位于下方的横向延伸部分延伸超出位于上方的横向延伸部分。
10.根据权利要求4所述的半导体设置，其中，
第一半导体器件的第一源/漏层是在衬底上外延生长的半导体层，第一半导体器件的沟道层是在第一半导体器件的第一源/漏层上外延生长的半导体层，
第一半导体器件的第二源/漏层和第二半导体器件的第一源/漏层二者是在第一半导体器件的沟道层上外延生长的半导体层，
第二半导体器件的沟道层是在第二半导体器件的第一源/漏层上外延生长的半导体层，且第二半导体器件的第二源/漏层是在第二半导体器件的沟道层上外延生长的半导体层。
11.根据权利要求1所述的半导体设置，其中，第一半导体器件的栅堆叠和第二半导体器件的栅堆叠具有不同的叠层配置。
12.一种制造半导体设置的方法，包括：
在衬底上依次叠置第一半导体器件的第一源/漏层、沟道层和第二源/漏层以及第二半导体器件的第一源/漏层、沟道层和第二源/漏层；
在第一半导体器件的第一源/漏层、沟道层和第二源/漏层以及第二半导体器件的第一源/漏层、沟道层和第二源/漏层中限定该半导体设置的有源区；以及
分别绕第一半导体器件和第二半导体器件各自的沟道层的外周形成第一半导体器件和第二半导体器件各自的栅堆叠，
其中，所述栅堆叠仅形成于所述沟道层的外周。
13.根据权利要求12所述的方法，其中，限定有源区还包括：
使第一半导体器件的沟道层的外周相对于第一半导体器件的第一、第二源/漏层的外周向内凹入；以及
使第二半导体器件的沟道层的外周相对于第二半导体器件的第一、第二源/漏层的外周向内凹入。
14.根据权利要求12所述的方法，其中，通过外延生长来设置各第一源/漏层、沟道层和第二源/漏层。
15.根据权利要求12-14中任一项所述的方法，其中，第一半导体器件的第二源/漏层与第二半导体器件的第一源/漏层是一体的。
16.根据权利要求13所述的方法，其中，限定有源区包括：
依次对第二半导体器件的第二源/漏层、沟道层和第一源/漏层进行选择性刻蚀，并使沟道层的外周相对于第一、第二源/漏层的外周凹入，来限定第二半导体器件的有源区；
在第二半导体器件的沟道层相对于第一、第二源/漏层的凹入中形成第二半导体器件的牺牲栅；
依次对第一半导体器件的第二源/漏层、沟道层和第一源/漏层进行选择性刻蚀，并使沟道层的外周相对于第一、第二源/漏层的外周凹入，来限定第一半导体器件的有源区；以及
在第一半导体器件的沟道层相对于第一、第二源/漏层的凹入中形成第一半导体器件的牺牲栅。
17.根据权利要求16所述的方法，其中，在形成第二半导体器件的牺牲栅之后且在限定第一半导体器件的有源区之前，该方法还包括：在第二半导体器件的第一、第二源/漏层的表面上形成保护层。
18.根据权利要求16或17所述的方法，其中，限定的有源区呈柱状，且第一半导体器件的第一源/漏层的上部呈柱状而下部延伸超出柱状上部的外周。
19.根据权利要求16所述的方法，其中，在形成第二半导体器件的牺牲栅之后且在限定第一半导体器件的有源区之前，该方法还包括：
在第二半导体器件的第一源/漏层和第二源/漏层的表面上形成掺杂剂源层；以及
使掺杂剂源层中的掺杂剂进入第二半导体器件的第一、第二源/漏层中。
20.根据权利要求16或19所述的方法，其中，在形成第一半导体器件的牺牲栅之后，该方法还包括：
在第一半导体器件的第一源/漏层和第二源/漏层的表面上形成另一掺杂剂源层；以及
使另一掺杂剂源层中的掺杂剂进入第一半导体器件的第一、第二源/漏层中。
21.根据权利要求16所述的方法，其中，
形成第一半导体器件的栅堆叠包括：
在衬底上有源区的周围形成第一隔离层，其中第一隔离层的顶面处于第一半导体器件的沟道层的顶面与底面之间；
去除第一半导体器件的牺牲栅，以释放第一半导体器件的沟道层相对于第一、第二源/漏层的凹入中的空间；
在第一隔离层上依次形成第一半导体器件的栅介质层和栅导体层；以及
回蚀栅导体层，使栅导体层在所述凹入之外的部分的顶面低于第一半导体器件的沟道层的顶面，
该方法还包括：
在第一隔离层上形成第二隔离层，其中第二隔离层的顶面处于第一半导体器件的第二源/漏层的顶面与底面之间；
在第二隔离层上形成与第一半导体器件的第二源/漏层及第二半导体器件的第一源/漏层二者电连接的电接触层，其中电接触层的顶面位于第二半导体器件的第一源/漏层的顶面与底面之间，以及
形成第二半导体器件的栅堆叠包括：
在第二隔离层上形成第三隔离层，其中第三隔离层的顶面处于第二半导体器件的沟道层的顶面与底面之间；
去除第二半导体器件的沟道层相对于第一、第二源/漏层的凹入内存在的材料层，以释放第二半导体器件的沟道层相对于第一、第二源/漏层的凹入中的空间；
在第三隔离层上依次形成第二半导体器件的栅介质层和栅导体层；以及
回蚀栅导体层，使栅导体层在所述凹入之外的部分的顶面低于第二半导体器件的沟道层的顶面。
22.根据权利要求21所述的方法，还包括：
在形成第一半导体器件的栅堆叠的操作中，将第一半导体器件的栅导体层构图为其一部分从相应凹入横向向外延伸，
在形成电接触层的步骤中，将电接触层构图为其一部分相对于其余部分在横向上伸出，
在形成第二半导体器件的栅堆叠的操作中，将第二半导体器件的栅导体层构图为其一部分从相应凹入横向向外延伸，
其中，第一半导体器件的栅导体的所述部分、电接触层的所述横向伸出部分以及第二半导体器件的栅导体的所述部分中的至少一些向着不同的方向横向延伸，且如果这些部分中的至少一些在竖直方向上交迭，则在这些交迭的部分中，位于下方的部分延伸超出位于上方的部分。
23.一种电子设备，包括由如权利要求1～11中任一项所述的半导体器件形成的集成电路。
24.根据权利要求23所述的电子设备，还包括：与所述集成电路配合的显示器以及与所述集成电路配合的无线收发器。
25.根据权利要求23所述的电子设备，该电子设备包括智能电话、计算机、平板电脑、可穿戴智能设备、移动电源。
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