JPH0645618A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0645618A JPH0645618A JP9466793A JP9466793A JPH0645618A JP H0645618 A JPH0645618 A JP H0645618A JP 9466793 A JP9466793 A JP 9466793A JP 9466793 A JP9466793 A JP 9466793A JP H0645618 A JPH0645618 A JP H0645618A
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Abstract
(57)【要約】
【目的】 チップの大型化を招くことなく薄肉化加工を
施すことができる半導体装置の製造方法を提供すること
にある。 【構成】 ｐ- 単結晶シリコン基板（ウェハ）１０１上
にｎ- エピタキシャル層１０２を形成し、ｎ- エピタキ
シャル層１０２にアイソレーション高電位用アルミ配線
１２１を有する集積回路部を形成する。さらに、ｎ- エ
ピタキシャル層１０２におけるスクライブライン領域に
電気化学エッチング電位供給用アルミ配線１２８を形成
するとともに、そのアルミ配線１２８とアルミ配線１２
１とを電気化学エッチング電位供給用ｎ+ 拡散層１２７
を介して接続し、アルミ配線１２８を用いた電気化学エ
ッチングによりシリコン基板（ウェハ）１０１の所定領
域を除去してｎ- エピタキシャル層１０２によるダイア
フラム部１０６を形成する。最後に、スクライブライン
領域を裁断してチップ化し、集積化圧力センサを製造す
る。
施すことができる半導体装置の製造方法を提供すること
にある。 【構成】 ｐ- 単結晶シリコン基板（ウェハ）１０１上
にｎ- エピタキシャル層１０２を形成し、ｎ- エピタキ
シャル層１０２にアイソレーション高電位用アルミ配線
１２１を有する集積回路部を形成する。さらに、ｎ- エ
ピタキシャル層１０２におけるスクライブライン領域に
電気化学エッチング電位供給用アルミ配線１２８を形成
するとともに、そのアルミ配線１２８とアルミ配線１２
１とを電気化学エッチング電位供給用ｎ+ 拡散層１２７
を介して接続し、アルミ配線１２８を用いた電気化学エ
ッチングによりシリコン基板（ウェハ）１０１の所定領
域を除去してｎ- エピタキシャル層１０２によるダイア
フラム部１０６を形成する。最後に、スクライブライン
領域を裁断してチップ化し、集積化圧力センサを製造す
る。
Description
【０００１】
【産業上の利用分野】この発明は、集積化圧力センサ等
の半導体装置の製造方法に関するものである。
の半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、特開昭６１−３００３９号公報に
はダイアフラム型シリコン圧力センサのダイアフラム形
成の際の電気化学エッチング方法が示されている。これ
は、導電型の異なる上下２層よりなるシリコン基板を用
意し、高濃度拡散層をシリコン基板の非活性領域やスク
ライブライン領域に形成して配線とし、電気化学エッチ
ングにより下層側の導電層を除去し上層側の導電層（エ
ピタキシャル層）を残してダイアフラムを形成するもの
である。このように高濃度拡散層をシリコン基板の非活
性領域やスクライブライン領域に形成することにより、
シリコン基板（ウェハ）全体に均一な電位を供給するこ
とができる。この場合、各チップ内においては上層側の
導電層（エピタキシャル層）がエッチングされる部分
（薄肉部付近）への電位供給の役割を果たしている。
はダイアフラム型シリコン圧力センサのダイアフラム形
成の際の電気化学エッチング方法が示されている。これ
は、導電型の異なる上下２層よりなるシリコン基板を用
意し、高濃度拡散層をシリコン基板の非活性領域やスク
ライブライン領域に形成して配線とし、電気化学エッチ
ングにより下層側の導電層を除去し上層側の導電層（エ
ピタキシャル層）を残してダイアフラムを形成するもの
である。このように高濃度拡散層をシリコン基板の非活
性領域やスクライブライン領域に形成することにより、
シリコン基板（ウェハ）全体に均一な電位を供給するこ
とができる。この場合、各チップ内においては上層側の
導電層（エピタキシャル層）がエッチングされる部分
（薄肉部付近）への電位供給の役割を果たしている。
【０００３】
【発明が解決しようとする課題】ところが、チップ周辺
領域全体に集積回路を有する集積化圧力センサに適用し
ようとすると、エピタキシャル層に集積回路を形成する
ため、集積回路部が電気化学エッチングに必要な電位供
給を阻害し、この場合にはチップ内での薄肉部厚の均一
性に問題が生じる。そこで、チップ内に電気化学エッチ
ングのための専用配線を設けることが考えられるが、こ
の場合には、チップ内に余分な領域を必要としてしま
う。
領域全体に集積回路を有する集積化圧力センサに適用し
ようとすると、エピタキシャル層に集積回路を形成する
ため、集積回路部が電気化学エッチングに必要な電位供
給を阻害し、この場合にはチップ内での薄肉部厚の均一
性に問題が生じる。そこで、チップ内に電気化学エッチ
ングのための専用配線を設けることが考えられるが、こ
の場合には、チップ内に余分な領域を必要としてしま
う。
【０００４】そこで、この発明の目的は、余分な領域を
ほとんど使うことなく薄肉化加工を施すことができる半
導体装置の製造方法を提供することにある。
ほとんど使うことなく薄肉化加工を施すことができる半
導体装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】この発明は、同一基板内
に、薄肉部と、配線を有する集積回路部とを有する半導
体装置を製造するための方法であって、第１導電型の単
結晶半導体基板上に、第２導電型の半導体層を形成する
第１工程と、前記半導体層に、配線を有する集積回路部
を形成する第２工程と、前記半導体層におけるスクライ
ブライン領域に配線を形成するとともに、その配線と前
記集積回路部の配線とを電気的に接続する第３工程と、
前記スクライブライン領域の配線を用いた電気化学エッ
チングにより前記単結晶半導体基板の所定領域を除去し
て前記半導体層による薄肉部を形成する第４工程と、ス
クライブライン領域を裁断してチップ化する第５工程と
を備えた半導体装置の製造方法をその要旨とするもので
ある。
に、薄肉部と、配線を有する集積回路部とを有する半導
体装置を製造するための方法であって、第１導電型の単
結晶半導体基板上に、第２導電型の半導体層を形成する
第１工程と、前記半導体層に、配線を有する集積回路部
を形成する第２工程と、前記半導体層におけるスクライ
ブライン領域に配線を形成するとともに、その配線と前
記集積回路部の配線とを電気的に接続する第３工程と、
前記スクライブライン領域の配線を用いた電気化学エッ
チングにより前記単結晶半導体基板の所定領域を除去し
て前記半導体層による薄肉部を形成する第４工程と、ス
クライブライン領域を裁断してチップ化する第５工程と
を備えた半導体装置の製造方法をその要旨とするもので
ある。
【０００６】
【作用】第１工程により第１導電型の単結晶半導体基板
上に、第２導電型の半導体層が形成され、第２工程によ
り半導体層に、配線を有する集積回路部が形成される。
そして、第３工程により半導体層におけるスクライブラ
イン領域に配線が形成されるとともに、その配線と集積
回路部の配線とが電気的に接続される。さらに、第４工
程によりスクライブライン領域の配線を用いた電気化学
エッチングにより単結晶半導体基板の所定領域が除去さ
れて半導体層による薄肉部が形成される。このとき、集
積回路部がもともと使っている配線を電気化学エッチン
グ時にも兼用するので、余分な領域、すなわち、専用の
配線領域をほとんど使わずにエッチングストップ性が良
好となる。最後に、第５工程によりスクライブライン領
域が裁断されてチップ化される。
上に、第２導電型の半導体層が形成され、第２工程によ
り半導体層に、配線を有する集積回路部が形成される。
そして、第３工程により半導体層におけるスクライブラ
イン領域に配線が形成されるとともに、その配線と集積
回路部の配線とが電気的に接続される。さらに、第４工
程によりスクライブライン領域の配線を用いた電気化学
エッチングにより単結晶半導体基板の所定領域が除去さ
れて半導体層による薄肉部が形成される。このとき、集
積回路部がもともと使っている配線を電気化学エッチン
グ時にも兼用するので、余分な領域、すなわち、専用の
配線領域をほとんど使わずにエッチングストップ性が良
好となる。最後に、第５工程によりスクライブライン領
域が裁断されてチップ化される。
【０００７】
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。本実施例は、ダイアフラム型の集積
化圧力センサに応用したものである。図１にはチップ化
した圧力センサの平面図を示す。又、図２には、図１の
Ａ−Ａ断面図を示す。本センサは図２に示すように、ｐ
- 単結晶シリコン基板１０１上にｎ - エピタキシャル層
１０２を積層したものを使用し、かつ、図３に示すよう
に、このようなシリコンウェハ１０３をスクライブライ
ン１０４の領域で切断（ダイシングカット）してチップ
化したものである。
に従って説明する。本実施例は、ダイアフラム型の集積
化圧力センサに応用したものである。図１にはチップ化
した圧力センサの平面図を示す。又、図２には、図１の
Ａ−Ａ断面図を示す。本センサは図２に示すように、ｐ
- 単結晶シリコン基板１０１上にｎ - エピタキシャル層
１０２を積層したものを使用し、かつ、図３に示すよう
に、このようなシリコンウェハ１０３をスクライブライ
ン１０４の領域で切断（ダイシングカット）してチップ
化したものである。
【０００８】図１，２に示すように、シリコンチップ１
０５の中央部は、電気化学エッチングにて薄肉化された
ダイアフラム部１０６が形成され、その表面には４つの
歪ゲージ（ｐ+ 拡散抵抗層）１０７が形成されている。
各歪ゲージ１０７は同一方向に配置され、かつ複数回の
折り返しをして抵抗値を高くしてある。これらの歪ゲー
ジ１０７はホイートストンブリッジ接続されている。
０５の中央部は、電気化学エッチングにて薄肉化された
ダイアフラム部１０６が形成され、その表面には４つの
歪ゲージ（ｐ+ 拡散抵抗層）１０７が形成されている。
各歪ゲージ１０７は同一方向に配置され、かつ複数回の
折り返しをして抵抗値を高くしてある。これらの歪ゲー
ジ１０７はホイートストンブリッジ接続されている。
【０００９】又、図１に示すように、チップ周辺部であ
るダイアフラム部１０６の周囲には、集積回路部１０８
が形成され、集積回路部１０８にて歪ゲージ１０７によ
るホイートストンブリッジの出力信号の増幅や温度補償
等の信号処理が施される。集積回路部１０８は図４のバ
イポーラｎｐｎトランジスタや図５のベース抵抗や図６
のキャパシタや図７の薄膜抵抗等で構成されている。
るダイアフラム部１０６の周囲には、集積回路部１０８
が形成され、集積回路部１０８にて歪ゲージ１０７によ
るホイートストンブリッジの出力信号の増幅や温度補償
等の信号処理が施される。集積回路部１０８は図４のバ
イポーラｎｐｎトランジスタや図５のベース抵抗や図６
のキャパシタや図７の薄膜抵抗等で構成されている。
【００１０】図４のバイポーラｎｐｎトランジスタは、
ｎ- エピタキシャル層１０２においてｎ+ コレクタ領域
１０９、ｐ+ ベース領域１１０、ｎ+ エミッタ領域１１
１を形成したものである。図５のベース抵抗は、ｎ- エ
ピタキシャル層１０２にｐ+ベース抵抗領域１１２を形
成し、アルミ配線１１３で接続したものである。図６の
キャパシタは、ＳｉＯ2 膜１１４をキャパシタ上部アル
ミ電極１１５とキャパシタ下部電極（ｎ+ 拡散層）１１
６で挟み込んだ構造をなしている。図７の薄膜抵抗は、
ＳｉＯ2 膜１１７上にＣｒＳｉ等の薄膜抵抗体１１８を
形成して、ＴｉＷ等のバリアメタル１１９を介してアル
ミ配線１２０と接続したものである。
ｎ- エピタキシャル層１０２においてｎ+ コレクタ領域
１０９、ｐ+ ベース領域１１０、ｎ+ エミッタ領域１１
１を形成したものである。図５のベース抵抗は、ｎ- エ
ピタキシャル層１０２にｐ+ベース抵抗領域１１２を形
成し、アルミ配線１１３で接続したものである。図６の
キャパシタは、ＳｉＯ2 膜１１４をキャパシタ上部アル
ミ電極１１５とキャパシタ下部電極（ｎ+ 拡散層）１１
６で挟み込んだ構造をなしている。図７の薄膜抵抗は、
ＳｉＯ2 膜１１７上にＣｒＳｉ等の薄膜抵抗体１１８を
形成して、ＴｉＷ等のバリアメタル１１９を介してアル
ミ配線１２０と接続したものである。
【００１１】又、集積回路部１０８は単電源動作するよ
うになっており、図１にシリコンチップ１０５の表面で
の電位供給用のアルミ配線パターンを示す。つまり、集
積回路部１０８にはアイソレーション高電位用アルミ配
線１２１とアイソレーション低電位用アルミ配線１２２
が配置され、アイソレーション高電位用アルミ配線１２
１が電源ラインに、アイソレーション低電位用アルミ配
線１２２がグランドラインに直接接続されている。尚、
この配線パターン上での四角形部分１２３，１２４は、
ＡｕやＡｌ等のワイヤとのボンディング用パッド部であ
る。
うになっており、図１にシリコンチップ１０５の表面で
の電位供給用のアルミ配線パターンを示す。つまり、集
積回路部１０８にはアイソレーション高電位用アルミ配
線１２１とアイソレーション低電位用アルミ配線１２２
が配置され、アイソレーション高電位用アルミ配線１２
１が電源ラインに、アイソレーション低電位用アルミ配
線１２２がグランドラインに直接接続されている。尚、
この配線パターン上での四角形部分１２３，１２４は、
ＡｕやＡｌ等のワイヤとのボンディング用パッド部であ
る。
【００１２】本実施例の集積化圧力センサ（一般にバイ
ポーラＩＣでも同様）においては、素子間を絶縁するた
めに、図２，４，５，６に示すｐ+ アイソレーション領
域１２５を設け、この領域１２５にチップ内のアイソレ
ーション低電位用アルミ配線１２２を接続し、ｐｎ接合
に逆バイアスをかけている。又、図５のｐ+ ベース抵抗
領域１１２や図２の歪ゲージ１０７等の拡散によってつ
くられた抵抗は、ｐ+アイソレーション領域１２５で囲
まれた領域（抵抗島という）に複数配置することがで
き、このとき各抵抗間の絶縁を行なうために、さらに抵
抗島にチップ内のアイソレーション高電位用アルミ配線
１２１を接続している。即ち、図２のｎ-エピタキシャ
ル層１０２にオーミックコンタクト用ｎ+ 拡散層１２６
を設け、このｎ+ 拡散層１２６にアイソレーション高電
位用アルミ配線１２１を接続している。つまり、ダイア
フラム部１０６上は、１つの抵抗島になっており、通常
の製品としての動作時には、オーミックコンタクト用ｎ
+ 拡散層１２６とアイソレーション高電位用アルミ配線
１２１によって絶縁分離されている。
ポーラＩＣでも同様）においては、素子間を絶縁するた
めに、図２，４，５，６に示すｐ+ アイソレーション領
域１２５を設け、この領域１２５にチップ内のアイソレ
ーション低電位用アルミ配線１２２を接続し、ｐｎ接合
に逆バイアスをかけている。又、図５のｐ+ ベース抵抗
領域１１２や図２の歪ゲージ１０７等の拡散によってつ
くられた抵抗は、ｐ+アイソレーション領域１２５で囲
まれた領域（抵抗島という）に複数配置することがで
き、このとき各抵抗間の絶縁を行なうために、さらに抵
抗島にチップ内のアイソレーション高電位用アルミ配線
１２１を接続している。即ち、図２のｎ-エピタキシャ
ル層１０２にオーミックコンタクト用ｎ+ 拡散層１２６
を設け、このｎ+ 拡散層１２６にアイソレーション高電
位用アルミ配線１２１を接続している。つまり、ダイア
フラム部１０６上は、１つの抵抗島になっており、通常
の製品としての動作時には、オーミックコンタクト用ｎ
+ 拡散層１２６とアイソレーション高電位用アルミ配線
１２１によって絶縁分離されている。
【００１３】尚、アイソレーション用の配線は、通常、
電源ラインやグランドラインに直接接続されるが、もと
もと多くの電流を流すための配線ではないので、直接、
電源ラインやグランドラインに接続せずに抵抗を介して
接続されていてもよい。
電源ラインやグランドラインに直接接続されるが、もと
もと多くの電流を流すための配線ではないので、直接、
電源ラインやグランドラインに接続せずに抵抗を介して
接続されていてもよい。
【００１４】次に、このように構成された集積化圧力セ
ンサの製造方法を図８〜１１を用いて説明する。図８に
示すように、ｐ- 単結晶シリコン基板（ウェハ）１０１
を用意する。このシリコン基板（ウェハ）１０１は、結
晶軸が（１１０）面あるいは（１００）面に数度の傾き
（オフアングル）を付けたものを用いる。そして、シリ
コン基板（ウェハ）１０１の上面にｎ- エピタキシャル
層１０２を形成する。
ンサの製造方法を図８〜１１を用いて説明する。図８に
示すように、ｐ- 単結晶シリコン基板（ウェハ）１０１
を用意する。このシリコン基板（ウェハ）１０１は、結
晶軸が（１１０）面あるいは（１００）面に数度の傾き
（オフアングル）を付けたものを用いる。そして、シリ
コン基板（ウェハ）１０１の上面にｎ- エピタキシャル
層１０２を形成する。
【００１５】引き続き、図９に示すように、ｐ+ アイソ
レーション領域１２５を形成して各素子間をｐ+ アイソ
レーション領域１２５によって絶縁分離する。さらに、
歪ゲージ（ｐ+ 拡散抵抗層）１０７、オーミックコンタ
クト用ｎ+ 拡散層１２６、電気化学エッチング電位供給
用ｎ+ 拡散層１２７を形成する。この電気化学エッチン
グ電位供給用ｎ+ 拡散層１２７はチップ領域とスクライ
ブライン領域にわたって延設されている（図１参照）。
レーション領域１２５を形成して各素子間をｐ+ アイソ
レーション領域１２５によって絶縁分離する。さらに、
歪ゲージ（ｐ+ 拡散抵抗層）１０７、オーミックコンタ
クト用ｎ+ 拡散層１２６、電気化学エッチング電位供給
用ｎ+ 拡散層１２７を形成する。この電気化学エッチン
グ電位供給用ｎ+ 拡散層１２７はチップ領域とスクライ
ブライン領域にわたって延設されている（図１参照）。
【００１６】同様に、これらを形成する合間にチップ周
辺の集積回路部１０８における図４〜図７の各素子を形
成する。この際、図５のベース抵抗領域１１２は図４の
トランジスタのベース拡散工程にて同時に形成される。
又、図６のキャパシタ下部電極（ｎ+ 拡散層）１１６は
トランジスタのエミッタ拡散工程にて同時に形成され
る。これらの素子形成工程内においてシリコン表面にＳ
ｉＯ2 層１２９も形成される。さらに、図７の薄膜抵抗
体１１８はＣｒＳｉやＴｉＷ等の蒸着法やスパッタリン
グ法等で形成される。
辺の集積回路部１０８における図４〜図７の各素子を形
成する。この際、図５のベース抵抗領域１１２は図４の
トランジスタのベース拡散工程にて同時に形成される。
又、図６のキャパシタ下部電極（ｎ+ 拡散層）１１６は
トランジスタのエミッタ拡散工程にて同時に形成され
る。これらの素子形成工程内においてシリコン表面にＳ
ｉＯ2 層１２９も形成される。さらに、図７の薄膜抵抗
体１１８はＣｒＳｉやＴｉＷ等の蒸着法やスパッタリン
グ法等で形成される。
【００１７】そして、図１０に示すように、ＳｉＯ2 層
１２９上に、アイソレーション高電位用アルミ配線１２
１及びアイソレーション低電位用アルミ配線１２２を形
成する。又、スクライブライン領域上には、電気化学エ
ッチング電位供給用アルミ配線１２８およびその他のア
ルミ配線をも同時に形成する。このとき、電気化学エッ
チング電位供給アルミ配線１２８とチップ内のアイソレ
ーション高電位用アルミ配線１２１とが電気化学エッチ
ング電位供給用ｎ+ 拡散層１２７を介して電気的に接続
される。このように電気化学エッチング電位供給用ｎ+
拡散層１２７を用いて電気接続することにより、電気化
学エッチング電位供給用ｎ+ 拡散層１２７の上にアルミ
配線１２２を通すことが可能となる。
１２９上に、アイソレーション高電位用アルミ配線１２
１及びアイソレーション低電位用アルミ配線１２２を形
成する。又、スクライブライン領域上には、電気化学エ
ッチング電位供給用アルミ配線１２８およびその他のア
ルミ配線をも同時に形成する。このとき、電気化学エッ
チング電位供給アルミ配線１２８とチップ内のアイソレ
ーション高電位用アルミ配線１２１とが電気化学エッチ
ング電位供給用ｎ+ 拡散層１２７を介して電気的に接続
される。このように電気化学エッチング電位供給用ｎ+
拡散層１２７を用いて電気接続することにより、電気化
学エッチング電位供給用ｎ+ 拡散層１２７の上にアルミ
配線１２２を通すことが可能となる。
【００１８】引き続き、ＳｉＯ2 膜やＳｉＮx 膜による
パッシベーション膜１３０をＣＶＤ法やスパッタリング
法等によって形成する。次に、図１１に示すように、ｐ
- 型単結晶シリコン基板（ウェハ）１０１の裏面にＳｉ
Ｎx 膜１３１を形成するとともにフォトエッチングによ
り所定のパターニングを行う。
パッシベーション膜１３０をＣＶＤ法やスパッタリング
法等によって形成する。次に、図１１に示すように、ｐ
- 型単結晶シリコン基板（ウェハ）１０１の裏面にＳｉ
Ｎx 膜１３１を形成するとともにフォトエッチングによ
り所定のパターニングを行う。
【００１９】さらに、ＫＯＨ水溶液等でシリコン基板
（ウェハ）１０１の所定領域を電気化学エッチングす
る。この際に、電気化学エッチング電位供給用アルミ配
線１２８に電圧を印加してアルミ配線１２８から電気化
学エッチング電位供給用ｎ+ 拡散層１２７，アイソレー
ション高電位用配線１２１，オーミックコンタクト用ｎ
+拡散層１２６を通してシリコン基板（ウェハ）１０１
のｐｎ接合に逆バイアスがかかるようにしておく。する
と、シリコン基板（ウェハ）１０１がｐｎ接合界面付近
までエッチングされた後、エッチングがストップする。
このストップ位置はｐｎ接合面から基板（ｐ）側へ伸び
た空乏層により規定される。このとき、シリコン基板
（ウェハ）１０１上に縦横に走るスクライブライン上の
電気化学エッチング電位供給アルミ配線１２８、電気化
学エッチング電位供給用ｎ+ 拡散層１２７およびアイソ
レーション高電位用配線１２１を通して、各チップのエ
ッチングすべきダイヤフラム部１０６に電位が供給され
るので、ウェハ面内の各チップで、均一な電位が得られ
るようになり、各チップでのエッチングストップ性が良
好となる。
（ウェハ）１０１の所定領域を電気化学エッチングす
る。この際に、電気化学エッチング電位供給用アルミ配
線１２８に電圧を印加してアルミ配線１２８から電気化
学エッチング電位供給用ｎ+ 拡散層１２７，アイソレー
ション高電位用配線１２１，オーミックコンタクト用ｎ
+拡散層１２６を通してシリコン基板（ウェハ）１０１
のｐｎ接合に逆バイアスがかかるようにしておく。する
と、シリコン基板（ウェハ）１０１がｐｎ接合界面付近
までエッチングされた後、エッチングがストップする。
このストップ位置はｐｎ接合面から基板（ｐ）側へ伸び
た空乏層により規定される。このとき、シリコン基板
（ウェハ）１０１上に縦横に走るスクライブライン上の
電気化学エッチング電位供給アルミ配線１２８、電気化
学エッチング電位供給用ｎ+ 拡散層１２７およびアイソ
レーション高電位用配線１２１を通して、各チップのエ
ッチングすべきダイヤフラム部１０６に電位が供給され
るので、ウェハ面内の各チップで、均一な電位が得られ
るようになり、各チップでのエッチングストップ性が良
好となる。
【００２０】このようにして、圧力センサのダイアフラ
ム部１０６を形成すると、ダイアフラム厚がｎ- エピタ
キシャル層１０２の形成精度と空乏層幅でほぼ決まり、
この方法を使わないダイアフラム形成法に比べ、高精度
のダイアフラム厚制御が可能となる。
ム部１０６を形成すると、ダイアフラム厚がｎ- エピタ
キシャル層１０２の形成精度と空乏層幅でほぼ決まり、
この方法を使わないダイアフラム形成法に比べ、高精度
のダイアフラム厚制御が可能となる。
【００２１】最後に、図２に示すように、スクライブラ
イン上をダイシングカットし、所定の大きさに裁断して
チップ化する。このとき、電気化学エッチング電位供給
用アルミ配線１２８はダイシングカットにより切削され
る。
イン上をダイシングカットし、所定の大きさに裁断して
チップ化する。このとき、電気化学エッチング電位供給
用アルミ配線１２８はダイシングカットにより切削され
る。
【００２２】その結果、図１，２に示す集積化圧力セン
サが製造される。このように本実施例では、ｐ- 単結晶
シリコン基板（ウェハ）１０１上に半導体層としてのｎ
- エピタキシャル層１０２を形成し（第１工程）、ｎ-
エピタキシャル層１０２にアイソレーション高電位用ア
ルミ配線１２１を有する集積回路部１０８を形成する
（第２工程）。さらに、ｎ- エピタキシャル層１０２に
おけるスクライブライン領域に電気化学エッチング電位
供給用アルミ配線１２８を形成するとともに、そのアル
ミ配線１２８とアイソレーション高電位用アルミ配線１
２１とを電気的に接続し（第３工程）、電気化学エッチ
ング電位供給用アルミ配線１２８を用いた電気化学エッ
チングによりｐ- 単結晶シリコン基板（ウェハ）１０１
の所定領域を除去してｎ- エピタキシャル層１０２によ
るダイアフラム部１０６（薄肉部）を形成する（第４工
程）。最後に、スクライブライン領域を裁断してチップ
化して（第５工程）、集積化圧力センサを製造するよう
にした。よって、集積回路部１０８がもともと使ってい
るアイソレーション高電位用アルミ配線１２１を電気化
学エッチング時にも兼用するので、余分な領域、すなわ
ち、専用の広い拡散層や金属配線等を通す領域をほとん
ど使わずに、各チップのエッチングストップ性を良好と
することができる。
サが製造される。このように本実施例では、ｐ- 単結晶
シリコン基板（ウェハ）１０１上に半導体層としてのｎ
- エピタキシャル層１０２を形成し（第１工程）、ｎ-
エピタキシャル層１０２にアイソレーション高電位用ア
ルミ配線１２１を有する集積回路部１０８を形成する
（第２工程）。さらに、ｎ- エピタキシャル層１０２に
おけるスクライブライン領域に電気化学エッチング電位
供給用アルミ配線１２８を形成するとともに、そのアル
ミ配線１２８とアイソレーション高電位用アルミ配線１
２１とを電気的に接続し（第３工程）、電気化学エッチ
ング電位供給用アルミ配線１２８を用いた電気化学エッ
チングによりｐ- 単結晶シリコン基板（ウェハ）１０１
の所定領域を除去してｎ- エピタキシャル層１０２によ
るダイアフラム部１０６（薄肉部）を形成する（第４工
程）。最後に、スクライブライン領域を裁断してチップ
化して（第５工程）、集積化圧力センサを製造するよう
にした。よって、集積回路部１０８がもともと使ってい
るアイソレーション高電位用アルミ配線１２１を電気化
学エッチング時にも兼用するので、余分な領域、すなわ
ち、専用の広い拡散層や金属配線等を通す領域をほとん
ど使わずに、各チップのエッチングストップ性を良好と
することができる。
【００２３】又、アイソレーション高電位用アルミ配線
１２１と電気化学エッチング電位供給アルミ配線１２８
とを電気化学エッチング電位供給用ｎ+ 拡散層１２７を
介して電気的に接続したので、電気化学エッチング電位
供給用ｎ+ 拡散層１２７の上にアルミ配線１２２を通す
ことができる。
１２１と電気化学エッチング電位供給アルミ配線１２８
とを電気化学エッチング電位供給用ｎ+ 拡散層１２７を
介して電気的に接続したので、電気化学エッチング電位
供給用ｎ+ 拡散層１２７の上にアルミ配線１２２を通す
ことができる。
【００２４】尚、この発明は上記実施例に限定されるも
のではなく、例えば、上記実施例では集積化圧力センサ
を例に説明したが、集積化加速度センサ等、集積回路部
をもち、かつマイクロマシーニング技術として電気化学
エッチングによって作製されるデバイスにも応用可能で
ある。
のではなく、例えば、上記実施例では集積化圧力センサ
を例に説明したが、集積化加速度センサ等、集積回路部
をもち、かつマイクロマシーニング技術として電気化学
エッチングによって作製されるデバイスにも応用可能で
ある。
【００２５】又、集積回路部１０８をバイポーラＩＣで
説明したがその他にＭＯＳＩＣで構成してもよい。さら
に、図１２に示すように、ダイアフラム部１０６におい
てｐ- 単結晶シリコン基板１０１とｎ- エピタキシャル
層１０２との間にｎ+ 埋め込み層１３２を設けてもよ
い。
説明したがその他にＭＯＳＩＣで構成してもよい。さら
に、図１２に示すように、ダイアフラム部１０６におい
てｐ- 単結晶シリコン基板１０１とｎ- エピタキシャル
層１０２との間にｎ+ 埋め込み層１３２を設けてもよ
い。
【００２６】さらには、上記実施例に対し、導電型を逆
にしてもよい。又、アイソレーション高電位用アルミ配
線１２１と電気化学エッチング電位供給アルミ配線１２
８とを電気化学エッチング電位供給用ｎ+ 拡散層１２７
を介さずに直接接続してもよい。配線はアルミ配線に限
られない。特にスクライブライン上は拡散層としてもよ
い。
にしてもよい。又、アイソレーション高電位用アルミ配
線１２１と電気化学エッチング電位供給アルミ配線１２
８とを電気化学エッチング電位供給用ｎ+ 拡散層１２７
を介さずに直接接続してもよい。配線はアルミ配線に限
られない。特にスクライブライン上は拡散層としてもよ
い。
【００２７】さらに、半導体層としては、エピタキシャ
ル成長によって形成されたエピタキシャル層１０２の他
にも、例えば、ウェハ直接接合等、その他の方法によっ
て形成される半導体層であってもよい。
ル成長によって形成されたエピタキシャル層１０２の他
にも、例えば、ウェハ直接接合等、その他の方法によっ
て形成される半導体層であってもよい。
【００２８】さらには、図１３に示すように、同一チッ
プ内の集積回路部１０８である周辺回路（温度補償・増
幅回路）１３３に対し、周辺回路１３３とｐ+ アイソレ
ーション領域１２５とをアイソレーション低電位用アル
ミ配線１２２で結線するとともに、周辺回路１３３とア
イソレーション高電位用アルミ配線１２１とを結線す
る。そして、そのアイソレーション高電位用アルミ配線
１２１の途中にリーク電流防止用ダイオード１３４を配
置してもよい。つまり、電気化学エッチング時にはダイ
アフラム部１０６のｎ- エピタキシャル層１０２とｐ-
単結晶シリコン基板１０１との間のｐｎ接合には逆方向
バイアスを印加し、エッチングがｐｎ接合部近傍に進む
までは電流が流れないようにしておく必要がある。エッ
チングは電流が流れｐ- 単結晶シリコン基板１０１が陽
極酸化されることでストップする。仮に、周辺回路１３
３及びｐ+ アイソレーション領域１２５を通してｐ- 単
結晶シリコン基板１０１に電流がリークすると、ｐｎ接
合に達する前の時点からエッチング停止状態となる。し
かしながら、リーク電流防止用ダイオード１３４によ
り、これが防止される。特に、周辺回路１３３のインピ
ーダンスが小さかったり、周辺回路１３３とアイソレー
ション高電位用アルミ配線１２１とを結線する場合にリ
ーク電流防止用ダイオード１３４が必要となる。
プ内の集積回路部１０８である周辺回路（温度補償・増
幅回路）１３３に対し、周辺回路１３３とｐ+ アイソレ
ーション領域１２５とをアイソレーション低電位用アル
ミ配線１２２で結線するとともに、周辺回路１３３とア
イソレーション高電位用アルミ配線１２１とを結線す
る。そして、そのアイソレーション高電位用アルミ配線
１２１の途中にリーク電流防止用ダイオード１３４を配
置してもよい。つまり、電気化学エッチング時にはダイ
アフラム部１０６のｎ- エピタキシャル層１０２とｐ-
単結晶シリコン基板１０１との間のｐｎ接合には逆方向
バイアスを印加し、エッチングがｐｎ接合部近傍に進む
までは電流が流れないようにしておく必要がある。エッ
チングは電流が流れｐ- 単結晶シリコン基板１０１が陽
極酸化されることでストップする。仮に、周辺回路１３
３及びｐ+ アイソレーション領域１２５を通してｐ- 単
結晶シリコン基板１０１に電流がリークすると、ｐｎ接
合に達する前の時点からエッチング停止状態となる。し
かしながら、リーク電流防止用ダイオード１３４によ
り、これが防止される。特に、周辺回路１３３のインピ
ーダンスが小さかったり、周辺回路１３３とアイソレー
ション高電位用アルミ配線１２１とを結線する場合にリ
ーク電流防止用ダイオード１３４が必要となる。
【００２９】又、図１３において、アイソレーション高
電位用アルミ配線１２１の途中にリーク電流防止用ダイ
オード１３５を配置している。これは、アイソレーショ
ン高電位がアイソレーション高電位用アルミ配線１２１
に印加されるので、その高電位がオーミックコンタクト
用ｎ+ 拡散層１２６のみならず電気化学エッチング電位
供給用ｎ+ 拡散層１２７にも印加される。すると、チッ
プ端面のｐｎ接合露出部Ｄでリークが発生しようとす
る。しかしながら、リーク電流防止用ダイオード１３５
によりそのリークが防止される。又、リーク電流防止用
ダイオード１３５により、ウェハ状態において各チップ
の特性試験を行う際には、電気化学エッチング電位供給
用ｎ+ 拡散層１２７を介して全てのチップが短絡してし
まうのも防止できる。
電位用アルミ配線１２１の途中にリーク電流防止用ダイ
オード１３５を配置している。これは、アイソレーショ
ン高電位がアイソレーション高電位用アルミ配線１２１
に印加されるので、その高電位がオーミックコンタクト
用ｎ+ 拡散層１２６のみならず電気化学エッチング電位
供給用ｎ+ 拡散層１２７にも印加される。すると、チッ
プ端面のｐｎ接合露出部Ｄでリークが発生しようとす
る。しかしながら、リーク電流防止用ダイオード１３５
によりそのリークが防止される。又、リーク電流防止用
ダイオード１３５により、ウェハ状態において各チップ
の特性試験を行う際には、電気化学エッチング電位供給
用ｎ+ 拡散層１２７を介して全てのチップが短絡してし
まうのも防止できる。
【００３０】又、図１３に対し図１４に示すように、周
辺回路１３３とｐ+ アイソレーション領域１２５とをア
イソレーション低電位用アルミ配線１２２で結線する
が、周辺回路１３３とアイソレーション高電位用アルミ
配線１２１とは結線しなくてもよい。図１４が使用でき
る場合としては、ｎ- エピタキシャル層１０２に歪ゲー
ジ（ｐ+ 拡散抵抗層）１０７を形成する際に、抵抗間分
離を行うためにオーミックコンタクト用ｎ+ 拡散層１２
６への高電位印加することが、図１３では必要であっ
た。しかしながら、各歪ゲージ（ｐ+ 拡散抵抗層）１０
７が別々のｎ- エピタキシャル層１０２（島）にあれ
ば、この高電位印加は不要であり、図１４の構成でもよ
いこととなる。尚、図１４におけるリーク電流防止用ダ
イオード１３５の働きは図１３で説明したことと同一で
ある。
辺回路１３３とｐ+ アイソレーション領域１２５とをア
イソレーション低電位用アルミ配線１２２で結線する
が、周辺回路１３３とアイソレーション高電位用アルミ
配線１２１とは結線しなくてもよい。図１４が使用でき
る場合としては、ｎ- エピタキシャル層１０２に歪ゲー
ジ（ｐ+ 拡散抵抗層）１０７を形成する際に、抵抗間分
離を行うためにオーミックコンタクト用ｎ+ 拡散層１２
６への高電位印加することが、図１３では必要であっ
た。しかしながら、各歪ゲージ（ｐ+ 拡散抵抗層）１０
７が別々のｎ- エピタキシャル層１０２（島）にあれ
ば、この高電位印加は不要であり、図１４の構成でもよ
いこととなる。尚、図１４におけるリーク電流防止用ダ
イオード１３５の働きは図１３で説明したことと同一で
ある。
【００３１】
【発明の効果】以上詳述したようにこの発明によれば、
チップの大型化を招くことなく薄肉化加工を施すことが
できる優れた効果を発揮する。
チップの大型化を招くことなく薄肉化加工を施すことが
できる優れた効果を発揮する。
【図１】実施例の集積化圧力センサの平面図である。
【図２】図１のＡ−Ａ断面を示す図である。
【図３】ウェハの平面図である。
【図４】素子の断面図である。
【図５】素子の断面図である。
【図６】素子の断面図である。
【図７】素子の断面図である。
【図８】センサの製造工程を示す図である。
【図９】センサの製造工程を示す図である。
【図１０】センサの製造工程を示す図である。
【図１１】センサの製造工程を示す図である。
【図１２】別例を示す断面図である。
【図１３】別例を示す断面図である。
【図１４】別例を示す断面図である。
１０１ ｐ- 単結晶シリコン基板 １０２ 半導体層としてのｎ- エピタキシャル層 １０６ ダイアフラム部（薄肉部） １０８ 集積回路部 １２１ アイソレーション高電位用アルミ配線 １２７ 電気化学エッチング電位供給用ｎ+ 拡散層 １２８ 電気化学エッチング電位供給用アルミ配線
Claims (2)
- 【請求項１】 同一基板内に、薄肉部と、配線を有する
集積回路部とを有する半導体装置を製造するための方法
であって、 第１導電型の単結晶半導体基板上に、第２導電型の半導
体層を形成する第１工程と、 前記半導体層に、配線を有する集積回路部を形成する第
２工程と、 前記半導体層におけるスクライブライン領域に配線を形
成するとともに、その配線と前記集積回路部の配線とを
電気的に接続する第３工程と、 前記スクライブライン領域の配線を用いた電気化学エッ
チングにより前記単結晶半導体基板の所定領域を除去し
て前記半導体層による薄肉部を形成する第４工程と、 スクライブライン領域を裁断してチップ化する第５工程
とを備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第３工程におけるスクライブライン
領域の配線と集積回路部の配線との電気的な接続は、半
導体層に形成した拡散層を介して行うものである請求項
１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09466793A JP3503146B2 (ja) | 1992-05-27 | 1993-04-21 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-135361 | 1992-05-27 | ||
| JP13536192 | 1992-05-27 | ||
| JP09466793A JP3503146B2 (ja) | 1992-05-27 | 1993-04-21 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000098843A Division JP3534034B2 (ja) | 1992-05-27 | 2000-03-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645618A true JPH0645618A (ja) | 1994-02-18 |
| JP3503146B2 JP3503146B2 (ja) | 2004-03-02 |
Family
ID=26435938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09466793A Expired - Lifetime JP3503146B2 (ja) | 1992-05-27 | 1993-04-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3503146B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5932921A (en) * | 1996-10-25 | 1999-08-03 | Denso Corporation | Sensor chip having a diode portions and a thin-wall portion |
| US6218717B1 (en) | 1998-01-16 | 2001-04-17 | Denso Corporation | Semiconductor pressure sensor and manufacturing method therefof |
| US6250165B1 (en) | 1998-02-02 | 2001-06-26 | Denso Corporation | Semiconductor physical quantity sensor |
| US6388300B1 (en) | 1999-01-25 | 2002-05-14 | Denso Corporation | Semiconductor physical quantity sensor and method of manufacturing the same |
| US6686634B2 (en) | 2001-08-22 | 2004-02-03 | Denso Corporation | Semiconductor device and a method of producing the same |
| US6941815B2 (en) | 1999-02-09 | 2005-09-13 | Hitachi, Ltd. | Sensor with built-in circuits and pressure detector using the same |
| US7674638B2 (en) | 2005-11-25 | 2010-03-09 | Panasonic Electric Works Co., Ltd. | Sensor device and production method therefor |
| US8067769B2 (en) * | 2005-11-25 | 2011-11-29 | Panasonic Electric Works Co., Ltd. | Wafer level package structure, and sensor device obtained from the same package structure |
| US8080869B2 (en) | 2005-11-25 | 2011-12-20 | Panasonic Electric Works Co., Ltd. | Wafer level package structure and production method therefor |
| JP2013145150A (ja) * | 2012-01-13 | 2013-07-25 | Denso Corp | 半導体センサ |
-
1993
- 1993-04-21 JP JP09466793A patent/JP3503146B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5932921A (en) * | 1996-10-25 | 1999-08-03 | Denso Corporation | Sensor chip having a diode portions and a thin-wall portion |
| US6218717B1 (en) | 1998-01-16 | 2001-04-17 | Denso Corporation | Semiconductor pressure sensor and manufacturing method therefof |
| US6250165B1 (en) | 1998-02-02 | 2001-06-26 | Denso Corporation | Semiconductor physical quantity sensor |
| US6388300B1 (en) | 1999-01-25 | 2002-05-14 | Denso Corporation | Semiconductor physical quantity sensor and method of manufacturing the same |
| US6941815B2 (en) | 1999-02-09 | 2005-09-13 | Hitachi, Ltd. | Sensor with built-in circuits and pressure detector using the same |
| US6686634B2 (en) | 2001-08-22 | 2004-02-03 | Denso Corporation | Semiconductor device and a method of producing the same |
| US6875673B2 (en) | 2001-08-22 | 2005-04-05 | Denso Corporation | Method of producing semiconductor device |
| US7674638B2 (en) | 2005-11-25 | 2010-03-09 | Panasonic Electric Works Co., Ltd. | Sensor device and production method therefor |
| US8067769B2 (en) * | 2005-11-25 | 2011-11-29 | Panasonic Electric Works Co., Ltd. | Wafer level package structure, and sensor device obtained from the same package structure |
| US8080869B2 (en) | 2005-11-25 | 2011-12-20 | Panasonic Electric Works Co., Ltd. | Wafer level package structure and production method therefor |
| JP2013145150A (ja) * | 2012-01-13 | 2013-07-25 | Denso Corp | 半導体センサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3503146B2 (ja) | 2004-03-02 |
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