JP3182885B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、半導体加速度センサ
等の半導体装置の製造方法に関するものである。
等の半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、ダイアフラム型の圧力センサや加
速度センサの薄肉部（ダイアフラム部）を薄くかつ高精
度にエッチング加工することを目的に、電気化学エッチ
ングの研究がなされている。その一例として、特開昭６
１−３００３９号公報が挙げられる。これは、電気化学
エッチング時にウェハ面内に均一な電圧を供給するため
に、ｐ型単結晶シリコン基板上に形成したｎ型エピタキ
シャル層に対しｎ+ 型拡散層を形成して電極とし、電気
化学エッチングによりシリコン基板を除去しエピタキシ
ャル層を残してダイアフラムを形成するものである。
速度センサの薄肉部（ダイアフラム部）を薄くかつ高精
度にエッチング加工することを目的に、電気化学エッチ
ングの研究がなされている。その一例として、特開昭６
１−３００３９号公報が挙げられる。これは、電気化学
エッチング時にウェハ面内に均一な電圧を供給するため
に、ｐ型単結晶シリコン基板上に形成したｎ型エピタキ
シャル層に対しｎ+ 型拡散層を形成して電極とし、電気
化学エッチングによりシリコン基板を除去しエピタキシ
ャル層を残してダイアフラムを形成するものである。
【０００３】
【発明が解決しようとする課題】ところが、センサ素子
の製造工程において同素子とは無関係な電気化学エッチ
ング用電極となる高濃度拡散層を形成する必要があっ
た。
の製造工程において同素子とは無関係な電気化学エッチ
ング用電極となる高濃度拡散層を形成する必要があっ
た。
【０００４】この発明の目的は、特別な電気化学エッチ
ング用電極となる高濃度拡散層を用いることなく良好な
電気化学エッチングを行うことができる半導体装置の製
造方法を提供することにある。
ング用電極となる高濃度拡散層を用いることなく良好な
電気化学エッチングを行うことができる半導体装置の製
造方法を提供することにある。
【０００５】
【課題を解決するための手段】第１の発明は、チップ内
に第１導電型の素子用高濃度拡散層を有する半導体装置
を製造するための方法であって、第１導電型の単結晶半
導体基板上に、第２導電型のエピタキシャル層を形成す
る第１工程と、チップ内での前記エピタキシャル層の所
定領域に前記第１導電型の素子用高濃度拡散層を形成す
るとともに、エピタキシャル層の前記素子用高濃度拡散
層とは別領域に第１導電型の高濃度拡散層を形成する第
２工程と、前記別領域の第１導電型の高濃度拡散層と前
記エピタキシャル層との間のＰＮ接合に対して順方向の
電圧が印加される電気化学エッチングにより前記単結晶
半導体基板の所定領域を除去し、前記エピタキシャル層
の所定領域を残す第３工程と、スクライブライン上を裁
断してチップ化する第４工程とを備えたことを特徴とす
る半導体装置の製造方法をその要旨とする。
に第１導電型の素子用高濃度拡散層を有する半導体装置
を製造するための方法であって、第１導電型の単結晶半
導体基板上に、第２導電型のエピタキシャル層を形成す
る第１工程と、チップ内での前記エピタキシャル層の所
定領域に前記第１導電型の素子用高濃度拡散層を形成す
るとともに、エピタキシャル層の前記素子用高濃度拡散
層とは別領域に第１導電型の高濃度拡散層を形成する第
２工程と、前記別領域の第１導電型の高濃度拡散層と前
記エピタキシャル層との間のＰＮ接合に対して順方向の
電圧が印加される電気化学エッチングにより前記単結晶
半導体基板の所定領域を除去し、前記エピタキシャル層
の所定領域を残す第３工程と、スクライブライン上を裁
断してチップ化する第４工程とを備えたことを特徴とす
る半導体装置の製造方法をその要旨とする。
【０００６】又、前記第２工程は、エピタキシャル層に
おけるチップ形成領域の外周部に、単結晶半導体基板に
至る第１導電型のリーク防止用高濃度拡散層の形成を含
むものとするのが望ましい。
おけるチップ形成領域の外周部に、単結晶半導体基板に
至る第１導電型のリーク防止用高濃度拡散層の形成を含
むものとするのが望ましい。
【０００７】第２の発明は、チップ内に素子用高濃度拡
散層を有し、かつ、同高濃度拡散層に対する配線のため
の金属配線を有する半導体装置を製造するための方法で
あって、第１導電型の単結晶半導体基板上に、第２導電
型のエピタキシャル層を形成する第１工程と、チップ内
での前記エピタキシャル層の所定領域に前記素子用高濃
度拡散層を形成する第２工程と、前記チップ内での素子
用高濃度拡散層に対する金属配線を配置するとともに、
前記エピタキシャル層の前記素子用高濃度拡散層とは別
領域にエッチング用金属電極を直接接合してショットキ
ー接合とする第３工程と、前記エッチング用金属電極に
よるショットキー接合の順方向電圧を印加しつつ電気化
学エッチングにより前記単結晶半導体基板の所定領域を
除去し、前記エピタキシャル層の所定領域を残す第４工
程と、スクライブライン上を裁断してチップ化する第５
工程とを備えた半導体装置の製造方法をその要旨とす
る。
散層を有し、かつ、同高濃度拡散層に対する配線のため
の金属配線を有する半導体装置を製造するための方法で
あって、第１導電型の単結晶半導体基板上に、第２導電
型のエピタキシャル層を形成する第１工程と、チップ内
での前記エピタキシャル層の所定領域に前記素子用高濃
度拡散層を形成する第２工程と、前記チップ内での素子
用高濃度拡散層に対する金属配線を配置するとともに、
前記エピタキシャル層の前記素子用高濃度拡散層とは別
領域にエッチング用金属電極を直接接合してショットキ
ー接合とする第３工程と、前記エッチング用金属電極に
よるショットキー接合の順方向電圧を印加しつつ電気化
学エッチングにより前記単結晶半導体基板の所定領域を
除去し、前記エピタキシャル層の所定領域を残す第４工
程と、スクライブライン上を裁断してチップ化する第５
工程とを備えた半導体装置の製造方法をその要旨とす
る。
【０００８】
【作用】第１の発明において、第１工程により第１導電
型の単結晶半導体基板上に、第２導電型のエピタキシャ
ル層が形成され、第２工程によりチップ内でのエピタキ
シャル層の所定領域に第１導電型の素子用高濃度拡散層
が形成されるとともに、エピタキシャル層の前記素子用
高濃度拡散層とは別領域に第１導電型の高濃度拡散層が
形成される。このとき、チップ内での第１導電型の素子
用高濃度拡散層と該素子用高濃度拡散層の領域とは別領
域における第１導電型の高濃度拡散層とが同時に形成で
きる。そして、第３工程により別領域の第１導電型の高
濃度拡散層と前記エピタキシャル層との間のＰＮ接合に
対して順方向の電圧が印加される電気化学エッチングに
より単結晶半導体基板の所定領域が除去されて、エピタ
キシャル層の所定領域が残される。さらに、第４工程に
よりスクライブライン上が裁断されてチップ化される。
型の単結晶半導体基板上に、第２導電型のエピタキシャ
ル層が形成され、第２工程によりチップ内でのエピタキ
シャル層の所定領域に第１導電型の素子用高濃度拡散層
が形成されるとともに、エピタキシャル層の前記素子用
高濃度拡散層とは別領域に第１導電型の高濃度拡散層が
形成される。このとき、チップ内での第１導電型の素子
用高濃度拡散層と該素子用高濃度拡散層の領域とは別領
域における第１導電型の高濃度拡散層とが同時に形成で
きる。そして、第３工程により別領域の第１導電型の高
濃度拡散層と前記エピタキシャル層との間のＰＮ接合に
対して順方向の電圧が印加される電気化学エッチングに
より単結晶半導体基板の所定領域が除去されて、エピタ
キシャル層の所定領域が残される。さらに、第４工程に
よりスクライブライン上が裁断されてチップ化される。
【０００９】又、前記第２工程において、エピタキシャ
ル層におけるチップ形成領域の外周部に、単結晶半導体
基板に至る第１導電型のリーク防止用高濃度拡散層を形
成することにより、電気化学エッチング時のリークが防
止される。
ル層におけるチップ形成領域の外周部に、単結晶半導体
基板に至る第１導電型のリーク防止用高濃度拡散層を形
成することにより、電気化学エッチング時のリークが防
止される。
【００１０】第２の発明は、第１工程により第１導電型
の単結晶半導体基板上に、第２導電型のエピタキシャル
層が形成され、第２工程によりチップ内でのエピタキシ
ャル層の所定領域に素子用高濃度拡散層が形成される。
そして、第３工程によりチップ内での素子用高濃度拡散
層に対する金属配線が配置されるとともにエピタキシャ
ル層の前記素子用高濃度拡散層とは別領域にエッチング
用金属電極が直接接合されてショットキー接合となる。
このとき、金属配線の配置とエッチング用金属電極の配
置とを同時に行うことができる。さらに、第４工程によ
りエッチング用金属電極によるショットキー接合の順方
向電圧を印加しつつ電気化学エッチングにより単結晶半
導体基板の所定領域が除去され、エピタキシャル層の所
定領域が残され、第５工程によりスクライブライン上が
裁断されてチップ化される。
の単結晶半導体基板上に、第２導電型のエピタキシャル
層が形成され、第２工程によりチップ内でのエピタキシ
ャル層の所定領域に素子用高濃度拡散層が形成される。
そして、第３工程によりチップ内での素子用高濃度拡散
層に対する金属配線が配置されるとともにエピタキシャ
ル層の前記素子用高濃度拡散層とは別領域にエッチング
用金属電極が直接接合されてショットキー接合となる。
このとき、金属配線の配置とエッチング用金属電極の配
置とを同時に行うことができる。さらに、第４工程によ
りエッチング用金属電極によるショットキー接合の順方
向電圧を印加しつつ電気化学エッチングにより単結晶半
導体基板の所定領域が除去され、エピタキシャル層の所
定領域が残され、第５工程によりスクライブライン上が
裁断されてチップ化される。
【００１１】
【実施例】（第１実施例）以下、この発明を具体化した
一実施例を図面に従って説明する。
一実施例を図面に従って説明する。
【００１２】図１には半導体加速度センサの斜視図を示
す。又、図２には半導体加速度センサの平面図を示し、
図３には図２のＡ−Ａ断面を示す。本センサは自動車の
ＡＢＳシステムに用いられるものである。
す。又、図２には半導体加速度センサの平面図を示し、
図３には図２のＡ−Ａ断面を示す。本センサは自動車の
ＡＢＳシステムに用いられるものである。
【００１３】図１に示すように、パイレックスガラスよ
りなる四角板状の台座１の上には四角板状のシリコンチ
ップ２が配置されている。図２に示すように、シリコン
チップ２はその裏面が台座１と接合する四角枠状の第１
支持部３を有し、同第１支持部３はシリコンチップ２の
４辺を用いて形成されている。シリコンチップ２におけ
る第１支持部３の内方には上下に貫通する４つの貫通孔
４ａ，４ｂ，４ｃ，４ｄが形成され、４つの薄肉の可動
部５，６，７，８にて厚肉の四角形状の重り部９が連結
された構造となっている。さらに、シリコンチップ２の
第１支持部３の内方において、上下に貫通する貫通孔１
０が貫通孔４ａ，４ｂ，４ｃ，４ｄを囲むように形成さ
れている。そして、同貫通孔１０にて厚肉のコ字状の第
２支持部１１と厚肉の連結部１２とが区画されている。
りなる四角板状の台座１の上には四角板状のシリコンチ
ップ２が配置されている。図２に示すように、シリコン
チップ２はその裏面が台座１と接合する四角枠状の第１
支持部３を有し、同第１支持部３はシリコンチップ２の
４辺を用いて形成されている。シリコンチップ２におけ
る第１支持部３の内方には上下に貫通する４つの貫通孔
４ａ，４ｂ，４ｃ，４ｄが形成され、４つの薄肉の可動
部５，６，７，８にて厚肉の四角形状の重り部９が連結
された構造となっている。さらに、シリコンチップ２の
第１支持部３の内方において、上下に貫通する貫通孔１
０が貫通孔４ａ，４ｂ，４ｃ，４ｄを囲むように形成さ
れている。そして、同貫通孔１０にて厚肉のコ字状の第
２支持部１１と厚肉の連結部１２とが区画されている。
【００１４】つまり、台座１と接合する厚肉の第１支持
部３に対し第２支持部１１が延設され、第２支持部１１
から薄肉の可動部５〜８が延設された構造となってい
る。又、貫通孔１０により第１支持部３と第２支持部１
１とは連結部１２にて連結された構造となっている。さ
らに、第２支持部１１と重り部９とは前述したように可
動部５〜８にて連結されている。この可動部５〜８の厚
さは５μｍ程度となっており、２つずつのピエゾ抵抗層
１３ａ，１３ｂ，１４ａ，１４ｂ，１５ａ，１５ｂ，１
６ａ，１６ｂが形成されている。又、図３に示すように
台座１の上面中央部には凹部１７が形成され、加速度が
加わり重り部９が変位したときに接触しないようになっ
ている。
部３に対し第２支持部１１が延設され、第２支持部１１
から薄肉の可動部５〜８が延設された構造となってい
る。又、貫通孔１０により第１支持部３と第２支持部１
１とは連結部１２にて連結された構造となっている。さ
らに、第２支持部１１と重り部９とは前述したように可
動部５〜８にて連結されている。この可動部５〜８の厚
さは５μｍ程度となっており、２つずつのピエゾ抵抗層
１３ａ，１３ｂ，１４ａ，１４ｂ，１５ａ，１５ｂ，１
６ａ，１６ｂが形成されている。又、図３に示すように
台座１の上面中央部には凹部１７が形成され、加速度が
加わり重り部９が変位したときに接触しないようになっ
ている。
【００１５】又、図４にはシリコンチップ２の表面での
アルミによる配線パターンを示す。本実施例では、アー
ス用の配線１８と、電源電圧印加用の配線１９と、加速
度に応じた電位差を取り出すための出力用の配線２０，
２１とが形成されている。又、これら配線に対しもう１
組の４つの配線が用意されている。つまり、アース用の
配線２２と、電源電圧印加用の配線２３と、加速度に応
じた電位差を取り出すための出力用の配線２４，２５と
が形成されている。電源電圧印加用の配線１９の途中に
はシリコンチップ２の不純物拡散層２６が介在され、そ
の不純物拡散層２６の上をシリコン酸化膜を介してアー
ス用の配線１８が交差状態で配置されている。同様に、
電源電圧印加用の配線２３は不純物拡散層２７を介して
電源電圧印加用の配線１９と接続され、アース用の配線
２２は不純物拡散層２８を介してアース用の配線１８と
接続され、さらに、出力用の配線２４は不純物拡散層２
９を介して出力用の配線２０と接続されている。又、出
力用の配線２１と２５とは抵抗調整のための不純物拡散
層３０を介して接続されている。本実施例では、配線１
８〜２１を用いた結線がなされる。
アルミによる配線パターンを示す。本実施例では、アー
ス用の配線１８と、電源電圧印加用の配線１９と、加速
度に応じた電位差を取り出すための出力用の配線２０，
２１とが形成されている。又、これら配線に対しもう１
組の４つの配線が用意されている。つまり、アース用の
配線２２と、電源電圧印加用の配線２３と、加速度に応
じた電位差を取り出すための出力用の配線２４，２５と
が形成されている。電源電圧印加用の配線１９の途中に
はシリコンチップ２の不純物拡散層２６が介在され、そ
の不純物拡散層２６の上をシリコン酸化膜を介してアー
ス用の配線１８が交差状態で配置されている。同様に、
電源電圧印加用の配線２３は不純物拡散層２７を介して
電源電圧印加用の配線１９と接続され、アース用の配線
２２は不純物拡散層２８を介してアース用の配線１８と
接続され、さらに、出力用の配線２４は不純物拡散層２
９を介して出力用の配線２０と接続されている。又、出
力用の配線２１と２５とは抵抗調整のための不純物拡散
層３０を介して接続されている。本実施例では、配線１
８〜２１を用いた結線がなされる。
【００１６】そして、図５に示すように各ピエゾ抵抗層
１３ａ，１３ｂ，１４ａ，１４ｂ，１５ａ，１５ｂ，１
６ａ，１６ｂにてホイートストーンブリッジ回路が形成
されるように電気接続されている。ここで、端子３１は
アース用端子であり、端子３２は電源電圧印加用端子で
あり、端子３３及び３４は加速度に応じた電位差を取り
出すための出力端子である。
１３ａ，１３ｂ，１４ａ，１４ｂ，１５ａ，１５ｂ，１
６ａ，１６ｂにてホイートストーンブリッジ回路が形成
されるように電気接続されている。ここで、端子３１は
アース用端子であり、端子３２は電源電圧印加用端子で
あり、端子３３及び３４は加速度に応じた電位差を取り
出すための出力端子である。
【００１７】次に、センサの製造方法を説明する。図６
〜図１１にはセンサの製造工程を示す。まず、図６に示
すように、ｐ型の単結晶シリコンウェハ３５を用意し、
図７に示すようにその表面にｎ型のエピタキシャル層３
６を形成する。そして、図８に示すように、エピタキシ
ャル層３６におけるピエゾ抵抗層形成領域にｐ+ 拡散層
３７を、スクライブライン上にｐ+ 拡散層３８を、さら
に、エピタキシャル層３６におけるチップ形成領域の外
周部に単結晶シリコン基板３５に至るｐ+ 拡散層３９を
それぞれ同時に酸素雰囲気下での熱処理により形成す
る。
〜図１１にはセンサの製造工程を示す。まず、図６に示
すように、ｐ型の単結晶シリコンウェハ３５を用意し、
図７に示すようにその表面にｎ型のエピタキシャル層３
６を形成する。そして、図８に示すように、エピタキシ
ャル層３６におけるピエゾ抵抗層形成領域にｐ+ 拡散層
３７を、スクライブライン上にｐ+ 拡散層３８を、さら
に、エピタキシャル層３６におけるチップ形成領域の外
周部に単結晶シリコン基板３５に至るｐ+ 拡散層３９を
それぞれ同時に酸素雰囲気下での熱処理により形成す
る。
【００１８】その後、図９に示すように、ｐ+ 拡散層３
８の上にアルミ４０を配置するとともにアルミ４０の一
部からパッドを延設する。引き続き、単結晶シリコンウ
ェハ３５の裏面にプラズマ窒化膜（Ｐ−ＳｉＮ）４１を
形成するとともにフォトエッチングにより所定のパター
ニングを行う。そして、アルミ４０のパッドに電流を供
給してｐ+ 拡散層３８を電極として電気化学エッチング
を行う。つまり、ｐ+拡散層３８に正の電圧を印加する
と、ｐ+ 拡散層３８とエピタキシャル層３６との間に形
成されるダイオード構造は順方向となる。このため、ｐ
+ 拡散層３８からエピタキシャル層３６に電流が流れエ
ピタキシャル層３６に電位が供給できる。
８の上にアルミ４０を配置するとともにアルミ４０の一
部からパッドを延設する。引き続き、単結晶シリコンウ
ェハ３５の裏面にプラズマ窒化膜（Ｐ−ＳｉＮ）４１を
形成するとともにフォトエッチングにより所定のパター
ニングを行う。そして、アルミ４０のパッドに電流を供
給してｐ+ 拡散層３８を電極として電気化学エッチング
を行う。つまり、ｐ+拡散層３８に正の電圧を印加する
と、ｐ+ 拡散層３８とエピタキシャル層３６との間に形
成されるダイオード構造は順方向となる。このため、ｐ
+ 拡散層３８からエピタキシャル層３６に電流が流れエ
ピタキシャル層３６に電位が供給できる。
【００１９】このとき、チップ形成領域の外周部にｐ+
拡散層３９（図６参照）が形成されているので、ウェハ
外周部に逆バイアスされるＰＮ接合部（図９でＢで示
す）、即ち、空気に接触するＰＮ接合部は存在しなくな
り、電気化学エッチング時にリークが無くなりウェハ全
面に均一な電圧が供給され、均一な厚さの薄膜部が形成
できる。
拡散層３９（図６参照）が形成されているので、ウェハ
外周部に逆バイアスされるＰＮ接合部（図９でＢで示
す）、即ち、空気に接触するＰＮ接合部は存在しなくな
り、電気化学エッチング時にリークが無くなりウェハ全
面に均一な電圧が供給され、均一な厚さの薄膜部が形成
できる。
【００２０】このような電気化学エッチングにより、単
結晶シリコンウェハ３５の所定領域が除去されて溝４２
が形成されるとともにエピタキシャル層３６の所定領域
が残り、薄肉の可動部５，６，７，８（図２参照）が形
成される。
結晶シリコンウェハ３５の所定領域が除去されて溝４２
が形成されるとともにエピタキシャル層３６の所定領域
が残り、薄肉の可動部５，６，７，８（図２参照）が形
成される。
【００２１】そして、図１０に示すように、エピタキシ
ャル層３６の所定領域を除去して溝４２と連通させる。
その結果、貫通孔４ａ，４ｂ，４ｃ，４ｄ，１０（図２
参照）が形成される。その後、パイレックスガラスより
なる台座１の上にシリコンウェハ３５を陽極接合する。
最後に、図１１に示すように、スクライブライン上をダ
イシングカットし、シリコンウェハ３５及び台座１を図
３に示すような所定の大きさに裁断してチップ化する。
ャル層３６の所定領域を除去して溝４２と連通させる。
その結果、貫通孔４ａ，４ｂ，４ｃ，４ｄ，１０（図２
参照）が形成される。その後、パイレックスガラスより
なる台座１の上にシリコンウェハ３５を陽極接合する。
最後に、図１１に示すように、スクライブライン上をダ
イシングカットし、シリコンウェハ３５及び台座１を図
３に示すような所定の大きさに裁断してチップ化する。
【００２２】このように本実施例では、ｐ型の単結晶シ
リコンウェハ３５（第１導電型の単結晶半導体基板）上
に、ｎ型のエピタキシャル層３６を形成し（第１工
程）、チップ内でのエピタキシャル層３６の所定領域に
ピエゾ抵抗層となるｐ+ 拡散層３７（第１導電型の高濃
度拡散層）を形成するとともに、エピタキシャル層３６
におけるスクライブライン上にｐ+ 拡散層３８（第１導
電型の高濃度拡散層）を形成し（第２工程）、スクライ
ブライン上のｐ+ 拡散層３８を電極として、電気化学エ
ッチングにより単結晶シリコンウェハ３５の所定領域を
除去し、エピタキシャル層３６の所定領域を残し（第３
工程）、スクライブライン上を裁断してチップ化した
（第４工程）。
リコンウェハ３５（第１導電型の単結晶半導体基板）上
に、ｎ型のエピタキシャル層３６を形成し（第１工
程）、チップ内でのエピタキシャル層３６の所定領域に
ピエゾ抵抗層となるｐ+ 拡散層３７（第１導電型の高濃
度拡散層）を形成するとともに、エピタキシャル層３６
におけるスクライブライン上にｐ+ 拡散層３８（第１導
電型の高濃度拡散層）を形成し（第２工程）、スクライ
ブライン上のｐ+ 拡散層３８を電極として、電気化学エ
ッチングにより単結晶シリコンウェハ３５の所定領域を
除去し、エピタキシャル層３６の所定領域を残し（第３
工程）、スクライブライン上を裁断してチップ化した
（第４工程）。
【００２３】第２工程において、チップ内でのｐ+ 拡散
層３７とスクライブライン上のｐ+拡散層３８とが同時
に形成できる。つまり、電気化学エッチングの際に電極
となるｐ+ 拡散層３８は、ｐ+ 拡散層３７と同時に形成
されているので、拡散回数が増加することなく電気化学
エッチングの電極を形成することができる。又、ｐ+拡
散層３８がスクライブ切断部となる領域に配置されてい
るので、ｐ+ 拡散層３８の配置のためにチップ内面積が
大型化することがない。
層３７とスクライブライン上のｐ+拡散層３８とが同時
に形成できる。つまり、電気化学エッチングの際に電極
となるｐ+ 拡散層３８は、ｐ+ 拡散層３７と同時に形成
されているので、拡散回数が増加することなく電気化学
エッチングの電極を形成することができる。又、ｐ+拡
散層３８がスクライブ切断部となる領域に配置されてい
るので、ｐ+ 拡散層３８の配置のためにチップ内面積が
大型化することがない。
【００２４】又、前記第２工程において、エピタキシャ
ル層３６におけるチップ形成領域の外周部に単結晶シリ
コンウェハ３５に至るｐ+ 拡散層３９を形成することに
より、電気化学エッチング時のリークが防止される。つ
まり、チップ形成領域の外周部にｐ+ 拡散層３９が形成
されているので、ウェハ外周部に逆バイアスされるＰＮ
接合部（図９でＢで示す）、即ち、空気に接触するＰＮ
接合部は存在しなくなり、電気化学エッチング時にリー
クが無くなりウェハ全面に均一な電圧が供給され、均一
な厚さの薄膜部が形成できる。尚、ｐ+ 拡散層３９の形
成によるＰＮ接合部はエピタキシャル層３６の表面に露
出しているが、ｐ+ 拡散層３９の拡散処理（酸素雰囲気
下での熱処理）によりエピタキシャル層３６の表面には
シリコン酸化膜が形成され空気に接触するＰＮ接合部は
存在しないこととなる。
ル層３６におけるチップ形成領域の外周部に単結晶シリ
コンウェハ３５に至るｐ+ 拡散層３９を形成することに
より、電気化学エッチング時のリークが防止される。つ
まり、チップ形成領域の外周部にｐ+ 拡散層３９が形成
されているので、ウェハ外周部に逆バイアスされるＰＮ
接合部（図９でＢで示す）、即ち、空気に接触するＰＮ
接合部は存在しなくなり、電気化学エッチング時にリー
クが無くなりウェハ全面に均一な電圧が供給され、均一
な厚さの薄膜部が形成できる。尚、ｐ+ 拡散層３９の形
成によるＰＮ接合部はエピタキシャル層３６の表面に露
出しているが、ｐ+ 拡散層３９の拡散処理（酸素雰囲気
下での熱処理）によりエピタキシャル層３６の表面には
シリコン酸化膜が形成され空気に接触するＰＮ接合部は
存在しないこととなる。
【００２５】このようにして、電気化学エッチング時の
ＰＮ接合部でのリークに起因する厚さバラツキをより少
ない工程数で抑制できる。尚、リーク防止用のｐ+ 拡散
層３９は次のように形成してもよい。まず、図１２に示
すように、予め単結晶シリコンウェハ３５の表面部にｐ
+ 拡散領域４３を形成しておき、その後にエピタキシャ
ル成長させ、図１３に示すように、エピタキシャル層３
６にｐ+ 拡散層４４を酸素雰囲気下での熱処理により形
成する。この熱処理にて、単結晶シリコンウェハ３５の
ｐ+ 拡散領域４３がエピタキシャル層３６中に延びｐ+
拡散層４４と重なり合う。 （第２実施例）次に、第２実施例を第１実施例との相違
点を中心に説明する。
ＰＮ接合部でのリークに起因する厚さバラツキをより少
ない工程数で抑制できる。尚、リーク防止用のｐ+ 拡散
層３９は次のように形成してもよい。まず、図１２に示
すように、予め単結晶シリコンウェハ３５の表面部にｐ
+ 拡散領域４３を形成しておき、その後にエピタキシャ
ル成長させ、図１３に示すように、エピタキシャル層３
６にｐ+ 拡散層４４を酸素雰囲気下での熱処理により形
成する。この熱処理にて、単結晶シリコンウェハ３５の
ｐ+ 拡散領域４３がエピタキシャル層３６中に延びｐ+
拡散層４４と重なり合う。 （第２実施例）次に、第２実施例を第１実施例との相違
点を中心に説明する。
【００２６】図１４〜図１８にはセンサの製造工程を示
す。まず、図１４に示すように、ｐ型の単結晶シリコン
ウェハ４５上に、ｎ型のエピタキシャル層４６を形成す
る。
す。まず、図１４に示すように、ｐ型の単結晶シリコン
ウェハ４５上に、ｎ型のエピタキシャル層４６を形成す
る。
【００２７】そして、図１５に示すように、エピタキシ
ャル層４６におけるピエゾ抵抗層形成領域にｐ+ 拡散層
４７を形成する。その後、図４に示すｐ+ 拡散層４７へ
の配線用アルミを形成するとともに、スクライブライン
上にアルミ電極４８を形成する。つまり、エピタキシャ
ル層４６上にアルミ電極４８を直接接合してショットキ
ー接合とする。このとき、エピタキシャル層４６のキャ
リア濃度が低いためにオーミック接合とはならずにショ
ットキー接合となり、ショットキーダイオードの順方向
電流を流すことが可能となる。
ャル層４６におけるピエゾ抵抗層形成領域にｐ+ 拡散層
４７を形成する。その後、図４に示すｐ+ 拡散層４７へ
の配線用アルミを形成するとともに、スクライブライン
上にアルミ電極４８を形成する。つまり、エピタキシャ
ル層４６上にアルミ電極４８を直接接合してショットキ
ー接合とする。このとき、エピタキシャル層４６のキャ
リア濃度が低いためにオーミック接合とはならずにショ
ットキー接合となり、ショットキーダイオードの順方向
電流を流すことが可能となる。
【００２８】さらに、図１６に示すように、単結晶シリ
コンウェハ４５の裏面にプラズマ窒化膜（Ｐ−ＳｉＮ）
４９を形成するとともにフォトエッチングにより所定の
パターニングを行う。そして、スクライブライン上のア
ルミ電極４８を電極として、電気化学エッチングを行
う。つまり、アルミ電極４８に正の電圧を印加して同ア
ルミ電極４８によるショットキー接合の順方向電圧を印
加しつつ電気化学エッチングを行い単結晶シリコンウェ
ハ４５の所定領域を除去して溝５０を形成するととも
に、エピタキシャル層４６の所定領域を残す。
コンウェハ４５の裏面にプラズマ窒化膜（Ｐ−ＳｉＮ）
４９を形成するとともにフォトエッチングにより所定の
パターニングを行う。そして、スクライブライン上のア
ルミ電極４８を電極として、電気化学エッチングを行
う。つまり、アルミ電極４８に正の電圧を印加して同ア
ルミ電極４８によるショットキー接合の順方向電圧を印
加しつつ電気化学エッチングを行い単結晶シリコンウェ
ハ４５の所定領域を除去して溝５０を形成するととも
に、エピタキシャル層４６の所定領域を残す。
【００２９】その後、図１７に示すように、エピタキシ
ャル層４６の所定領域を除去して溝５０に連通させる。
そして、パイレックスガラスよりなる台座１の上にシリ
コンウェハ４５を陽極接合する。最後に、図１８に示す
ように、スクライブライン上を裁断してシリコンウェハ
４５及び台座１をチップ化する。
ャル層４６の所定領域を除去して溝５０に連通させる。
そして、パイレックスガラスよりなる台座１の上にシリ
コンウェハ４５を陽極接合する。最後に、図１８に示す
ように、スクライブライン上を裁断してシリコンウェハ
４５及び台座１をチップ化する。
【００３０】このように本実施例では、ｐ型の単結晶シ
リコンウェハ４５（第１導電型の単結晶半導体基板）上
にｎ型のエピタキシャル層４６を形成し（第１工程）、
チップ内でのエピタキシャル層４６の所定領域にピエゾ
抵抗層となるｐ+ 拡散層４７（高濃度拡散層）を形成し
（第２工程）、チップ内でのｐ+ 拡散層４７に対するア
ルミ配線を配置するとともに、エピタキシャル層４６に
おけるスクライブライン上にアルミ電極４８（エッチン
グ用金属電極）を直接接合してショットキー接合とし
（第３工程）、アルミ電極４８によるショットキー接合
の順方向電圧を印加しつつ電気化学エッチングにより単
結晶シリコンウェハ４５の所定領域を除去し、エピタキ
シャル層４６の所定領域を残し（第４工程）、スクライ
ブライン上を裁断してチップ化した（第５工程）。
リコンウェハ４５（第１導電型の単結晶半導体基板）上
にｎ型のエピタキシャル層４６を形成し（第１工程）、
チップ内でのエピタキシャル層４６の所定領域にピエゾ
抵抗層となるｐ+ 拡散層４７（高濃度拡散層）を形成し
（第２工程）、チップ内でのｐ+ 拡散層４７に対するア
ルミ配線を配置するとともに、エピタキシャル層４６に
おけるスクライブライン上にアルミ電極４８（エッチン
グ用金属電極）を直接接合してショットキー接合とし
（第３工程）、アルミ電極４８によるショットキー接合
の順方向電圧を印加しつつ電気化学エッチングにより単
結晶シリコンウェハ４５の所定領域を除去し、エピタキ
シャル層４６の所定領域を残し（第４工程）、スクライ
ブライン上を裁断してチップ化した（第５工程）。
【００３１】この第３工程において、アルミ配線の配置
とアルミ電極４８の配置とを同時に行うことができる。
その結果、電極形成のための拡散を行うことなく歪みゲ
ージの形成のためのｐ+ 拡散層４７への配線用アルミ形
成時に直接アルミ電極４８を形成できる。
とアルミ電極４８の配置とを同時に行うことができる。
その結果、電極形成のための拡散を行うことなく歪みゲ
ージの形成のためのｐ+ 拡散層４７への配線用アルミ形
成時に直接アルミ電極４８を形成できる。
【００３２】尚、この発明は上記各実施例に限定される
ものではなく、例えば、上記各実施例に対し、導電型を
逆にしてもよい。
ものではなく、例えば、上記各実施例に対し、導電型を
逆にしてもよい。
【００３３】
【発明の効果】以上詳述したようにこの発明によれば、
特別な電気化学エッチング用電極となる高濃度拡散層を
用いることなく良好な電気化学エッチングを行うことが
できる優れた効果を発揮する。
特別な電気化学エッチング用電極となる高濃度拡散層を
用いることなく良好な電気化学エッチングを行うことが
できる優れた効果を発揮する。
【図１】実施例の半導体加速度センサの斜視図である。
【図２】半導体加速度センサの平面面である。
【図３】図２のＡ−Ａ断面図である。
【図４】配線パターンを示すシリコンチップの平面図で
ある。
ある。
【図５】抵抗層の接続を示す図である。
【図６】シリコンウェハの平面図である。
【図７】第１実施例のセンサの製造工程を示す図であ
る。
る。
【図８】センサの製造工程を示す図である。
【図９】センサの製造工程を示す図である。
【図１０】センサの製造工程を示す図である。
【図１１】センサの製造工程を示す図である。
【図１２】第１実施例の応用例を示す断面図である。
【図１３】第１実施例の応用例を示す断面図である。
【図１４】第２実施例のセンサの製造工程を示す図であ
る。
る。
【図１５】センサの製造工程を示す図である。
【図１６】センサの製造工程を示す図である。
【図１７】センサの製造工程を示す図である。
【図１８】センサの製造工程を示す図である。
３５ 第１導電型の単結晶半導体基板としてのｐ型の単
結晶シリコンウェハ ３６ エピタキシャル層 ３７ 第１導電型の高濃度拡散層としてのｐ+ 拡散層 ３８ 第１導電型の高濃度拡散層としてのｐ+ 拡散層 ３９ ｐ+ 拡散層 ４５ 第１導電型の単結晶半導体基板としてのｐ型の単
結晶シリコンウェハ ４６ エピタキシャル層 ４７ 高濃度拡散層してのｐ+ 拡散層 ４８ エッチング用金属電極としてのアルミ電極
結晶シリコンウェハ ３６ エピタキシャル層 ３７ 第１導電型の高濃度拡散層としてのｐ+ 拡散層 ３８ 第１導電型の高濃度拡散層としてのｐ+ 拡散層 ３９ ｐ+ 拡散層 ４５ 第１導電型の単結晶半導体基板としてのｐ型の単
結晶シリコンウェハ ４６ エピタキシャル層 ４７ 高濃度拡散層してのｐ+ 拡散層 ４８ エッチング用金属電極としてのアルミ電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−251619（ＪＰ，Ａ) 特開 平３−74882（ＪＰ，Ａ) 特開 昭61−30039（ＪＰ，Ａ) 特開 昭63−308390（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/306,21/3063,29/84
Claims (3)
- 【請求項１】 チップ内に第１導電型の素子用高濃度拡
散層を有する半導体装置を製造するための方法であっ
て、 第１導電型の単結晶半導体基板上に、第２導電型のエピ
タキシャル層を形成する第１工程と、 チップ内での前記エピタキシャル層の所定領域に前記第
１導電型の素子用高濃度拡散層を形成するとともに、エ
ピタキシャル層の前記素子用高濃度拡散層とは別領域に
第１導電型の高濃度拡散層を形成する第２工程と、 前記別領域の第１導電型の高濃度拡散層と前記エピタキ
シャル層との間のＰＮ接合に対して順方向の電圧が印加
される電気化学エッチングにより前記単結晶半導体基板
の所定領域を除去し、前記エピタキシャル層の所定領域
を残す第３工程と、 スクライブライン上を裁断してチップ化する第４工程と
を備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２工程は、エピタキシャル層にお
けるチップ形成領域の外周部に、単結晶半導体基板に至
る第１導電型のリーク防止用高濃度拡散層の形成を含む
ものである請求項１に記載の半導体装置の製造方法。 - 【請求項３】 チップ内に素子用高濃度拡散層を有し、
かつ、同高濃度拡散層に対する配線のための金属配線を
有する半導体装置を製造するための方法であって、 第１導電型の単結晶半導体基板上に、第２導電型のエピ
タキシャル層を形成する第１工程と、 チップ内での前記エピタキシャル層の所定領域に前記素
子用高濃度拡散層を形成する第２工程と、 前記チップ内での素子用高濃度拡散層に対する金属配線
を配置するとともに、前記エピタキシャル層の前記素子
用高濃度拡散層とは別領域にエッチング用金属電極を直
接接合してショットキー接合とする第３工程と、 前記エッチング用金属電極によるショットキー接合の順
方向電圧を印加しつつ電気化学エッチングにより前記単
結晶半導体基板の所定領域を除去し、前記エピタキシャ
ル層の所定領域を残す第４工程と、 スクライブライン上を裁断してチップ化する第５工程と
を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15833192A JP3182885B2 (ja) | 1992-06-17 | 1992-06-17 | 半導体装置の製造方法 |
| DE69330980T DE69330980T2 (de) | 1992-04-22 | 1993-04-20 | Verfahren zur Herstellung einer Halbleiteranordnung |
| DE69334194T DE69334194T2 (de) | 1992-04-22 | 1993-04-20 | Verfahren zum Erzeugen einer Halbleitervorrichtung |
| EP01107622A EP1119032B8 (en) | 1992-04-22 | 1993-04-20 | A method for producing a semiconductor device |
| EP93106391A EP0567075B1 (en) | 1992-04-22 | 1993-04-20 | A method for producing semiconductor device |
| US08/049,801 US5525549A (en) | 1992-04-22 | 1993-04-21 | Method for producing an acceleration sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15833192A JP3182885B2 (ja) | 1992-06-17 | 1992-06-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH065583A JPH065583A (ja) | 1994-01-14 |
| JP3182885B2 true JP3182885B2 (ja) | 2001-07-03 |
Family
ID=15669309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15833192A Expired - Fee Related JP3182885B2 (ja) | 1992-04-22 | 1992-06-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3182885B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102399693B1 (ko) * | 2020-07-15 | 2022-05-18 | 박영식 | 골프 퍼터용 경사값 측정부재 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370155B1 (ko) * | 2000-05-01 | 2003-01-29 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| JP3895347B2 (ja) * | 2004-11-19 | 2007-03-22 | 横浜ゴム株式会社 | タイヤ変形量算出方法及びタイヤ変形量算出装置 |
-
1992
- 1992-06-17 JP JP15833192A patent/JP3182885B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102399693B1 (ko) * | 2020-07-15 | 2022-05-18 | 박영식 | 골프 퍼터용 경사값 측정부재 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065583A (ja) | 1994-01-14 |
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