JP3275595B2 - 半導体センサの製造方法 - Google Patents
半導体センサの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、エレクトロケミカル・
エッチング（ＥＣＥ）を用いて製造される例えば半導体
加速度センサ等の半導体センサの製造方法に関する。
エッチング（ＥＣＥ）を用いて製造される例えば半導体
加速度センサ等の半導体センサの製造方法に関する。
【０００２】
【従来の技術】従来の半導体センサの製造方法を、特開
昭６１−９７５７２号公報に開示された半導体加速度セ
ンサの製造方法を例にとり図６の（ａ）〜（ｇ）を用い
て説明する。同図において、まず（ａ）ではｐ型シリコ
ン基板４１の上にｎ型シリコン層４２を形成する。この
ｎ型シリコン層４２としては通常エピタキシャル層が使
われるが、拡散形成することもできる。またｎ型シリコ
ン層４２表面には熱酸化によるＳｉＯ2 膜４３が形成さ
れている。（ｂ）において、ｎ型シリコン層４２の所定
領域にｐ型シリコン基板４１に達するようなｐ型分離拡
散領域４４を形成する。このｐ型分離拡散領域４４は後
に述べる梁部５０と重り部５１の形状を決める溝部５２
に対応した領域及びバイポーラＩＣ構造の素子分離領域
に形成する。（ｃ）において、表面ＳｉＯ2 膜４３を選
択的に除去し、梁部５０の所定領域にｐ型ピエゾ抵抗５
３を拡散形成し、続いてｎ型シリコン層４２に電気接続
するためのｎ+ 領域４５を拡散形成する。（ｄ）におい
て、ＥＣＥを行う際にｎ型シリコン層４２に電圧を印加
するためのｎ+ 領域４５及びｐ型ピエゾ抵抗５３への電
気接続を行うために、表面ＳｉＯ2 膜４３を選択的にエ
ッチングしてコンタクトホールを形成し、その上にＡｌ
等による電極配線４６を形成する（ｐ型ピエゾ抵抗５３
への電極配線は図示せず）。（ｅ）において、ｐ型シリ
コン基板４１の裏面にＳｉＯ2 膜やＳｉ3 Ｎ4 膜等から
なる耐エッチ・マスク膜４７を形成し、梁部５０と溝部
５２に対応して部分的にエッチングを行い、耐エッチ・
マスク膜４７にそれぞれ梁部開口４８と溝部開口４９を
形成する。なお、耐エッチ・マスク膜４７としてはそれ
までの工程で形成された熱酸化膜を残しておいて、それ
を利用することもできる。（ｆ）において、シリコン基
板表面をシリコン樹脂等の表面保護膜５４で保護し、ｎ
型シリコン層４２に正の電圧を印加しつつ、裏面から強
アルカリの異方性エッチ液でＥＣＥを行う。ここでｐ型
シリコン基板４１の面方位は（１００）であり、エッチ
ングは耐エッチ・マスク膜４７の梁部開口４８と溝部開
口４９から表面側に進み、ｎ型シリコン層４２に達した
所は該ｎ型シリコン層４２がパシベーション・ポテンシ
ャル以上にバイアスされているためにそのｐｎ接合面で
停止する。一方、ｐ型素子分離拡散領域４４が形成され
ている溝部５２においてはエッチングはそのまま進行
し、表面まで達する。このようにしてｐ型シリコン基板
４１の厚さを有する重り部５１が肉薄のｎ型シリコン層
４２からなる梁部５０によりシリコン基板の厚さを有す
るフレーム部に支持された構造体が形成される。次に
（ｇ）において、裏面耐エッチ・マスク膜４７と表面保
護膜５４を除去することによりシリコンウェハのプロセ
スが完了する。この後、通常完成したシリコンウェハは
陽極接合等の技術を用いてパイレックスガラス等からな
る台座に装着された後パッケージ実装される（図示せ
ず）。
昭６１−９７５７２号公報に開示された半導体加速度セ
ンサの製造方法を例にとり図６の（ａ）〜（ｇ）を用い
て説明する。同図において、まず（ａ）ではｐ型シリコ
ン基板４１の上にｎ型シリコン層４２を形成する。この
ｎ型シリコン層４２としては通常エピタキシャル層が使
われるが、拡散形成することもできる。またｎ型シリコ
ン層４２表面には熱酸化によるＳｉＯ2 膜４３が形成さ
れている。（ｂ）において、ｎ型シリコン層４２の所定
領域にｐ型シリコン基板４１に達するようなｐ型分離拡
散領域４４を形成する。このｐ型分離拡散領域４４は後
に述べる梁部５０と重り部５１の形状を決める溝部５２
に対応した領域及びバイポーラＩＣ構造の素子分離領域
に形成する。（ｃ）において、表面ＳｉＯ2 膜４３を選
択的に除去し、梁部５０の所定領域にｐ型ピエゾ抵抗５
３を拡散形成し、続いてｎ型シリコン層４２に電気接続
するためのｎ+ 領域４５を拡散形成する。（ｄ）におい
て、ＥＣＥを行う際にｎ型シリコン層４２に電圧を印加
するためのｎ+ 領域４５及びｐ型ピエゾ抵抗５３への電
気接続を行うために、表面ＳｉＯ2 膜４３を選択的にエ
ッチングしてコンタクトホールを形成し、その上にＡｌ
等による電極配線４６を形成する（ｐ型ピエゾ抵抗５３
への電極配線は図示せず）。（ｅ）において、ｐ型シリ
コン基板４１の裏面にＳｉＯ2 膜やＳｉ3 Ｎ4 膜等から
なる耐エッチ・マスク膜４７を形成し、梁部５０と溝部
５２に対応して部分的にエッチングを行い、耐エッチ・
マスク膜４７にそれぞれ梁部開口４８と溝部開口４９を
形成する。なお、耐エッチ・マスク膜４７としてはそれ
までの工程で形成された熱酸化膜を残しておいて、それ
を利用することもできる。（ｆ）において、シリコン基
板表面をシリコン樹脂等の表面保護膜５４で保護し、ｎ
型シリコン層４２に正の電圧を印加しつつ、裏面から強
アルカリの異方性エッチ液でＥＣＥを行う。ここでｐ型
シリコン基板４１の面方位は（１００）であり、エッチ
ングは耐エッチ・マスク膜４７の梁部開口４８と溝部開
口４９から表面側に進み、ｎ型シリコン層４２に達した
所は該ｎ型シリコン層４２がパシベーション・ポテンシ
ャル以上にバイアスされているためにそのｐｎ接合面で
停止する。一方、ｐ型素子分離拡散領域４４が形成され
ている溝部５２においてはエッチングはそのまま進行
し、表面まで達する。このようにしてｐ型シリコン基板
４１の厚さを有する重り部５１が肉薄のｎ型シリコン層
４２からなる梁部５０によりシリコン基板の厚さを有す
るフレーム部に支持された構造体が形成される。次に
（ｇ）において、裏面耐エッチ・マスク膜４７と表面保
護膜５４を除去することによりシリコンウェハのプロセ
スが完了する。この後、通常完成したシリコンウェハは
陽極接合等の技術を用いてパイレックスガラス等からな
る台座に装着された後パッケージ実装される（図示せ
ず）。
【０００３】次に、図７、図８を基にＥＣＥの詳細につ
いて説明する。図７は図６（ｆ）のＥＣＥ時のシリコン
ウェハ上面図であり、シリコンウェハ５５の中心部には
上で説明してきた加速度センサのチップ５６が上下左右
に繰り返し配置されている。各チップの周囲にはＥＣＥ
のバイアスのための配線電極４６を外部に取り出せるよ
うにチップ間のスクライブラインをまたぐように該配線
電極４６を相互接続するチップ間接続電極５７が形成さ
れている。ここでは四辺にチップ間接続電極５７が形成
された構成となっているが、必ずしも四辺すべてに形成
する必要はない。最外周のチップの外側のチップ間接続
電極５７はチップ繰り返し配置領域を囲繞するように形
成されている外周部接続電極５８に電気接続されてい
て、ここにウェハ内の全チップのＥＣＥバイアス用配線
電極４６が電気接続された構成となっている。外周部接
続電極５８の外側にはＥＣＥ時針状電極６４を立てるた
めの大面積のＥＣＥ用パッド電極５９が４箇所形成され
ていて、外周部接続電極５８に電気的に接続されてい
る。またチップ繰り返し領域の外側のｎ型シリコン層４
２にはｐ型シリコン基板４１に達するようなｐ型拡散層
６０がｐ型素子分離拡散領域４４と同一拡散工程で形成
されている。これはシリコンウェハ５５端部の側面でｎ
型シリコン層４２とｐ型シリコン基板４１が短絡しない
ようにするためである。
いて説明する。図７は図６（ｆ）のＥＣＥ時のシリコン
ウェハ上面図であり、シリコンウェハ５５の中心部には
上で説明してきた加速度センサのチップ５６が上下左右
に繰り返し配置されている。各チップの周囲にはＥＣＥ
のバイアスのための配線電極４６を外部に取り出せるよ
うにチップ間のスクライブラインをまたぐように該配線
電極４６を相互接続するチップ間接続電極５７が形成さ
れている。ここでは四辺にチップ間接続電極５７が形成
された構成となっているが、必ずしも四辺すべてに形成
する必要はない。最外周のチップの外側のチップ間接続
電極５７はチップ繰り返し配置領域を囲繞するように形
成されている外周部接続電極５８に電気接続されてい
て、ここにウェハ内の全チップのＥＣＥバイアス用配線
電極４６が電気接続された構成となっている。外周部接
続電極５８の外側にはＥＣＥ時針状電極６４を立てるた
めの大面積のＥＣＥ用パッド電極５９が４箇所形成され
ていて、外周部接続電極５８に電気的に接続されてい
る。またチップ繰り返し領域の外側のｎ型シリコン層４
２にはｐ型シリコン基板４１に達するようなｐ型拡散層
６０がｐ型素子分離拡散領域４４と同一拡散工程で形成
されている。これはシリコンウェハ５５端部の側面でｎ
型シリコン層４２とｐ型シリコン基板４１が短絡しない
ようにするためである。
【０００４】このように形成されたシリコンウェハ５５
は図８に示すようにウェハ・ホルダー６３に組み込ま
れ、ＥＣＥ用パッド電極５９に針状電極６４を立てた状
態でシリコン・エッチング液６２で満たされたエッチン
グ槽６１の中に入れられる。シリコン・エッチング液６
２としてはエチレンジアミン・ピロカテコール、ＫＯ
Ｈ、ヒドラジン等の強アルカリ性の異方性エッチング液
が用いられる。シリコン・エッチング液６２の中にはシ
リコンウェハ５５と対向させて対向電極６４が入ってい
て、針状電極６４が正となるように電源６５が接続され
ている。このように各チップ５６の梁部に対応したｎ型
シリコン層４２をＡｌ等の配線電極４６で相互接続し、
ウェハ外周部のＥＣＥ用パッド電極５９まで引き出すこ
とにより容易にＥＣＥを行うことができる。なお、図８
では２電極法について説明したが、シリコンウェハ５５
近傍のエッチング液６２の電位を参照電極でモニター
し、対向電極６６の電位を制御するような３電極法やさ
らにｐ型シリコン基板４１の電位を制御する４電極法に
ついても同様に行うことができる。
は図８に示すようにウェハ・ホルダー６３に組み込ま
れ、ＥＣＥ用パッド電極５９に針状電極６４を立てた状
態でシリコン・エッチング液６２で満たされたエッチン
グ槽６１の中に入れられる。シリコン・エッチング液６
２としてはエチレンジアミン・ピロカテコール、ＫＯ
Ｈ、ヒドラジン等の強アルカリ性の異方性エッチング液
が用いられる。シリコン・エッチング液６２の中にはシ
リコンウェハ５５と対向させて対向電極６４が入ってい
て、針状電極６４が正となるように電源６５が接続され
ている。このように各チップ５６の梁部に対応したｎ型
シリコン層４２をＡｌ等の配線電極４６で相互接続し、
ウェハ外周部のＥＣＥ用パッド電極５９まで引き出すこ
とにより容易にＥＣＥを行うことができる。なお、図８
では２電極法について説明したが、シリコンウェハ５５
近傍のエッチング液６２の電位を参照電極でモニター
し、対向電極６６の電位を制御するような３電極法やさ
らにｐ型シリコン基板４１の電位を制御する４電極法に
ついても同様に行うことができる。
【０００５】このような半導体加速度センサの製造方法
は、一度のエッチングにより重り部を梁部で支持するよ
うな加速度センサの基本構造を同時形成できること、Ｅ
ＣＥを用いることによりエピタキシャル層等の厚さで決
まる肉薄の梁を高精度に形成できるので高感度化が容易
なこと等の利点がある（加速度センサの感度は梁の厚さ
の２乗に反比例する）。またＥＣＥまでの工程は基本的
にはバイポーラ・プロセスと同じなので検出部と同一チ
ップ内に信号処理回路を内蔵するような集積化加速度セ
ンサを容易に実現することができる。
は、一度のエッチングにより重り部を梁部で支持するよ
うな加速度センサの基本構造を同時形成できること、Ｅ
ＣＥを用いることによりエピタキシャル層等の厚さで決
まる肉薄の梁を高精度に形成できるので高感度化が容易
なこと等の利点がある（加速度センサの感度は梁の厚さ
の２乗に反比例する）。またＥＣＥまでの工程は基本的
にはバイポーラ・プロセスと同じなので検出部と同一チ
ップ内に信号処理回路を内蔵するような集積化加速度セ
ンサを容易に実現することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体加速度センサの製造方法にあっては、
各チップの梁部５０を形成するためのｎ型シリコン層４
２に電圧印加するための配線電極４６がウェハ内のチッ
プ繰り返し領域の外周部にまで引き出され、外周部ｐ型
拡散領域６０上に表面ＳｉＯ2 膜４３を介して形成され
た比較的大面積のＥＣＥ用パッド電極５９に接続されて
いて、ＥＣＥ時にはこのＥＣＥ用パッド電極５９に針状
電極６４を立てて、シリコンウェハをバイアスするよう
な構成となっていたため、ウェハ周辺部はピンセットに
よるハンドリング等によりピンホールの発生確率が極め
て高く、もしも比較的大面積のＥＣＥ用パッド電極５９
もしくはそこへの接続電極５８の直下の表面ＳｉＯ2 膜
４３に図９に示すようにピンホール６７があるとＥＣＥ
用パッド電極５９側とｐ型シリコン基板４１が外周部ｐ
型拡散領域６０を介して電気的に短絡され、ＥＣＥ時に
過大なリーク電流が流れる。このため各チップ５６のｎ
型シリコン層４２の電位が設定値からずれるのでウェハ
内位置によってエッチングがｐｎ接合面で停止しなくな
り、その結果エッチング制御が不能でウェハ段階の不良
となるため、歩留りが大幅に低下してしまうという問題
点があった。
うな従来の半導体加速度センサの製造方法にあっては、
各チップの梁部５０を形成するためのｎ型シリコン層４
２に電圧印加するための配線電極４６がウェハ内のチッ
プ繰り返し領域の外周部にまで引き出され、外周部ｐ型
拡散領域６０上に表面ＳｉＯ2 膜４３を介して形成され
た比較的大面積のＥＣＥ用パッド電極５９に接続されて
いて、ＥＣＥ時にはこのＥＣＥ用パッド電極５９に針状
電極６４を立てて、シリコンウェハをバイアスするよう
な構成となっていたため、ウェハ周辺部はピンセットに
よるハンドリング等によりピンホールの発生確率が極め
て高く、もしも比較的大面積のＥＣＥ用パッド電極５９
もしくはそこへの接続電極５８の直下の表面ＳｉＯ2 膜
４３に図９に示すようにピンホール６７があるとＥＣＥ
用パッド電極５９側とｐ型シリコン基板４１が外周部ｐ
型拡散領域６０を介して電気的に短絡され、ＥＣＥ時に
過大なリーク電流が流れる。このため各チップ５６のｎ
型シリコン層４２の電位が設定値からずれるのでウェハ
内位置によってエッチングがｐｎ接合面で停止しなくな
り、その結果エッチング制御が不能でウェハ段階の不良
となるため、歩留りが大幅に低下してしまうという問題
点があった。
【０００７】本発明は、このような従来の問題点に着目
してなされたもので、絶縁膜に生じたピンホール等によ
ってエレクトロケミカルエッチングのための外部接続用
パッド電極と一導電型半導体基板が短絡する確率を低減
してエレクトロケミカルエッチング工程の歩留りを大幅
に改善することができる半導体センサの製造方法を提供
することを目的とする。
してなされたもので、絶縁膜に生じたピンホール等によ
ってエレクトロケミカルエッチングのための外部接続用
パッド電極と一導電型半導体基板が短絡する確率を低減
してエレクトロケミカルエッチング工程の歩留りを大幅
に改善することができる半導体センサの製造方法を提供
することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、一導電型半導体基板の主面
上に反対導電型半導体層を形成する工程と、前記一導電
型半導体基板の裏面に選択的に耐エッチング用マスク膜
を形成する工程と、前記反対導電型半導体層に正の電圧
を印加しながら異方性エッチング液を用いて前記一導電
型半導体基板を裏面からエッチングするエレクトロケミ
カルエッチングにより前記一導電型半導体基板で構成さ
れた半導体ウェハ上に繰り返し配置される各センサチッ
プに外部からの力学量信号に応じて変位するような薄膜
構造体を形成する工程とを有する半導体センサの製造方
法において、前記半導体ウェハにおける前記センサチッ
プが繰り返し配置された領域の外周部に前記一導電型半
導体基板に達する一導電型拡散領域で挟まれて電気的に
フローティング状態の円環状反対導電型半導体層を形成
し、該円環状反対導電型半導体層上に絶縁膜を介して前
記エレクトロケミカルエッチングのための外部接続用パ
ッド電極を形成してなることを要旨とする。
に、請求項１記載の発明は、一導電型半導体基板の主面
上に反対導電型半導体層を形成する工程と、前記一導電
型半導体基板の裏面に選択的に耐エッチング用マスク膜
を形成する工程と、前記反対導電型半導体層に正の電圧
を印加しながら異方性エッチング液を用いて前記一導電
型半導体基板を裏面からエッチングするエレクトロケミ
カルエッチングにより前記一導電型半導体基板で構成さ
れた半導体ウェハ上に繰り返し配置される各センサチッ
プに外部からの力学量信号に応じて変位するような薄膜
構造体を形成する工程とを有する半導体センサの製造方
法において、前記半導体ウェハにおける前記センサチッ
プが繰り返し配置された領域の外周部に前記一導電型半
導体基板に達する一導電型拡散領域で挟まれて電気的に
フローティング状態の円環状反対導電型半導体層を形成
し、該円環状反対導電型半導体層上に絶縁膜を介して前
記エレクトロケミカルエッチングのための外部接続用パ
ッド電極を形成してなることを要旨とする。
【０００９】請求項２記載の発明は、上記請求項１記載
の半導体センサの製造方法において、前記各センサチッ
プの周囲に電気的にフローティング状態のチップ周囲反
対導電型半導体層を形成し、該チップ周囲反対導電型半
導体層上に絶縁膜を介して前記エレクトロケミカルエッ
チングの際に前記各センサチップにおける前記反対導電
型半導体層を電気的に接続するためのチップ間接続電極
を形成してなることを要旨とする。
の半導体センサの製造方法において、前記各センサチッ
プの周囲に電気的にフローティング状態のチップ周囲反
対導電型半導体層を形成し、該チップ周囲反対導電型半
導体層上に絶縁膜を介して前記エレクトロケミカルエッ
チングの際に前記各センサチップにおける前記反対導電
型半導体層を電気的に接続するためのチップ間接続電極
を形成してなることを要旨とする。
【００１０】請求項３記載の発明は、上記請求項１又は
２記載の半導体センサの製造方法において、前記半導体
センサは、前記反対導電型半導体層における溝部に対応
した領域に前記一導電型半導体基板に達する一導電型分
離拡散領域を形成する工程と、前記反対導電型半導体層
表面の梁部に対応する所定領域に一導電型ピエゾ抵抗を
拡散形成する工程とを有し、前記エレクトロケミカルエ
ッチングの工程において形成される前記溝部により前記
一導電型半導体基板の一部が分離されるように形成され
た重り部、該重り部を取り囲むように形成された肉厚の
フレーム部及び前記重り部を前記フレーム部に懸架・支
持する前記反対導電型半導体層からなる肉薄の単数もし
くは複数の梁部を備えた半導体加速度センサであること
を要旨とする。
２記載の半導体センサの製造方法において、前記半導体
センサは、前記反対導電型半導体層における溝部に対応
した領域に前記一導電型半導体基板に達する一導電型分
離拡散領域を形成する工程と、前記反対導電型半導体層
表面の梁部に対応する所定領域に一導電型ピエゾ抵抗を
拡散形成する工程とを有し、前記エレクトロケミカルエ
ッチングの工程において形成される前記溝部により前記
一導電型半導体基板の一部が分離されるように形成され
た重り部、該重り部を取り囲むように形成された肉厚の
フレーム部及び前記重り部を前記フレーム部に懸架・支
持する前記反対導電型半導体層からなる肉薄の単数もし
くは複数の梁部を備えた半導体加速度センサであること
を要旨とする。
【００１１】請求項４記載の発明は、上記請求項１，２
又は３記載の半導体センサの製造方法において、前記一
導電型半導体基板は面方位が（１００）のｐ型シリコン
基板であり、前記反対導電型半導体層はｎ型シリコンの
エピタキシャル層であることを要旨とする。
又は３記載の半導体センサの製造方法において、前記一
導電型半導体基板は面方位が（１００）のｐ型シリコン
基板であり、前記反対導電型半導体層はｎ型シリコンの
エピタキシャル層であることを要旨とする。
【００１２】請求項５記載の発明は、上記請求項３記載
の半導体センサの製造方法において、前記フレーム部に
はバイポーラ素子からなる周辺回路を集積してなること
を要旨とする。
の半導体センサの製造方法において、前記フレーム部に
はバイポーラ素子からなる周辺回路を集積してなること
を要旨とする。
【００１３】
【作用】請求項１記載の発明において、エレクトロケミ
カルエッチングのための外部接続用パッド電極を、電気
的にフローティング状態の円環状反対導電型半導体層上
に絶縁膜を介して形成することにより、絶縁膜にピンホ
ールが生じても外部接続用パッド電極と一導電型半導体
基板とは電気的に短絡することがなく、エレクトロケミ
カルエッチング特性には何等の影響もなくなる。
カルエッチングのための外部接続用パッド電極を、電気
的にフローティング状態の円環状反対導電型半導体層上
に絶縁膜を介して形成することにより、絶縁膜にピンホ
ールが生じても外部接続用パッド電極と一導電型半導体
基板とは電気的に短絡することがなく、エレクトロケミ
カルエッチング特性には何等の影響もなくなる。
【００１４】請求項２記載の発明においては、エレクト
ロケミカルエッチング用のチップ間接続電極を、電気的
にフローティング状態のチップ周囲反対導電型半導体層
上に絶縁膜を介して形成することにより、絶縁膜にピン
ホールが生じてもチップ間接続電極と一導電型半導体基
板とが電気的に短絡することがなくなる。
ロケミカルエッチング用のチップ間接続電極を、電気的
にフローティング状態のチップ周囲反対導電型半導体層
上に絶縁膜を介して形成することにより、絶縁膜にピン
ホールが生じてもチップ間接続電極と一導電型半導体基
板とが電気的に短絡することがなくなる。
【００１５】請求項３記載の発明においては、重り部が
反対導電型半導体層の厚さで決まる肉薄の梁部でフレー
ム部に支持された構造の半導体加速度センサがエレクト
ロケミカルエッチング工程により歩留りよく製造され
る。
反対導電型半導体層の厚さで決まる肉薄の梁部でフレー
ム部に支持された構造の半導体加速度センサがエレクト
ロケミカルエッチング工程により歩留りよく製造され
る。
【００１６】請求項４記載の発明においては、一導電型
半導体基板は面方位が（１００）のｐ型シリコン基板と
し、反対導電型半導体層はｎ型シリコンのエピタキシャ
ル層とすることにより、エレクトロケミカルエッチング
で一導電型半導体基板の異方性エッチングが適切に進行
し、重り部及び肉薄の梁等が高精度に形成されて高感度
の加速度センサを製造することが可能となる。
半導体基板は面方位が（１００）のｐ型シリコン基板と
し、反対導電型半導体層はｎ型シリコンのエピタキシャ
ル層とすることにより、エレクトロケミカルエッチング
で一導電型半導体基板の異方性エッチングが適切に進行
し、重り部及び肉薄の梁等が高精度に形成されて高感度
の加速度センサを製造することが可能となる。
【００１７】請求項５記載の発明において、半導体加速
度センサの製造工程は、基本的にはバイポーラプロセス
と同様であるので、僅かな工程の追加によりフレーム部
にバイポーラ素子からなる周辺回路を容易に集積するこ
とが可能となる。
度センサの製造工程は、基本的にはバイポーラプロセス
と同様であるので、僅かな工程の追加によりフレーム部
にバイポーラ素子からなる周辺回路を容易に集積するこ
とが可能となる。
【００１８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１乃至図３は、本発明の第１実施例を示す図で
ある。図１は前記図７に対応したＥＣＥ時のウェハ上面
図であり、図２は図１のＡ−Ａ′素子断面図である。
する。図１乃至図３は、本発明の第１実施例を示す図で
ある。図１は前記図７に対応したＥＣＥ時のウェハ上面
図であり、図２は図１のＡ−Ａ′素子断面図である。
【００１９】まず構成を説明する。製造工程は前記図６
に示した従来例と殆んど同じであり、ウェハ周辺部の構
成だけが違っているので、以下異なる点についてのみ説
明する。図１、図２において、１５はシリコンウェハ、
１６は個々のセンサチップであり、シリコンウェハ１５
の中心部に２次元的に繰り返し配置されている。各セン
サチップは従来例と同じくｐ型シリコン基板１上にｎ型
シリコン層２が形成されていて、溝部１２及び素子分離
領域にｐ型シリコン基板１に達するようなｐ型分離拡散
領域４が形成され、梁部１０と溝部１２に梁部開口８と
溝部開口９を有する裏面耐エッチ・マスク膜７を通して
のＥＣＥにより溝部１２のｐ型分離拡散領域４が除去さ
れて、重り部１１を肉薄の梁部１０で支持するような構
造体が形成されている。梁部１０のｎ型シリコン層２の
表面には加速度検出のためのｐ型ピエゾ抵抗１３が形成
されており、またＥＣＥの際の電圧印加のためにｎ+ 拡
散領域５が形成されている。ｎ+ 拡散領域５は表面Ｓｉ
Ｏ2 膜３のコンタクトホールを介してＡｌ等の配線電極
６に接続され、各センサチップ１６の配線電極６はチッ
プ間接続電極１７によりウェハ１５内の全チップ１６が
縦横に接続されて、チップ繰り返し配置領域の外側にあ
る外周部接続電極１８を通ってＥＣＥ用パッド電極１９
に接続される構成となっている。チップ繰り返し配置領
域のすぐ外側にはチップ領域周囲ｐ型拡散領域２１が形
成されていて、外周部ｐ型拡散領域２０との間にｎ型シ
リコン層２２が円環状に残された構成になっている。こ
の円環状ｎ型シリコン層２２の表面ＳｉＯ2 膜３上にＥ
ＣＥ用パッド電極（外部接続用パッド電極）１９と外周
部接続電極１８が形成されている。
に示した従来例と殆んど同じであり、ウェハ周辺部の構
成だけが違っているので、以下異なる点についてのみ説
明する。図１、図２において、１５はシリコンウェハ、
１６は個々のセンサチップであり、シリコンウェハ１５
の中心部に２次元的に繰り返し配置されている。各セン
サチップは従来例と同じくｐ型シリコン基板１上にｎ型
シリコン層２が形成されていて、溝部１２及び素子分離
領域にｐ型シリコン基板１に達するようなｐ型分離拡散
領域４が形成され、梁部１０と溝部１２に梁部開口８と
溝部開口９を有する裏面耐エッチ・マスク膜７を通して
のＥＣＥにより溝部１２のｐ型分離拡散領域４が除去さ
れて、重り部１１を肉薄の梁部１０で支持するような構
造体が形成されている。梁部１０のｎ型シリコン層２の
表面には加速度検出のためのｐ型ピエゾ抵抗１３が形成
されており、またＥＣＥの際の電圧印加のためにｎ+ 拡
散領域５が形成されている。ｎ+ 拡散領域５は表面Ｓｉ
Ｏ2 膜３のコンタクトホールを介してＡｌ等の配線電極
６に接続され、各センサチップ１６の配線電極６はチッ
プ間接続電極１７によりウェハ１５内の全チップ１６が
縦横に接続されて、チップ繰り返し配置領域の外側にあ
る外周部接続電極１８を通ってＥＣＥ用パッド電極１９
に接続される構成となっている。チップ繰り返し配置領
域のすぐ外側にはチップ領域周囲ｐ型拡散領域２１が形
成されていて、外周部ｐ型拡散領域２０との間にｎ型シ
リコン層２２が円環状に残された構成になっている。こ
の円環状ｎ型シリコン層２２の表面ＳｉＯ2 膜３上にＥ
ＣＥ用パッド電極（外部接続用パッド電極）１９と外周
部接続電極１８が形成されている。
【００２０】ＥＣＥの手順は従来例と殆んど同様で、シ
リコンウェハ１５に表面保護膜１４を付けた後ウェハ・
ホルダーに装着し、図８に示すようなエッチング槽に入
れてＥＣＥ用パッド電極１９を正バイアスしながらＳｉ
Ｏ2 膜やＳｉ3 Ｎ4 膜からなる裏面耐エッチ・マスク膜
７を通して異方性エッチングを行う。ウェハ外周部の裏
面は裏面耐エッチ・マスク膜７で覆われているのでここ
での表面側の拡散層の構成は基本的にはチップ繰り返し
配置領域における梁構造等には影響を及ぼさない。
リコンウェハ１５に表面保護膜１４を付けた後ウェハ・
ホルダーに装着し、図８に示すようなエッチング槽に入
れてＥＣＥ用パッド電極１９を正バイアスしながらＳｉ
Ｏ2 膜やＳｉ3 Ｎ4 膜からなる裏面耐エッチ・マスク膜
７を通して異方性エッチングを行う。ウェハ外周部の裏
面は裏面耐エッチ・マスク膜７で覆われているのでここ
での表面側の拡散層の構成は基本的にはチップ繰り返し
配置領域における梁構造等には影響を及ぼさない。
【００２１】次に作用を説明する。一般にフォトリソグ
ラフィではレジスト塗布工程においてゴミ、傷、塗むら
等によってピンホールが生じ易く、チップの歩留り低下
の一因となっている。ここで説明した半導体加速度セン
サの製造プロセスにおいても状況は同じであるが、特に
ＥＣＥのための配線電極形成直前のコンタクト・エッチ
ング工程では配線電極がウェハ内ですべて繋っているた
め、表面ＳｉＯ2 膜にピンホールがあるとウェハ・レベ
ルのＥＣＥ歩留りに影響する。例えばピンホールのた
め、配線電極とｐ型シリコン基板が短絡した場合にはｎ
型シリコン層に十分な正電圧を印加する通常のＥＣＥで
はｐ型シリコン基板もパシベーション・ポテンシャル以
上にバイアスされて、エッチングが進行しなくなる。ま
たｎ型とｐ型のパシベーション・ポテンシャルの中間に
バイアスする場合でも配線による電圧降下によって、ｎ
型シリコン層でエッチングが停止するチップと停止しな
いチップが生じ、いずれにしろ歩留りを大幅に低下させ
る結果となる。
ラフィではレジスト塗布工程においてゴミ、傷、塗むら
等によってピンホールが生じ易く、チップの歩留り低下
の一因となっている。ここで説明した半導体加速度セン
サの製造プロセスにおいても状況は同じであるが、特に
ＥＣＥのための配線電極形成直前のコンタクト・エッチ
ング工程では配線電極がウェハ内ですべて繋っているた
め、表面ＳｉＯ2 膜にピンホールがあるとウェハ・レベ
ルのＥＣＥ歩留りに影響する。例えばピンホールのた
め、配線電極とｐ型シリコン基板が短絡した場合にはｎ
型シリコン層に十分な正電圧を印加する通常のＥＣＥで
はｐ型シリコン基板もパシベーション・ポテンシャル以
上にバイアスされて、エッチングが進行しなくなる。ま
たｎ型とｐ型のパシベーション・ポテンシャルの中間に
バイアスする場合でも配線による電圧降下によって、ｎ
型シリコン層でエッチングが停止するチップと停止しな
いチップが生じ、いずれにしろ歩留りを大幅に低下させ
る結果となる。
【００２２】図３は本実施例においてウェハ周辺部にピ
ンホールがある場合のＥＣＥ時の素子断面図である。表
面ＳｉＯ2 膜３に生じているピンホール３０の直下は外
周部ｐ型拡散領域２０とチップ領域周囲ｐ型拡散領域２
１とで挟まれた円環状ｎ型シリコン層２２であり、これ
が配線電極と短絡しても円環状ｎ型シリコン層２２が電
気的にフローティングであるため、ＥＣＥの特性に全く
影響を及ぼさない。したがって、半導体加速度センサの
ようなＥＣＥを利用する製造プロセスにおいては大幅な
歩留り向上、コスト低下を図ることが可能となる。
ンホールがある場合のＥＣＥ時の素子断面図である。表
面ＳｉＯ2 膜３に生じているピンホール３０の直下は外
周部ｐ型拡散領域２０とチップ領域周囲ｐ型拡散領域２
１とで挟まれた円環状ｎ型シリコン層２２であり、これ
が配線電極と短絡しても円環状ｎ型シリコン層２２が電
気的にフローティングであるため、ＥＣＥの特性に全く
影響を及ぼさない。したがって、半導体加速度センサの
ようなＥＣＥを利用する製造プロセスにおいては大幅な
歩留り向上、コスト低下を図ることが可能となる。
【００２３】図４には、本発明の第２実施例を示す。図
４は図１と同様なＥＣＥ時のウェハ上面図であり、図１
との相違点だけを説明する。図１ではチップ繰り返し配
置領域の外周に帯状にチップ領域周囲ｐ型拡散領域２１
を設けた構成としたが、本実施例ではこのチップ領域周
囲ｐ型拡散領域２１を無くし、各チップ１６の周囲にチ
ップ周囲ｐ型分離拡散領域３１を設け、その外側のスク
ライブ・ラインに対応した格子状領域をフローティング
のチップ周囲ｎ型シリコン層３２としたものである。こ
の構成ではウェハ１５外周部でのＥＣＥ用パッド電極１
９及び外周部接続電極１８が表面ＳｉＯ2 膜３のピンホ
ールによりｐ型シリコン基板１に短絡しない点では図１
の場合と同じであるが、さらにチップ間接続電極１７が
ｐ型シリコン基板１に短絡する確率を低減させることが
できる。図ではスクライブ・ライン全体がチップ周囲ｎ
型シリコン層３２となるような構成になっているが、ス
クライブ・ラインの一部だけをｎ型シリコン層とするよ
うな構成でも同様な効果を得ることができる。
４は図１と同様なＥＣＥ時のウェハ上面図であり、図１
との相違点だけを説明する。図１ではチップ繰り返し配
置領域の外周に帯状にチップ領域周囲ｐ型拡散領域２１
を設けた構成としたが、本実施例ではこのチップ領域周
囲ｐ型拡散領域２１を無くし、各チップ１６の周囲にチ
ップ周囲ｐ型分離拡散領域３１を設け、その外側のスク
ライブ・ラインに対応した格子状領域をフローティング
のチップ周囲ｎ型シリコン層３２としたものである。こ
の構成ではウェハ１５外周部でのＥＣＥ用パッド電極１
９及び外周部接続電極１８が表面ＳｉＯ2 膜３のピンホ
ールによりｐ型シリコン基板１に短絡しない点では図１
の場合と同じであるが、さらにチップ間接続電極１７が
ｐ型シリコン基板１に短絡する確率を低減させることが
できる。図ではスクライブ・ライン全体がチップ周囲ｎ
型シリコン層３２となるような構成になっているが、ス
クライブ・ラインの一部だけをｎ型シリコン層とするよ
うな構成でも同様な効果を得ることができる。
【００２４】図５は、上記第１、第２実施例に示したセ
ンサチップ１６内に周辺回路を集積した場合の完成後の
素子断面図を示している。前述してきたような半導体加
速度センサの製造工程は基本的にバイポーラ・プロセス
と同様であり、僅かな工程追加により容易に回路素子を
形成することができる。図では簡単のため、単一のＮＰ
Ｎトランジスタの断面図を示す。ここで３３はｎ+ 埋め
込み層でありｎ型エピタキシャル層２形成前にＳｂ拡散
等により形成する。ｐ型ベース拡散層３５はｐ型ピエゾ
拡散層１３と同一拡散を用いることもできるが、別拡散
とすることもできる。ｎ+ エミッタ拡散領域３４とｎ+
コレクタ拡散領域３６はＥＣＥバイアスのためｎ+ 拡散
領域５と同時形成することができる。またこれらの拡散
領域へのエミッタ電極３７、ベース電極３８及びコレク
タ電極３９はＥＣＥ用配線電極６と同一の電極層を用い
ることができる。回路を集積した場合もＥＣＥについて
は同様に行うことができる。また図では加速度検出部は
簡単のため、片持ち梁構造で示してきたが、両持ち梁構
造についても当然同様に適用することができる。
ンサチップ１６内に周辺回路を集積した場合の完成後の
素子断面図を示している。前述してきたような半導体加
速度センサの製造工程は基本的にバイポーラ・プロセス
と同様であり、僅かな工程追加により容易に回路素子を
形成することができる。図では簡単のため、単一のＮＰ
Ｎトランジスタの断面図を示す。ここで３３はｎ+ 埋め
込み層でありｎ型エピタキシャル層２形成前にＳｂ拡散
等により形成する。ｐ型ベース拡散層３５はｐ型ピエゾ
拡散層１３と同一拡散を用いることもできるが、別拡散
とすることもできる。ｎ+ エミッタ拡散領域３４とｎ+
コレクタ拡散領域３６はＥＣＥバイアスのためｎ+ 拡散
領域５と同時形成することができる。またこれらの拡散
領域へのエミッタ電極３７、ベース電極３８及びコレク
タ電極３９はＥＣＥ用配線電極６と同一の電極層を用い
ることができる。回路を集積した場合もＥＣＥについて
は同様に行うことができる。また図では加速度検出部は
簡単のため、片持ち梁構造で示してきたが、両持ち梁構
造についても当然同様に適用することができる。
【００２５】以上半導体加速度センサを例に各実施例に
ついて説明してきたが、本発明は圧力センサや振動ジャ
イロ等ＥＣＥにより薄膜構造体を形成するようなすべて
の半導体センサに適用することができる。
ついて説明してきたが、本発明は圧力センサや振動ジャ
イロ等ＥＣＥにより薄膜構造体を形成するようなすべて
の半導体センサに適用することができる。
【００２６】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、半導体ウェハにおけるセンサチップが繰り
返し配置された領域の外周部に一導電型半導体基板に達
する一導電型拡散領域で挟まれて電気的にフローティン
グ状態の円環状反対導電型半導体層を形成し、該円環状
反対導電型半導体層上に絶縁膜を介してエレクトロケミ
カルエッチングのための外部接続用パッド電極を形成し
たため、絶縁膜にピンホールが生じても外部接続用パッ
ド電極と一導電型半導体基板が短絡する確率が低減して
エレクトロケミカルエッチング工程の歩留りを大幅に改
善することができる。
明によれば、半導体ウェハにおけるセンサチップが繰り
返し配置された領域の外周部に一導電型半導体基板に達
する一導電型拡散領域で挟まれて電気的にフローティン
グ状態の円環状反対導電型半導体層を形成し、該円環状
反対導電型半導体層上に絶縁膜を介してエレクトロケミ
カルエッチングのための外部接続用パッド電極を形成し
たため、絶縁膜にピンホールが生じても外部接続用パッ
ド電極と一導電型半導体基板が短絡する確率が低減して
エレクトロケミカルエッチング工程の歩留りを大幅に改
善することができる。
【００２７】請求項２〜５記載の発明によれば、それぞ
れ上記請求項１記載の発明の効果に加えて、さらに以下
のような効果がある。
れ上記請求項１記載の発明の効果に加えて、さらに以下
のような効果がある。
【００２８】請求項２記載の発明によれば、前記各セン
サチップの周囲に電気的にフローティング状態のチップ
周囲反対導電型半導体層を形成し、該チップ周囲反対導
電型半導体層上に絶縁膜を介して前記エレクトロケミカ
ルエッチングの際に前記各センサチップにおける前記反
対導電型半導体層を電気的に接続するためのチップ間接
続電極を形成したため、絶縁膜にピンホールが生じて
も、チップ間接続電極の部分においても一導電型半導体
基板と短絡する確率が低減してエレクトロケミカルエッ
チング工程の歩留りをさらに大幅に改善することができ
る。
サチップの周囲に電気的にフローティング状態のチップ
周囲反対導電型半導体層を形成し、該チップ周囲反対導
電型半導体層上に絶縁膜を介して前記エレクトロケミカ
ルエッチングの際に前記各センサチップにおける前記反
対導電型半導体層を電気的に接続するためのチップ間接
続電極を形成したため、絶縁膜にピンホールが生じて
も、チップ間接続電極の部分においても一導電型半導体
基板と短絡する確率が低減してエレクトロケミカルエッ
チング工程の歩留りをさらに大幅に改善することができ
る。
【００２９】請求項３記載の発明によれば、前記半導体
センサは、前記反対導電型半導体層における溝部に対応
した領域に前記一導電型半導体基板に達する一導電型分
離拡散領域を形成する工程と、前記反対導電型半導体層
表面の梁部に対応する所定領域に一導電型ピエゾ抵抗を
拡散形成する工程とを有し、前記エレクトロケミカルエ
ッチングの工程において形成される前記溝部により前記
一導電型半導体基板の一部が分離されるように形成され
た重り部、該重り部を取り囲むように形成された肉厚の
フレーム部及び前記重り部を前記フレーム部に懸架・支
持する前記反対導電型半導体層からなる肉薄の単数もし
くは複数の梁部を備えた半導体加速度センサとしたた
め、重り部がエピタキシャル層等からなる反対導電型半
導体層の厚さで決まる肉薄の梁部でフレーム部に支持さ
れた構造の半導体加速度センサをエレクトロケミカルエ
ッチング工程で歩留りよく製造することができる。
センサは、前記反対導電型半導体層における溝部に対応
した領域に前記一導電型半導体基板に達する一導電型分
離拡散領域を形成する工程と、前記反対導電型半導体層
表面の梁部に対応する所定領域に一導電型ピエゾ抵抗を
拡散形成する工程とを有し、前記エレクトロケミカルエ
ッチングの工程において形成される前記溝部により前記
一導電型半導体基板の一部が分離されるように形成され
た重り部、該重り部を取り囲むように形成された肉厚の
フレーム部及び前記重り部を前記フレーム部に懸架・支
持する前記反対導電型半導体層からなる肉薄の単数もし
くは複数の梁部を備えた半導体加速度センサとしたた
め、重り部がエピタキシャル層等からなる反対導電型半
導体層の厚さで決まる肉薄の梁部でフレーム部に支持さ
れた構造の半導体加速度センサをエレクトロケミカルエ
ッチング工程で歩留りよく製造することができる。
【００３０】請求項４記載の発明によれば、前記一導電
型半導体基板は面方位が（１００）のｐ型シリコン基板
であり、前記反対導電型半導体層はｎ型シリコンのエピ
タキシャル層としたため、異方性エッチング液を用いた
エレクトロケミカルエッチングにより一導電型半導体基
板の異方性エッチングが適切に進行して肉薄の梁部等の
薄膜構造体が高精度に形成され、高感度の半導体センサ
を製造することができる。
型半導体基板は面方位が（１００）のｐ型シリコン基板
であり、前記反対導電型半導体層はｎ型シリコンのエピ
タキシャル層としたため、異方性エッチング液を用いた
エレクトロケミカルエッチングにより一導電型半導体基
板の異方性エッチングが適切に進行して肉薄の梁部等の
薄膜構造体が高精度に形成され、高感度の半導体センサ
を製造することができる。
【００３１】請求項５記載の発明によれば、半導体加速
度センサの製造工程は、基本的にはバイポーラプロセス
と同様であるので、僅かな工程の追加により前記フレー
ム部にバイポーラ素子からなる周辺回路を容易に集積す
ることができる。
度センサの製造工程は、基本的にはバイポーラプロセス
と同様であるので、僅かな工程の追加により前記フレー
ム部にバイポーラ素子からなる周辺回路を容易に集積す
ることができる。
【図１】本発明に係る半導体センサの製造方法の第１実
施例におけるＥＣＥ時の半導体ウェハ上面図である。
施例におけるＥＣＥ時の半導体ウェハ上面図である。
【図２】上記第１実施例においてＥＣＥ時のセンサ素子
の断面図である。
の断面図である。
【図３】上記第１実施例において表面ＳｉＯ2 膜のピン
ホール対策を説明するための素子断面図である。
ホール対策を説明するための素子断面図である。
【図４】本発明の第２実施例においてＥＣＥ時の半導体
ウェハ上面図である。
ウェハ上面図である。
【図５】上記第１、第２実施例におけるセンサチップ内
に周辺回路を集積した例を示す素子断面図である。
に周辺回路を集積した例を示す素子断面図である。
【図６】従来の半導体加速度センサの製造方法を示す工
程図である。
程図である。
【図７】上記従来例におけるＥＣＥ時の半導体ウェハ上
面図である。
面図である。
【図８】ＥＣＥ装置を示す構成図である。
【図９】上記従来例における表面ＳｉＯ2 膜のピンホー
ルによる短絡を説明するための図である。
ルによる短絡を説明するための図である。
【符号の説明】 １ ｐ型シリコン基板 ２ ｎ型シリコン層 ３ 表面ＳｉＯ2 膜（絶縁膜） ４ ｐ型分離拡散領域 ６ 配線電極 ７ 裏面耐エッチ・マスク膜 ８ 梁部開口 ９ 溝部開口 １０ 梁部 １１ 重り部 １２ 溝部 １３ ｐ型ピエゾ抵抗 １５ シリコンウェハ １６ センサチップ １７ チップ間接続電極 １９ ＥＣＥ用パッド電極（外部接続用パッド電極） ２０ 外周部ｐ型拡散領域 ２１ チップ領域周囲ｐ型拡散領域 ２２ 円環状ｎ型シリコン層 ３１ チップ周囲ｐ型分離拡散領域 ３２ チップ周囲ｎ型シリコン層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/84 G01P 15/12 G01P 15/125
Claims (5)
- 【請求項１】 一導電型半導体基板の主面上に反対導電
型半導体層を形成する工程と、前記一導電型半導体基板
の裏面に選択的に耐エッチング用マスク膜を形成する工
程と、前記反対導電型半導体層に正の電圧を印加しなが
ら異方性エッチング液を用いて前記一導電型半導体基板
を裏面からエッチングするエレクトロケミカルエッチン
グにより前記一導電型半導体基板で構成された半導体ウ
ェハ上に繰り返し配置される各センサチップに外部から
の力学量信号に応じて変位するような薄膜構造体を形成
する工程とを有する半導体センサの製造方法において、
前記半導体ウェハにおける前記センサチップが繰り返し
配置された領域の外周部に前記一導電型半導体基板に達
する一導電型拡散領域で挟まれて電気的にフローティン
グ状態の円環状反対導電型半導体層を形成し、該円環状
反対導電型半導体層上に絶縁膜を介して前記エレクトロ
ケミカルエッチングのための外部接続用パッド電極を形
成してなることを特徴とする半導体センサの製造方法。 - 【請求項２】 前記各センサチップの周囲に電気的にフ
ローティング状態のチップ周囲反対導電型半導体層を形
成し、該チップ周囲反対導電型半導体層上に絶縁膜を介
して前記エレクトロケミカルエッチングの際に前記各セ
ンサチップにおける前記反対導電型半導体層を電気的に
接続するためのチップ間接続電極を形成してなることを
特徴とする請求項１記載の半導体センサの製造方法。 - 【請求項３】 前記半導体センサは、前記反対導電型半
導体層における溝部に対応した領域に前記一導電型半導
体基板に達する一導電型分離拡散領域を形成する工程
と、前記反対導電型半導体層表面の梁部に対応する所定
領域に一導電型ピエゾ抵抗を拡散形成する工程とを有
し、前記エレクトロケミカルエッチングの工程において
形成される前記溝部により前記一導電型半導体基板の一
部が分離されるように形成された重り部、該重り部を取
り囲むように形成された肉厚のフレーム部及び前記重り
部を前記フレーム部に懸架・支持する前記反対導電型半
導体層からなる肉薄の単数もしくは複数の梁部を備えた
半導体加速度センサであることを特徴とする請求項１又
は２記載の半導体センサの製造方法。 - 【請求項４】 前記一導電型半導体基板は面方位が（１
００）のｐ型シリコン基板であり、前記反対導電型半導
体層はｎ型シリコンのエピタキシャル層であることを特
徴とする請求項１，２又は３記載の半導体センサの製造
方法。 - 【請求項５】 前記フレーム部にはバイポーラ素子から
なる周辺回路を集積してなることを特徴とする請求項３
記載の半導体センサの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32528394A JP3275595B2 (ja) | 1994-12-27 | 1994-12-27 | 半導体センサの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32528394A JP3275595B2 (ja) | 1994-12-27 | 1994-12-27 | 半導体センサの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181330A JPH08181330A (ja) | 1996-07-12 |
| JP3275595B2 true JP3275595B2 (ja) | 2002-04-15 |
Family
ID=18175091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
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| JP (1) | JP3275595B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999013343A1 (fr) * | 1997-09-10 | 1999-03-18 | Matsushita Electric Industrial Co., Ltd. | Capteur d'acceleration et procede de fabrication |
| JP4801881B2 (ja) * | 2004-01-16 | 2011-10-26 | 光照 木村 | 共振型磁気センサとこれを用いた磁場検出装置 |
| JP5501668B2 (ja) | 2009-06-17 | 2014-05-28 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法、半導体チップ及び半導体ウェハ |
| JP5607317B2 (ja) | 2009-06-17 | 2014-10-15 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法及び半導体ウェハ |
-
1994
- 1994-12-27 JP JP32528394A patent/JP3275595B2/ja not_active Expired - Fee Related
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|---|---|
| JPH08181330A (ja) | 1996-07-12 |
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