JP2560140B2 - 半導体装置 - Google Patents
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
- G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
- G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
- G01P15/12—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values by alteration of electrical resistance
- G01P15/123—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values by alteration of electrical resistance by piezo-resistive elements, e.g. semiconductor strain gauges
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体を用いた加速度センサや圧力センサ
等の温度補償技術に関する。
等の温度補償技術に関する。
従来の半導体を用いた加速度センサや圧力センサにお
ける温度補償技術としては、例えば、特開昭62−213280
号公報に記載されたものがある。
ける温度補償技術としては、例えば、特開昭62−213280
号公報に記載されたものがある。
第７図は、上記の半導体加速度センサの平面図であ
る。この素子は、シリコン基板100に空隙102を形成する
ことにより、一端におもり108を持った加速度検知用片
持ち梁106と、おもりをもたない温度補償用片持ち梁104
とが形成されている。そして加速度検知用片持ち梁106
の支持部近傍には梁のたわみを検出するためのピエゾ抵
抗113aと113bとが形成され、また、温度補償用片持ち梁
104の支持部近傍にはピエゾ抵抗113cと113dとが形成さ
れている。
る。この素子は、シリコン基板100に空隙102を形成する
ことにより、一端におもり108を持った加速度検知用片
持ち梁106と、おもりをもたない温度補償用片持ち梁104
とが形成されている。そして加速度検知用片持ち梁106
の支持部近傍には梁のたわみを検出するためのピエゾ抵
抗113aと113bとが形成され、また、温度補償用片持ち梁
104の支持部近傍にはピエゾ抵抗113cと113dとが形成さ
れている。
上記の構成において、各ピエゾ抵抗113a〜113dの抵抗
値は温度依存性を持つが、上記の４個のピエゾ抵抗によ
ってブリッジ回路を構成することにより、梁のたわみ検
出用のピエゾ抵抗113aと113bとの抵抗値の温度依存性を
補償することが出来、広い温度範囲において高精度の加
速度検出を行なうことが出来る。
値は温度依存性を持つが、上記の４個のピエゾ抵抗によ
ってブリッジ回路を構成することにより、梁のたわみ検
出用のピエゾ抵抗113aと113bとの抵抗値の温度依存性を
補償することが出来、広い温度範囲において高精度の加
速度検出を行なうことが出来る。
しかし、上記のような従来の半導体装置においては、
加速度検知用片持ち梁106および温度補償用片持ち梁104
の幅としてそれぞれ数百μｍ必要なこと、および両梁間
の間隔として数十μｍ必要なことから、２つの梁に形成
するピエゾ抵抗間の距離が数百μｍと大きく離れてしま
う。そして半導体ウェハにピエゾ抵抗を形成する際に
は、後記第４図に示すごとく、ウェハ面内において抵抗
値にばらつきが生じるので、両梁間の距離が大きいと加
速度検知用片持ち梁106上のピエゾ抵抗値と温度補償用
片持ち梁104上のピエゾ抵抗値が異なってしまい、その
ため、オフセットが生じて温度補償効果が無くなってし
まう、という問題があった。
加速度検知用片持ち梁106および温度補償用片持ち梁104
の幅としてそれぞれ数百μｍ必要なこと、および両梁間
の間隔として数十μｍ必要なことから、２つの梁に形成
するピエゾ抵抗間の距離が数百μｍと大きく離れてしま
う。そして半導体ウェハにピエゾ抵抗を形成する際に
は、後記第４図に示すごとく、ウェハ面内において抵抗
値にばらつきが生じるので、両梁間の距離が大きいと加
速度検知用片持ち梁106上のピエゾ抵抗値と温度補償用
片持ち梁104上のピエゾ抵抗値が異なってしまい、その
ため、オフセットが生じて温度補償効果が無くなってし
まう、という問題があった。
本発明は、上記のごとき従来技術の問題を解決するた
めになされたものであり、製造時における半導体ウェハ
面内の抵抗値のばらつきに拘らず正確な温度補償を行な
い、広い温度範囲で高精度の検出を行なうことの出来る
半導体装置を提供することを目的とする。
めになされたものであり、製造時における半導体ウェハ
面内の抵抗値のばらつきに拘らず正確な温度補償を行な
い、広い温度範囲で高精度の検出を行なうことの出来る
半導体装置を提供することを目的とする。
上記の目的を達成するため、本発明においては、特許
請求の範囲に記載するように構成している。
請求の範囲に記載するように構成している。
すなわち、本発明においては、温度補償用片持ち梁を
加速度検知用片持ち梁の両側にそれぞれ配設し、それら
を対称辺とするブリッジ回路を形成することにより、温
度補償用片持ち梁上に形成されたピエゾ抵抗の抵抗値の
ばらつきを相殺するように構成したものである。
加速度検知用片持ち梁の両側にそれぞれ配設し、それら
を対称辺とするブリッジ回路を形成することにより、温
度補償用片持ち梁上に形成されたピエゾ抵抗の抵抗値の
ばらつきを相殺するように構成したものである。
第１図および第２図は、本発明の一実施例図であり、
第１図は平面図、第２図（ａ）、（ｂ）はそれぞれ第１
図中のIV−IV断面図、Ｖ−Ｖ断面図である。なお、この
実施例は片持ち梁による加速度センサまたは圧力センサ
に本発明を適用した場合を例示する。
第１図は平面図、第２図（ａ）、（ｂ）はそれぞれ第１
図中のIV−IV断面図、Ｖ−Ｖ断面図である。なお、この
実施例は片持ち梁による加速度センサまたは圧力センサ
に本発明を適用した場合を例示する。
第１図において、シリコン基板100の一部に空隙102を
形成することにより、加速度検知用片持ち梁106と、そ
の両端の温度補償用片持ち梁201および202が形成されて
いる。また、加速度検知用片持ち梁106の支持部近傍に
はピエゾ抵抗112aと112bが形成され、温度補償用片持ち
梁201および202支持部近傍にはそれぞれピエゾ抵抗112c
および112dが形成されている。
形成することにより、加速度検知用片持ち梁106と、そ
の両端の温度補償用片持ち梁201および202が形成されて
いる。また、加速度検知用片持ち梁106の支持部近傍に
はピエゾ抵抗112aと112bが形成され、温度補償用片持ち
梁201および202支持部近傍にはそれぞれピエゾ抵抗112c
および112dが形成されている。
また、第２図において、シリコン基板100の上面にＮ
型エピタキシャル層110が形成され、その表面近傍部分
にはピエゾ抵抗112a、112cが形成されている。そしてそ
の上面に絶縁膜114、電極116および保護膜118が形成さ
れている。
型エピタキシャル層110が形成され、その表面近傍部分
にはピエゾ抵抗112a、112cが形成されている。そしてそ
の上面に絶縁膜114、電極116および保護膜118が形成さ
れている。
また、第３図は上記半導体装置で加速度または圧力を
検出する際の検出回路の一実施例図である。
検出する際の検出回路の一実施例図である。
第３図において、抵抗R1〜R4は前記第１図の４本のピ
エゾ抵抗112a〜112dの抵抗値を示し、それぞれ112a＝
R1、112b＝R2、112c＝R3、112d＝R4である。そして第３
図に示すように、R1とR2、R3とR4をそれぞれ対称辺とす
るブリッジ回路を形成する。
エゾ抵抗112a〜112dの抵抗値を示し、それぞれ112a＝
R1、112b＝R2、112c＝R3、112d＝R4である。そして第３
図に示すように、R1とR2、R3とR4をそれぞれ対称辺とす
るブリッジ回路を形成する。
次に作用を説明する。前記第３図において、R1とR2は
加速度検出用のピエゾ抵抗であり、R3とR4は補償用のピ
エゾ抵抗である。また、R1〜R4には抵抗値のばらつきが
あり、設計値をそれぞれR01、R02、R03、R04とし、設計
値からずれをそれぞれΔR1〜ΔR4とすれば、R1〜R4は下
記（１）式に示すようになる。
加速度検出用のピエゾ抵抗であり、R3とR4は補償用のピ
エゾ抵抗である。また、R1〜R4には抵抗値のばらつきが
あり、設計値をそれぞれR01、R02、R03、R04とし、設計
値からずれをそれぞれΔR1〜ΔR4とすれば、R1〜R4は下
記（１）式に示すようになる。
R1＝R01＋ΔR1 R2＝R02＋ΔR2 R3＝R03＋ΔR3 R4＝R04＋ΔR4 …（１） 上記の各抵抗値R1〜R4はランダムにばらつくのではな
く或る傾向をもっている。
く或る傾向をもっている。
例えば、第４図は半導体ウェハに多数のセンサチップ
を形成した場合におけるピエゾ抵抗の分布を示す図であ
り、設計値が108（単位は任意）の場合における抵抗値
のばらつきを示している。第４図に示すように、抵抗値
はウェハ内では大きなうねりを持って分布しているが、
このウェハから切り出された微小な各センサチップ（前
記第１図の素子）内で見ると、第５図に示すように、設
計値からのずれはほぼ直線的に変化する傾向となる。そ
のため、２つの補償用片持ち梁が加速度検出片持ち梁を
挟んで対称に設けられていれば、ΔR1〜ΔR4は下記
（２）式に示すように近似することが出来る。
を形成した場合におけるピエゾ抵抗の分布を示す図であ
り、設計値が108（単位は任意）の場合における抵抗値
のばらつきを示している。第４図に示すように、抵抗値
はウェハ内では大きなうねりを持って分布しているが、
このウェハから切り出された微小な各センサチップ（前
記第１図の素子）内で見ると、第５図に示すように、設
計値からのずれはほぼ直線的に変化する傾向となる。そ
のため、２つの補償用片持ち梁が加速度検出片持ち梁を
挟んで対称に設けられていれば、ΔR1〜ΔR4は下記
（２）式に示すように近似することが出来る。
ΔR3−ΔR1＝ΔR2−ΔR4 …（２） また、R1とR2は近接しているため、 ΔR1＝ΔR2 …（３） と見做すことが出来る。
第３図のブリッジ回路において、加速度が加わってい
ない場合には、出力電圧Ｖは、理想的には零であるが、
前記（１）式に示すように設計値からのずれがあった場
合には、一般的には零にはならない。この時の出力電圧
ΔＶは、下記（４）式に示すようになる。
ない場合には、出力電圧Ｖは、理想的には零であるが、
前記（１）式に示すように設計値からのずれがあった場
合には、一般的には零にはならない。この時の出力電圧
ΔＶは、下記（４）式に示すようになる。
しかし、本実施例の場合には、前記（２）式の関係が
あるので、（２）式を（４）式に代入すると判るよう
に、ΔＶ＝０となる。すなわち、本実施例のように構成
すれば、温度特性を正確に補償することが出来る。
あるので、（２）式を（４）式に代入すると判るよう
に、ΔＶ＝０となる。すなわち、本実施例のように構成
すれば、温度特性を正確に補償することが出来る。
次に、本実施例の装置の製造方法について説明する。
第６図（ａ）〜（ｇ）は本実施例の製造工程を説明す
るための断面図である。
るための断面図である。
まず、（ａ）に示すごとく、比抵抗５Ω・cm程度、厚
さ400μｍ程度で面方位を（100）面とするＰ型の基板10
0上に、比抵抗10Ω・cm程度のＮ型エピタキシャル層110
を、例えば厚さが10μｍ程度に成長形成させる。なお、
エピタキシャル層110の厚さは、センサの感度に応じて
適宜選択する。
さ400μｍ程度で面方位を（100）面とするＰ型の基板10
0上に、比抵抗10Ω・cm程度のＮ型エピタキシャル層110
を、例えば厚さが10μｍ程度に成長形成させる。なお、
エピタキシャル層110の厚さは、センサの感度に応じて
適宜選択する。
次に、（ｂ）に示すごとく、エピタキシャル層110の
表面に、熱酸化によってSiO2の絶縁膜114を形成し、そ
れをマスクとして空隙102となる部分にＰ型の拡散領域1
19を形成する。
表面に、熱酸化によってSiO2の絶縁膜114を形成し、そ
れをマスクとして空隙102となる部分にＰ型の拡散領域1
19を形成する。
次に、（ｃ）に示すごとく、後述するエレクトロ・ケ
ミカル・エッチング用の電極とＮ型エピタキシャル層11
0とを接続するためのＮ型の拡散領域120を、上述したの
と同様の方法によってＮ型エピタキシャル層110の表面
近傍に形成する。
ミカル・エッチング用の電極とＮ型エピタキシャル層11
0とを接続するためのＮ型の拡散領域120を、上述したの
と同様の方法によってＮ型エピタキシャル層110の表面
近傍に形成する。
次に、（ｄ）に示すごとく、エピタキシャル層110の
表面の所定の領域に、例えば１×1018cm-3程度のＰ型の
不純物を選択的に拡散してピエゾ抵抗112a〜112dを形成
する。
表面の所定の領域に、例えば１×1018cm-3程度のＰ型の
不純物を選択的に拡散してピエゾ抵抗112a〜112dを形成
する。
なお、ピエゾ抵抗112a〜112dの感歪特性は、拡散され
る不純物濃度が低濃度になるほど感度が高くなるが、不
純物濃度のばらつきはピエゾ抵抗112a〜112dの出力のば
らつきの原因となるので、不純物濃度は拡散処理の制御
性を考慮して適宜選択する。
る不純物濃度が低濃度になるほど感度が高くなるが、不
純物濃度のばらつきはピエゾ抵抗112a〜112dの出力のば
らつきの原因となるので、不純物濃度は拡散処理の制御
性を考慮して適宜選択する。
次に、（ｅ）に示すごとく、前記（ｂ）に示した工程
で形成されたSiO2の絶縁膜114を除去した後、新たにSiO
2の酸化膜122を、例えば厚さが１μｍ程度に、基板100
の表面に形成し、同様の酸化膜121を裏面に形成する。
その後、N+型の拡散領域120及びピエゾ抵抗112a〜112d
と接する配線116を形成する。
で形成されたSiO2の絶縁膜114を除去した後、新たにSiO
2の酸化膜122を、例えば厚さが１μｍ程度に、基板100
の表面に形成し、同様の酸化膜121を裏面に形成する。
その後、N+型の拡散領域120及びピエゾ抵抗112a〜112d
と接する配線116を形成する。
次に、（ｆ）に示すごとく、厚さが7000Å程度のPSG
等を用いた層間絶縁膜124を表面上に形成し、N+型の拡
散領域120に接続された配線116に、エレクトロ・ケミカ
ル・エッチング用の電極123を接続形成する。また、基
板100の裏面に形成された酸化膜121のうち、片持ち梁が
形成される部分を除去し、エレクトロ・ケミカル・エッ
チング用の開口部を形成する。そして、KOH水溶液ある
いはエチレンジアミン、ピテカルコール、水の混合液等
のようなエッチング処理に異方性を有するアルカリエッ
チング液中で、エレクトロ・ケミカル・エッチング用の
電極123を陽極、Pt等の金属を陰極として、エレクトロ
・ケミカル・エッチング処理を行う。それによって、上
記開口部からＰ型の基板100をＮ型のエピタキシャル層1
10とのPN接合面まで除去すると共に、空隙102となるＰ
型の領域を除去する。このエレクトロ・ケミカル・エッ
チング処理を用いることにより、電圧が印加されていな
いＰ型の基板100は化学的にエッチング処理されるが、
陽極酸化作用によってエッチング処理はPN接合面で停止
する。このため、片持ち梁の厚さを正確に制御すること
が可能となり、極めて高精度の片持ち梁を形成すること
が出来る。
等を用いた層間絶縁膜124を表面上に形成し、N+型の拡
散領域120に接続された配線116に、エレクトロ・ケミカ
ル・エッチング用の電極123を接続形成する。また、基
板100の裏面に形成された酸化膜121のうち、片持ち梁が
形成される部分を除去し、エレクトロ・ケミカル・エッ
チング用の開口部を形成する。そして、KOH水溶液ある
いはエチレンジアミン、ピテカルコール、水の混合液等
のようなエッチング処理に異方性を有するアルカリエッ
チング液中で、エレクトロ・ケミカル・エッチング用の
電極123を陽極、Pt等の金属を陰極として、エレクトロ
・ケミカル・エッチング処理を行う。それによって、上
記開口部からＰ型の基板100をＮ型のエピタキシャル層1
10とのPN接合面まで除去すると共に、空隙102となるＰ
型の領域を除去する。このエレクトロ・ケミカル・エッ
チング処理を用いることにより、電圧が印加されていな
いＰ型の基板100は化学的にエッチング処理されるが、
陽極酸化作用によってエッチング処理はPN接合面で停止
する。このため、片持ち梁の厚さを正確に制御すること
が可能となり、極めて高精度の片持ち梁を形成すること
が出来る。
次に、（ｇ）に示すごとく、空隙102の上部の酸化膜1
22及び層間絶縁膜124を除去した後、エッチング用の電
極123を除去し、再びPSG等を用いた保護膜118を形成し
て、外部配線用パッド（図示せず）を形成することによ
り、前記第１図のごとき半導体加速度センサが完成す
る。
22及び層間絶縁膜124を除去した後、エッチング用の電
極123を除去し、再びPSG等を用いた保護膜118を形成し
て、外部配線用パッド（図示せず）を形成することによ
り、前記第１図のごとき半導体加速度センサが完成す
る。
上記のように、本発明の半導体装置は、通常の半導体
製造プロセスと類似した製造方法を用いて形成されるた
め、均一性に優れ品質のそろったものを製造することが
出来る。
製造プロセスと類似した製造方法を用いて形成されるた
め、均一性に優れ品質のそろったものを製造することが
出来る。
なお、上記の実施例においては、２本の温度補償用片
持ち梁201、202をそれぞれ加速度検知用片持ち梁106の
両側に１本づつ設けた場合を例示したが、片側に複数本
設けてもよい。すなわち、前記第５図の特性から判るよ
うに、チップ内のピエゾ抵抗の分布が直線的に変化する
場合には、温度補償用片持ち梁を２本とも一方の側に設
けても、出力回路に適当な演算回路を設けることによっ
て温度特性を補償することが出来る。
持ち梁201、202をそれぞれ加速度検知用片持ち梁106の
両側に１本づつ設けた場合を例示したが、片側に複数本
設けてもよい。すなわち、前記第５図の特性から判るよ
うに、チップ内のピエゾ抵抗の分布が直線的に変化する
場合には、温度補償用片持ち梁を２本とも一方の側に設
けても、出力回路に適当な演算回路を設けることによっ
て温度特性を補償することが出来る。
また、これまでの実施例においては、補償用片持ち梁
が２本の場合を示したが、加速度検出用片持ち梁の両側
または片側に２本以上の補償用片持ち梁を設けてもよ
い。
が２本の場合を示したが、加速度検出用片持ち梁の両側
または片側に２本以上の補償用片持ち梁を設けてもよ
い。
以上説明したごとく、本発明によれば、温度補償用片
持ち梁を加速度検知用片持ち梁の両側にそれぞれ配設
し、それらを対称辺とするブリッジ回路を形成すること
により、ピエゾ抵抗の抵抗値のばらつきを相殺すること
が出来る。そのため、ピエゾ抵抗製造時の面内ばらつき
があっても加速度センサや圧力センサの温度補償を正確
に行なうことが出来るので、高精度なセンサを実現する
ことが出来、また、比較的大きな製造ばらつきが許容さ
れるので、安価な加速度センサを実現することが出来る
という効果が得られる。
持ち梁を加速度検知用片持ち梁の両側にそれぞれ配設
し、それらを対称辺とするブリッジ回路を形成すること
により、ピエゾ抵抗の抵抗値のばらつきを相殺すること
が出来る。そのため、ピエゾ抵抗製造時の面内ばらつき
があっても加速度センサや圧力センサの温度補償を正確
に行なうことが出来るので、高精度なセンサを実現する
ことが出来、また、比較的大きな製造ばらつきが許容さ
れるので、安価な加速度センサを実現することが出来る
という効果が得られる。
【図面の簡単な説明】 第１図は本発明の一実施例の平面図、第２図は第１図の
断面図、第３図は本発明の検出回路の一実施例図、第４
図は半導体ウェハに多数のセンサチップを形成した場合
におけるピエゾ抵抗の分布を示す図、第５図は微小なセ
ンサチップにおける抵抗変化の傾向を示す図、第６図は
第１図の実施例の製造プロセスを示す断面図、第７図は
従来装置の一例の平面図である。 〈符号の説明〉 100……シリコン基板 102……空隙 104……温度補償用片持ち梁 106……加速度検知用片持ち梁 108……おもり 112a、112b……ピエゾ抵抗 112c、112d……ピエゾ抵抗 201、202……温度補償用片持ち梁
断面図、第３図は本発明の検出回路の一実施例図、第４
図は半導体ウェハに多数のセンサチップを形成した場合
におけるピエゾ抵抗の分布を示す図、第５図は微小なセ
ンサチップにおける抵抗変化の傾向を示す図、第６図は
第１図の実施例の製造プロセスを示す断面図、第７図は
従来装置の一例の平面図である。 〈符号の説明〉 100……シリコン基板 102……空隙 104……温度補償用片持ち梁 106……加速度検知用片持ち梁 108……おもり 112a、112b……ピエゾ抵抗 112c、112d……ピエゾ抵抗 201、202……温度補償用片持ち梁
Claims (1)
- 【請求項１】一端が半導体基板に支持され、他端におも
りを有する第１の片持ち梁と、 上記第１の片持ち梁の支持部近傍に形成された第１およ
び第２のピエゾ抵抗と、 一端が上記半導体基板に支持され、上記第１の片持ち梁
の両側に形成された第２および第３の片持ち梁と、 上記第２の片持ち梁の支持部近傍に形成された第３のピ
エゾ抵抗と、 上記第３の片持ち梁の支持部近傍に形成された第４のピ
エゾ抵抗と、を備え、 かつ、上記第１のピエゾ抵抗と第２のピエゾ抵抗、およ
び上記第３のピエゾ抵抗と第４のピエゾ抵抗をそれぞれ
対称辺とするブリッジ回路を形成することにより、上記
第１および第２のピエゾ抵抗で形成した片持ち梁変位検
出部の温度補償を上記第３および第４のピエゾ抵抗で行
なうことを特徴とする半導体装置。
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