CN102163606B - 一种电荷检测芯片及其制备方法 - Google Patents

Abstract

本发明公开了一种电荷检测芯片及其制备方法。该芯片包括双材料悬臂梁温度敏感结构和利用静电吸合原理获取等离子体密度的结构组成的测试单元，以应变电阻作为获取温度敏感结构和电荷收集结构形变的测试手段，采用多个测试单元以阵列的方式排列，可以实时监测等离子体环境中电荷在时间和空间上的积累量和分布，为实时在线测试等离子体对器件的影响提供了一种可能，且所述芯片可以多次重复使用。

Description

一种电荷检测芯片及其制备方法

技术领域

本发明属于微电子机械系统(MEMS)和集成电路IC(CMOS)加工工艺领域，涉及等离子体工艺的实时监控，特别涉及对等离子体工艺过程中的电荷状态进行实时监控，采用MEMS与CMOS集成制作的电荷检测芯片及其制备方法，特别应用在含有低温离子体的工艺中监控电荷以及均匀性。

背景技术

等离子体(plasma)是物质在高温或者特定激励下的一种物质形态，是除固体、液态和气态以外，物质的第四态。等离子体由离子、电子以及未电离的中性粒子的集合组成，整体呈中性的物质状态。等离子体可分为高温和低温等离子体。低温等离子体被广泛应用在微电子加工领域。随着集成电路的发展，遵循摩尔定律，电路的线宽越来越小，干法的等离子加工技术给器件的精细化和高密度化提供了可能。此外，等离子体技术还被广泛应用MEMS领域，用于薄膜的化学气相淀积(CVD)和物理气相淀积(PVD)，薄膜的掺杂和改性，以及图形化。

对于不同的加工目的，对等离子体的特性要求也完全不同。无论哪种等离子体加工技术，都要求等离子体有足够高的电子和离子浓度，以及合适的电子温度。为了获得较大的面积和均匀淀积薄膜，或者获得较大面积的均匀刻蚀图形，还要求等离子体有足够好的均匀性。目前等离子体工艺中，高密度等离子体(HDP)源使用的越来越多，但到基片表面是自由基还是离子可以用设备控制，而电荷的能量、分布以及数量却无法通过设备控制。为了提高工艺质量，监测等离子体内部电荷的分布是非常重要的。

除了工艺质量的要求，由于等离子体损伤(Plasma damage)的存在，更加剧了对了解等离子体内部电荷行为的要求。等离子体工艺有很多优势，但随着器件尺寸的减小产生了一个日益严重的问题：等离子体致损伤。由于等离子加工工艺中电荷积累会导致MOS器件性能退化，严重影响器件可靠性。为了减少等离子体损伤，目前有调整工艺参数、加入保护二极管等方法。但是想要从根本上解决器件性能退化的问题，就需要控制等离子体内电荷的种类和数量，那么在等离子工艺过程中对电荷量进行实时检测随着器件尺寸缩小变得越来越迫切。

等离子体工艺设备是否能满足要求，对等离子体工艺参数进行有效提取依赖于一些诊断方法。常用等离子体特性诊断方法包括静电探针、质谱法、光谱法以及激光诱导荧光法等。这些方法各有利弊，有些只用于原子性气体等离子体，有的用于分子性气体等离子体，这些方法需要相互配合使用。也有一些可用于检测等离子体致损伤的方法和结构，结构吸收等离子体后测试器件IV特性变化以检测损伤，间接的调整工艺参数。这类方法是破坏性的，不能重复利用。

综上，我们既想要了解等离子体内电荷的分布，又想得到电荷在每个像素点上的积累量，现有技术不能完全满足测试需求。

发明内容

本发明的目的在于提出一种对等离子体环境中的电荷进行实时监测的芯片及测试方法，通过实时监测等离子体加工腔体内电荷量及其分布，为调整工艺参数提供一个参考，并且所述芯片可以根据需要重复使用。

在本发明的第一方面，提供了一种可用于实时监控等离子体环境的电荷检测芯片，该芯片包括一个基片和集成于基片之上的由若干个测试单元组成的阵列，每个测试单元又包括下极板、双材料梁、压阻和MOS开关，其中：下极板位于基片之上；双材料梁悬于下极板上方，由形状相同但膨胀系数不同的两层材料构成，下层为结构层，上层为金属层；双材料梁的形状呈中心对称，中部为一个大面积靶平板，该大面积靶平板平行于下极板，通过支撑梁与基片上的锚点连接；压阻嵌在一支撑梁与锚点相连一端的结构层中；MOS开关的漏端通过引线连接双材料梁的金属层。

上述双材料梁的形状可以是多种多样的，分为大面积靶平板和支撑梁两种功能部分，其中位于中心的大面积靶平板位可以为圆形、矩形、菱形等中心对称的形状，支撑梁可以为直线、折线、T型等形状。图1给出了几种可选择的双材料梁的形状，但本领域的技术人员可以理解，能实现本发明功能的芯片的双结构梁并不限于这几种形状。在本发明的一个实施例中，参见图1的(e)，双材料梁的形状呈“亞”字状，由两个T型的支撑梁和一个矩形的大面积靶平板组成，即在两根平行长梁之间是一个矩形的大面积靶平板，在其平行于长梁的两条边的中心处各伸出一根短梁，通过短梁分别连接两根长梁的中心；长梁的两端通过锚点固定在基片上，使双材料梁悬空在基片之上。

上述电荷检测芯片中，负责探测外界环境变化任务的功能部件是双材料梁。一方面，双材料梁由两种热膨胀系数不同的材料组成。当外界温度持续升高，两种材料会迅速升温。由于热膨胀，材料本身产生应力，使材料的固有特性发生改变，此固有特性包括弹性模量和谐振频率等。于此同时，两种材料的热膨胀系数不同，造成应力失配，导致双材料梁的一侧被拉伸，另一测被压缩，整个梁发生弯曲。利用这个原理，就可以建立温度变化和双材料梁形变的关系，实现对外界温度的测量。另一方面，双材料梁的金属层用来接收电荷，并通过引线连接到MOS开关的漏端(drain)，MOS开关的源端(source)通过引线接地，MOS开关的状态由栅(gate)控制。当MOS开关开启时，电荷通过沟道泄放到地。此时双材料梁上无电荷积累，梁的应变主要受温度影响(其他影响很小，忽略不计)。当MOS开关闭合时，电荷无法离开双材料梁的金属极板(即双材料梁中部的大面积靶平板的上层金属)，金属极板的作用相当于一个电荷接收天线。当电荷在金属极板上积累，会使下极板由于静电感应的作用而产生感应电荷。金属极板(即上极板)和下极板带着电量相等、电性相反的电荷，于是它们之间出现闭合的电场线，上下极板相互吸引，使双材料梁发生形变。此时，梁的应变同时受温度和静电力的影响。MOS管的开关状态切换速度可以达到ns量级，可以认为在此时间内梁的温度没有发生改变，改变的只有梁上积累的电荷量。通过计算MOS管开态和关态时压阻的阻值变化，就可以排除温度的影响，从而得到梁上积累的电荷量。也就是说，MOS开关开启的步骤用于温度校准，排除温度的影响，起到一个定标的作用。

双材料梁的形变可以用多种方法实现读出，大致可分为光学和电学读出两种方式。光学的方法比较准确，但是需要复杂的光学系统，且光路一旦确定就难以改变，很容易受到外界环境的干扰。而电学读出的方法很多，各有利弊。本发明选择通过压阻效应来体现双材料梁的形变。压阻效应是指当压阻受到力的作用后，电阻率发生变化。当双材料梁发生形变时，嵌入梁中的压阻会受到力的作用，其电阻率发生变化，将压阻连接一个测试电路，通过测试电路就可以得到正比于力变化的电信号输出。

由于MOS开关持续工作在漏端接高压的环境下，同时栅上带有复杂的金属互联，金属互联接收了电荷之后容易引起栅氧击穿，使MOS管失效。所以，本发明优选采用长沟MOS器件作为MOS开关，以及增加一个保护二极管，MOS开关的栅极通过保护二极管接地。保护二极管一端接在MOS开关的栅极，另一端接地，通常的做法是将保护二极管接在MOS开关的栅上，把电荷引导到基片上，基片接地。长沟MOS器件和保护二极管的设计起到保护MOS开关的作用。长沟MOS器件较常规的MOSFET能承受更高的偏压。如果片台上的自偏压过高，可以选用高压MOS器件，制作方法可参考相关文献，这里不加赘述。

上述电荷检测芯片中，所述双材料梁的结构层优选使用绝缘材料，可以是氮化硅、氧化硅或者多晶硅，优选为低应力氮化硅，其热膨胀系数为4×10^-6/K，金属的热膨胀系数一般在(10～20)×10^-6/K，两种材料的热膨胀系数差异很大，可以提高器件的灵敏度。

进一步的，可以在基片上设置两个锚点平台，双材料梁架在两个锚点平台之间，支撑梁与锚点平台固定连接。CMOS器件(MOS开关和保护二极管)可以安置在平台上，锚点平台上还可以制作多个通孔用于分层布线。

上述双材料梁可以对称地在支撑梁靠近锚点的部位开孔，让应力在孔附近更加集中，该孔称为应力集中孔。为了获得最大的灵敏度，可将压阻设计为U形，环绕应力集中孔放置，嵌入结构层中，U形压阻的两端通过引线连接测试电路。所述测试电路可以是一个惠斯通电桥电路或其他形式的电路，而且，可以设计为在片测试电路或采用外接测试电路。

在本发明的第二方面，提供了上述电荷检测芯片的制备方法，采用MEMS与CMOS集成工艺制作，包括下述步骤：

1)选择单晶硅片或者SOI片作为芯片基片；

2)在基片上制备测试单元的下极板和下层引线；

3)在下极板和下层引线上淀积牺牲层，并通过光刻定义和刻蚀牺牲层形成测试单元区域；

4)在测试单元区域制备双材料梁的结构层和锚点平台；

5)通过光刻定义并刻蚀双材料梁的结构层和锚点平台形成用于制备压阻、MOS器件、上层引线和通孔的槽，淀积多晶硅或者外延单晶硅，离子注入形成压阻、上层引线和通孔，接着制作结构层材料覆盖压阻和MOS器件有源区，保证压阻嵌入结构层内部；

6)在MEMS区域形成保护层，而在CMOS区域制作MOS开关和保护二极管；

7)在CMOS区域形成保护层，而去除MEMS区域的保护层，制作双材料梁的金属层和完成梁上的引线连接；

8)结构释放，去除牺牲层，制得所述芯片。

上述步骤2)采用物理气相淀积或化学气相淀积的方法制备测试单元的下极板和下层阵列引线。

上述步骤3)所述牺牲层采用低压化学气相淀积(LPCVD)方法淀积，牺牲层的材料优选为磷硅玻璃(PSG)。

上述步骤4)采用等离子体增强化学气相淀积法(PECVD)淀积双材料梁的结构层和锚点平台材料，优选为低应力氮化硅，然后化学机械抛光(CMP)形成双材料梁的结构层和锚点平台连接在一起的结构。

上述步骤5)光刻定义压阻、MOS器件、引线、通孔等区域，通过反应离子刻蚀方法(RIE)刻蚀结构层和锚点平台，形成槽；然后LPCVD多晶硅或者外延单晶硅填充槽，优选为单晶硅，并刻蚀或腐蚀去除多余的多晶硅或单晶硅直至露出结构层和锚点平台；接着光刻定义压阻区域，离子注入重掺杂，退火，形成压阻；再光刻定义上层引线和通孔区域，离子注入重掺杂，退火，形成上层引线和通孔；最后LPCVD结构层材料覆盖压阻和有源区。

上述步骤6)MEMS区域的保护层的形成可以是先LPCVD一层氧化硅，再LPCVD一层氮化硅，然后光刻定义CMOS区域，RIE去掉CMOS区域的保护层，直至露出有源区的多晶硅；接着采用CMOS工艺制作MOS开关和保护二极管。

上述步骤7)在MOS开关和保护二极管制作完成后，依次LPCVD氧化硅和氮化硅，形成CMOS区域的保护层，然后光刻定义和RIE刻蚀去除MEMS区域的保护层，溅射金属形成双结构梁的金属层和金属引线。

上述步骤8)光刻定义双材料梁和锚点平台，RIE刻蚀穿通结构层材料直到牺牲层，然后湿法腐蚀牺牲层，释放结构。

在本发明的第三方面，提供了利用上述电荷检测芯片测试等离子体环境中电荷的方法，将MOS开关的源端接地，开关状态由栅控制，通过下述步骤进行测试：

1)关断MOS开关，通过与压阻连接的测试电路测得此时的压阻阻值R_x′；

2)打开MOS开关，通过与压阻连接的测试电路测得此时压阻阻值R_x″；

3)根据下述公式(1)计算得到双材料梁上因电荷积累而产生的静电力F：

$F=\frac{{\mathrm{\α}}_1({R_x}^{\′\′}-{R_x}^{\′})}{R_{x0}G}---\left(1\right)$

公式(1)中，R_x0是压阻不受力时的初始阻值，G是仪表系数，α₁是测试单元双材料梁的固有参数，即双材料梁所受到的力与发生的应变的比值；

再根据公式(2)，得到双材料梁上积累的电荷量Q：

$F=\frac{Q^2}{2\mathrm{\ϵS}}---\left(2\right)$

公式(2)中，S为上下极板重合部分的面积，ε为空气的介电常数，其中所述上极板即双结构梁的大面积靶平板的金属层。

根据上述步骤1)～3)，通过连续测试电荷积累量，可以得到出电荷分布随时间的变化规律；而多个测试单元以阵列的方式排列，可以检测电荷的空间分布情况。

上述每个测试单元双材料梁的固有参数α₁，可以通过下述方法在芯片制作完成后测量并记录下来：将MOS开关栅极加零电平，使MOS开关开启，源端加正电压Vs，通过与压阻连接的测试电路测得此时的压阻阻值R₁；然后保持MOS开关栅极加零电平，使MOS开关开启，源端接地，通过与压阻连接的测试电路测得此时的压阻阻值R₂，根据公式(3)得α₁：

${\mathrm{\α}}_1=\frac{\mathrm{\ϵ}{\mathrm{Vs}}^2{\mathrm{SR}}_{x0}G}{2d^2(R_2-R_1)}---\left(3\right)$

公式(3)中，R_x0是压阻不受力时的初始阻值，G是仪表系数，S为上下极板重合部分的面积，ε为空气的介电常数，d为上下极板的间距，其中所述上极板即双结构梁的大面积靶平板的金属层。

本发明测试电荷的方法包括两个测试阶段，第一阶段初步测试，第二阶段排除温度等干扰得到准确电荷值。该测试方法的原理如下：

第一阶段，初步测电荷阶段。MOS开关关断，双结构梁的金属层积累了电荷Q，此时下极板会产生感应电荷，于是在上下极板间出现了静电吸合力，静电吸合力会使梁产生一个静电力F。

电荷在双结构梁上积累产生电压V：

$V=\frac{\mathrm{Qd}}{\mathrm{\ϵS}}---\left(4\right)$

静电力F的大小为：

$F=\frac{\mathrm{\ϵ}{V}^{2}S}{2d^2}---\left(5\right)$

其中，d为上下极板的间距，S为上下极板重合部分的面积，ε为空气的介电常数。

芯片所处的环境存在一个环境温度，双材料梁由两种热膨胀系数不同的材料构成，当外界环境温度发生改变时，由于两种材料的热膨胀系数不同，双材料梁会产生内应力。也就是说，对于双材料梁，在第一阶段它既受到了静电力F，又受到了温度引起的热膨胀系数失配的应力F2。F和F2的作用是线性叠加的，假设一个等效力，计为F’＝F+F2。在力F’的作用下导致双材料梁发生应变Δζ′由胡克定律，有：

F′＝α₁Δζ′    (6)

其中，α₁已知。

在双材料梁末端的应力集中处，压阻感受到了应变Δζ′，压阻由不受力时的初始阻值R_x0变化为R_x′。压阻值和应变的关系：

$\frac{{R_x}^{\′}-R_{x0}}{R_{x0}}=G\·\mathrm{\Δ}{\mathrm{\ζ}}^{\′}---\left(7\right)$

其中，仪表系数G已知，压阻的初始阻值R_x0已知，R_x′通过测量电路检测得到。于是得到：

$F^{\′}=\frac{{\mathrm{\α}}_1({R_x}^{\′}-R_{x0})}{R_{x0}G}---\left(8\right)$

第二阶段，排除温度等因素影响。打开MOS开关，双材料梁的金属层上积累的电荷通过MOS管泄放到地。此时静电力消失，梁的形状和内应力受环境温度的影响。由于MOS开关切换速度足够快，可以认为第二阶段和第一阶段的温度相同，因此温度因素在双材料梁内产生的内应力相同，仍是F2，此时双结构梁受到的等效力F”＝F2。压阻感应到此时的应变，测量电路测出一个新的压阻值R_x″。

计算方法同第一阶段，得到：

$F^{\′\′}=\frac{{\mathrm{\α}}_1({R_x}^{\′\′}-R_{x0})}{R_{x0}G}---\left(9\right)$

由于F”＝F2，F’＝F+F2，则可以得到电荷产生的静电力F＝F’-F”，于是得到：

$F=F^{\′\′}-F^{\′}=\frac{{\mathrm{\α}}_1({R_x}^{\′\′}-{R_x}^{\′})}{R_{x0}G}---\left(10\right)$

已经测得的R_x′、R_x″，可以计算得到静电力F。

把静电力F带入公式(3)和(4)，即可计算得到双材料梁上积累的电荷量Q。

以上步骤中，均假设双材料梁的固有参数α₁已知。α₁可以通过下面的方法在正式测量前通过实验的方法测出来：先通过MOS开关栅极加零电平，使MOS开关开启，然后在其源端加正电压Vs，此时双材料梁上的电压为Vs，通过与压阻连接的测试电路测得此时的压阻阻值R₁；然后仍然保持MOS开关栅极加零电平，使MOS开关开启，使其源端接地，通过与压阻连接的测试电路测得此时的压阻阻值R₂。最后把(5)式中的V代换为Vs，把(10)式中的R_x′代换为R₁，R_x″代换为R₂，联立公式(5)和(10)即可计算得到梁的固有参数α₁。α₁的测量和校准只需进行一次，在所有正式测量前完成即可。

本发明电荷测试芯片的结构包括双材料悬臂梁温度敏感结构和利用静电吸合原理获取等离子体密度的结构，以应变电阻作为获取双材料温度敏感结构和电荷收集结构形变的测试手段，采用多个测试单元以阵列的方式排列，可以实时监测电荷在时间和空间上的积累量和分布。具言之，本发明具有以下优势：

1.微机械与IC单片集成，处理电路靠近微结构，减小了寄生电容和分布电容，提高检测信号的精度。

2.本测试方法可以测试等离子体的空间分布特性。采用MEMS工艺制作，容易实现单元的同步复制构成等离子体测试芯片。从而监控工艺的均匀性，通过调整工艺参数，可提高等离子体的浓度和反应离子的均匀性。

3.本测试方法涉及的芯片结构可以重复使用。与用CMOS技术制作的等离子体测试结构相比，放入等离子体的结构不会受到破坏，器件的具有很高的可靠性。

4.本测试方法可以实时的连续的监控反应腔内的等离子体变化。可以作为研究器件时间尺度上受等离子体影响的基础。

5.本测试方法涉及的测试系统具有较高的精度，若配合惠斯通电桥可以得到更高的灵敏度。

6.本测试方法涉及的芯片制作属于一项成熟的技术，工艺难度比较低，易获得较高的成品率。

7.本测试方法涉及的芯片不需要驱动电路，自身不发热，只需要读出电路，简化了工艺，降低了功耗。输出是一种准数字输出，具有较高的精度。

8.本测试方法为实时在线测试等离子体对器件的影响提供了一种可能。比如：实时观测对天线结构(antenna structure)以及天线比率(AR)受等离子体的影响，从而使实时观测等离子体损伤(plasma damage)成为一种可能。

附图说明

图1为本发明电荷检测芯片双结构梁的几种可选择的形状。

图2为本发明具体实施方式中电荷检测芯片的测试单元的立体图。

图3(a)为图2所示电荷检测芯片测试单元的俯视图。

图3(b)为图2所示电荷检测芯片测试单元的主视图。

图4为具体实施方式中电荷检测芯片测试单元的双材料梁的结构示意图。

图5为图4所示双材料梁的锚点D附近的细节图。

图6(a)～图6(h)为具体实施方式中测试单元的制备流程示意图，其中：

图6(a)为制作上极板和下层引线的示意图；

图6(b)为制作牺牲层的示意图；

图6(c)为制作结构层的示意图；

图6(d)为压阻和有阱区的示意图；

图6(e)为将MEMS区域填充保护层的示意图；

图6(f)为CMOS工艺制作MOSFET和保护二极管的示意图；

图6(g)为上电极金属和金属互联的示意图；

图6(h)为结构释放的示意图。

图7为电荷检测芯片布局布线示意图。

图8为电荷检测芯片测试单元的片内制作电桥的测试法电路框图。

图9为电荷检测芯片测试单元的外接电桥的测试电路框图。

图10为电荷测试方法的流程图。

图11为50℃和100℃时压阻的应变随静电力变化的ansys仿真结果。

图12为无静电力时压阻处应变随温度变化的ansys仿真结果。

图中：1-锚点平台；2-双材料梁；3-保护二极管；4-长沟MOSFET；5-压阻；6-下极板；7-金属极板；8-基片；9-上层引线；10-测试单元；11-下层引线；12-下层焊盘(pad)；13-上层焊盘(pad)；14-通孔；15-牺牲层；16-有源区；17-保护层；18-应力集中孔；21-结构层；A、B、C、D-锚点。

具体实施方式

采用微电子机械系统(MEMS)技术和IC(CMOS)技术单片集成的方法制备能够用于监测等离子体加工技术的电荷检测芯片。如图2～图3所示，芯片的测试单元位于基片8之上，由下极板6、双材料梁2、压阻5、MOS开关4、保护二极管3五个主要功能性部件构成，其中：

双材料梁2由位于下层的结构层和位于上层的金属层组成，结构层和金属层的形状完全重合。双材料梁2的俯视图为中心对称图形，如图4所示。为了在有限芯片面积上积累足够多的电荷，双材料梁2的中间设计为一个大面积的矩形平板，其上层即金属极板7。中心对称亦是为了让梁中间的矩形平板在形变过程中和基片8(即衬底)保持平行，以获得足够的电荷。大面积的矩形在对称轴处伸出两条短梁，连接到与对称轴相互垂直的两条平行的细的长梁上，长梁和短梁形成T型。两条长梁架在两个锚点平台1之间，梁的四个端点A、B、C、D被固定住，即锚点。优选的，在长梁的末端，靠近锚点处挖出方形孔，让应力在方形孔附近更加集中，该方形孔称为应力集中孔18。为获得最大的灵敏度，如图5所示，在双材料梁的锚点D(参见图4)处，压阻5环绕方形孔放置，嵌入结构层中，压阻5两端连接引线。

长梁、大面积矩形平板和锚点平台1彼此之间的缝隙尽可能的小。其目的有两个，一是使矩形平板的面积尽量的大，二是希望带正电的粒子不要通过缝隙到达下极板6，影响下极板6的感应电荷。同理，为了尽量减小通过缝隙的电荷对下极板6的影响，下电极在尺寸上略小于双材料梁的大面积矩形平板，保证下极板6不暴露在等离子体下。

锚点平台1被做成了一个面积相对大的平台，CMOS器件被安置在平台上，如图2所示。CMOS工艺制作小尺寸器件受到光刻的限制。锚点平台1为CMOS工艺提供一个合适的环境，以保证光刻的线条。锚点平台1上用CMOS工艺制作MOS开关4(图中所示为长沟MOSFET)和保护二极管3，通过引线连出。锚点平台1上的多个通孔用于分层布线，包括下层引线11和上层引线9。

锚点平台1和双材料梁2的结构层选用同种材料，可以简化工艺，使梁的连接更加坚固，建议使用绝缘材料。可以选用低应力氮化硅，其热膨胀系数为4×10^-6/K，金属的热膨胀系数一般在10-20×10^-6/K，两种材料的热膨胀系数差异很大，可以提高器件的灵敏度。若选用导体材料，会使金属极板7上的电荷传导到锚点上，改变了电荷分布，会降低器件的灵敏度。

压阻材料有很多种，Ge和Si或者单晶硅掺杂之后都可以形成压阻，单晶硅的压阻灵敏度最高。可以优选单晶硅。

金属极板7和CMOS区域的互联可以选用同种材料，同样可以简化工艺，在工艺流程的后期一并完成。

以低应力氮化硅材料和金属材料构成双材料梁，单晶硅的压阻和CMOS区域为例，本发明电荷检测芯片的制造工艺为：

1、备片：单晶硅基片或者SOI片作为芯片的基片8。

2、制作芯片测试单元的下极板6和下层引线11，包括：

1)热氧化基片形成100-180nm厚的氧化硅，然后LPCVD氮化硅，厚度100-180nm，形成缓冲层；

2)LPCVD多晶硅300-400nm，离子注入重掺杂，退火；

3)光刻定义下极板和下层引线图形；

4)RIE多晶硅，形成芯片下极板6和下层引线11，如图6(a)所示。

3、制备牺牲层15，包括：

1)LPCVD PSG 1.8-2μm，得到牺牲层15，如图6(b)所示；

2)光刻定义器件区域；

3)刻蚀/腐蚀PSG，形成器件区域的槽。

4、制备双材料梁的结构层，包括：

1)PECVD低应力氮化硅2.5-3μm形成结构层21，如图6(c)所示；

2)CMP使双材料梁部分的低应力氮化硅余厚300-500nm，保证锚点区域为大面积平台；

3)光刻定义压阻、MOS槽、通孔；

4)RIE刻蚀低应力氮化硅200-300nm，形成槽。

5、制备压阻5和有源区16，包括：

1)LPCVD多晶硅50nm；

2)外延单晶硅400-500nm，填充槽；

3)刻蚀/腐蚀去除多余单晶硅，直至露出低应力氮化硅；

4)光刻定义压阻区域；

5)单晶硅离子注入重掺杂，退火，形成压阻5；

6)光刻定义上层引线、通孔和有源区区域；

7)单晶硅离子注入重掺杂，退火，形成上层引线、通孔和有源区16，如图6(d)所示；

8)LPCVD低应力氮化硅200-300nm，覆盖压阻5和有源区16，保证压阻5嵌入结构层内部；

9)CMP使双材料梁部分的低应力氮化硅余厚100-180nm，保证锚点区域为大面积平台；

6、保护MEMS区域，包括；

1)LPCVD氧化硅100-180nm，然后高温退火，释放单晶硅和低应力氮化硅残余应力，再LPCVD低应力氮化硅100-180nm，作为MEMS区域的保护层17，如图6(e)所示；

2)光刻定义CMOS区域；

3)RIE去掉CMOS区域保护层，直到露出有源区16的单晶硅，如图6(e)所示；

7、制作MOS开关4和保护二极管3，包括：

1)标准CMOS工艺制作MOS开关4和保护二极管3，如图6(f)所示；

2)先后LPCVD二氧化硅和氮化硅各100-180nm，形成IC区域的保护层17，如图6(g)所示；

8、制备金属极板和上层引线，包括：

1)光刻，RIE刻开MEMS区域的保护层和金属通孔区域的氧化硅，MEMS保护区域参见步骤6，金属通孔区域参见步骤5；

2)溅射金属Cr/Au 10nm/400-500nm；

3)光刻定义图形并形成金属极板7，完成梁上的引线连接，如图6(g)所示；

9、结构释放，包括：

1)光刻定义双材料梁、锚点平台、应力集中孔；

2)RIE刻蚀穿通低应力氮化硅，直到PSG牺牲层；

3)HF腐蚀PSG牺牲层，释放结构，如图6(h)所示。

上述制备方法中，用于双材料梁的结构层材料除了低应力氮化硅以外，可以选用别的绝缘材料，如氧化硅；相应的，牺牲层的材料也可以用别的材料；金属引线除Cr/Au以外，也可以使用Al、Cu等。

本发明的测试单元本身就是一个对等离子体进行监测的电荷检测传感器。如果将n×m个测试单元组合起来的阵列就构成了一个具有n×m分辨率的传感器。图7所示的是由5×5个测试单元10组成的芯片，从测试单元的上层引线9和下层引线11引出三条线，连接到芯片外围的上层焊盘13和下层焊盘12，在走线交错点处，通过通孔14的设置使交错的两条线错开。这种排列和走线方式可以充分的利用原片的空间，使每个单元密集的排列起来，增加测试的分辨率。

为实现对压阻阻值改变的检测，本实施例采用精度较高的惠斯通电桥法。压阻的压阻特性由掺杂浓度决定，阻值一般控制在十千欧到百千欧，所以电阻改变量在10-100欧的量级，用电桥精度完全足够。

将惠斯通电桥设计为在片测试电路或采用外接测试电路而有两种不同的实施方式。

若采用在片测试电路，需要在芯片上集成惠斯通电桥电路，即三个单/多晶硅电阻及相应的连线，与压阻共同构成惠斯通电桥的四个测试臂。检测时用电压表测量电桥的平衡电压值，通过该电压值和电源电压的关系以及单/多晶硅电阻值即可计算出压阻的阻值。测试原理如图8所示。这种方法的精度主要与电压表的分辨率和单/多晶硅电阻的阻值精度相关，由于电桥的四个臂上的阻值都不能调节，使单/多晶硅电阻的阻值接近压阻的阻值可以进一步提高测试的精度。

若采用外接测试电路，参考图9，可以使用精度较高且阻值可调的电阻箱和高精度的检流计，由于惠斯通电桥的四个臂有三个臂的电阻可以调节，因此自由度较大，可以方便的将电桥调节至平衡。这种方法的精度主要由检流计的分辨率和电阻箱的精度决定。

有了芯片和测试电路，即可进行电荷的测试。本发明本身不需要驱动电路，只需要对MOS开关进行控制。

测试分为两个阶段。首先使MOS管关闭，测双材料梁上积累了电荷时的电信号，记此时的惠斯通电桥输出的电信号U1。接下来，切换MOS管为导通状态，放掉双材料梁上电荷，记录当前惠斯通电桥输出电信号U2。两个步骤先后顺序可以颠倒，但是建议先关后开，因为测试分两个阶段排除温度影响的前提是：假设两个阶段的温度无变化。而如果先开后关，MOS管关态的测试需要等待电荷积累，电荷积累需要一定的时间，一旦温度随时间变化，那么就无法保证测试的准确性。提取U1和U2经过运算电路的计算，即可得到当前梁上积累的电荷量。

重复第一第二阶段，对芯片上的每个单元进行测试，得到片上电荷量以及电荷在片内的分布。

片上所有单元测试完毕后，从第一个单元开始重复以上步骤。即可得到电荷量和电荷分布随时间的变化规律。如图10所示。

用力学分析软件ansys10.0仿真结果如图11、图12所示。图11模拟了腔内温度分别为50℃和100℃时，不同的电荷积累导致的梁上压阻处的应变。从图11可以看出，当MOS开关关断时，电荷在双材料梁上积累。电荷积累量不同，引起大小不同的静电力，从而使压阻感应到的应变不同。应变的差异导致压阻值的差异，从而测得不同的电信号。由电荷量和测得的电信号的关系，即可知双材料梁上积累的电荷量。图11给出了当MOS开关导通时，双材料梁上无电荷积累时的应变情况，从图中看出应变随温度线性变化。

本发明同样适用于测试温度以及用于航天领域测试等离子体，在溅射等需要温度监测和电荷监测的微电子加工设备里也可以得到应用。

本发明中，上述实施例提供了一种用于等离子体工艺实时监控的电荷检测方法，包括涉及的芯片结构及其制备方法，本领域的技术人员应当理解，在不脱离本发明实质的范围内，可以对本发明的结构和材料选择做一定的变化和修改，其制备方法也不限于实施例中所公开的内容。

Claims (10)

1.一种电荷检测芯片，包括基片和集成于基片之上的由若干个测试单元组成的阵列，每个测试单元又包括下极板、双材料梁、压阻和MOS开关，其中：下极板位于基片之上；

双材料梁悬于下极板上方，由形状相同但膨胀系数不同的两层材料构成，下层为结构层，上层为金属层；双材料梁的形状呈中心对称，分为大面积靶平板和支撑梁两部分，其中中部为一个大面积靶平板，该大面积靶平板平行于下极板，通过支撑梁与基片上的锚点连接；压阻嵌在一支撑梁与锚点相连一端的结构层中；MOS开关的漏端通过引线连接双材料梁的金属层。

2.如权利要求1所述的电荷检测芯片，其特征在于，所述测试单元还包括一个保护二极管，MOS开关的栅通过保护二极管接地。

3.如权利要求1所述的电荷检测芯片，其特征在于，所述MOS开关为长沟MOS器件。

4.如权利要求1所述的电荷检测芯片，其特征在于，在所述测试单元中，双材料梁架在两个锚点平台之间，支撑梁与锚点平台固定连接。

5.如权利要求1所述的电荷检测芯片，其特征在于，所述双材料梁对称地在支撑梁靠近锚点的部位开有应力集中孔，所述压阻环绕一个应力集中孔放置。

6.如权利要求1所述的电荷检测芯片，其特征在于，所述双材料梁的形状呈“亞”字状，由两个T型的支撑梁和一个矩形的大面积靶平板组成。

7.权利要求1所述电荷检测芯片的制备方法，包括下述步骤：

1)选择单晶硅片或者SOI片作为芯片基片；

2)在基片上制备测试单元的下极板和下层引线；

3)在下极板和下层引线上淀积牺牲层，并通过光刻定义和刻蚀牺牲层形成测试单元区域；

4)在测试单元区域制备双材料梁的结构层和锚点平台；

5)通过光刻定义并刻蚀双材料梁的结构层和锚点平台形成用于制备压阻、MOS器件、上层引线和通孔的槽，淀积多晶硅，离子注入形成压阻、MOS器件有源区、上层引线和通孔，接着制作结构层材料覆盖压阻和MOS器件有源区，保证压阻嵌入结构层内部；

6)在双材料梁的结构层和锚点平台上形成保护层，光刻定义CMOS区域并刻蚀去掉CMOS区域的保护层，在CMOS区域制作MOS开关和保护二极管，除CMOS区域外的其他区域定义为MEMS区域；

7)在CMOS区域形成保护层，而去除MEMS区域的保护层，制作双材料梁的金属层和完成梁上的引线连接；

8)结构释放，去除牺牲层，制得所述芯片。

8.如权利要求7所述的制备方法，其特征在于，步骤3)中采用低压化学气相淀积法淀积磷硅玻璃制作牺牲层。

9.如权利要求7所述的制备方法，其特征在于，所述结构层的材料是低应力氮化硅，步骤4)采用等离子体增强化学气相淀积法淀积低应力氮化硅，然后化学机械抛光形成双材料梁的结构层和锚点平台连接在一起的结构。

10.如权利要求7所述的制备方法，其特征在于，步骤6)采用低压化学气相淀积法依次淀积氧化硅和氮化硅，形成保护层，再光刻定义CMOS区域，反应离子刻蚀去掉CMOS区域的保护层，直至露出有源区的多晶硅，然后制作MOS开关和保护二极管；步骤7)采用低压化学气相淀积法依次淀积氧化硅和氮化硅，形成CMOS区域的保护层，然后光刻定义和反应离子刻蚀去除MEMS区域的保护层，溅射金属形成双材料梁的金属层和金属引线。

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