JPS6197572A - 半導体加速度センサの製造方法 - Google Patents

半導体加速度センサの製造方法

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JPS6197572A
JPS6197572A JP59218495A JP21849584A JPS6197572A JP S6197572 A JPS6197572 A JP S6197572A JP 59218495 A JP59218495 A JP 59218495A JP 21849584 A JP21849584 A JP 21849584A JP S6197572 A JPS6197572 A JP S6197572A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体基板上に形成した片持ばりを用いた超
小型の半導体加速度センサの製造方法に関するものであ
る。
〔従来技術〕
最近、半導体基板上に形成された超小型の半導体加速度
センサが開発されている。
この半導体加速度センサは、エツチング等の簿膜技術を
用いて半導体基板上に形成されるものであり、半導体の
ピエゾ抵抗効果による抵抗変化や偏位による微小な容量
変化を検出することによって加速度を検、出するように
なっている。
これらの半導体加速度センサは、上記のように薄膜技術
を用いて形成されるため、例えば、振動部分の長さが１
１００ａ程度、厚さがＩＩＩｍ程度、チップ全体の大き
さが１ｍｍ角度と極めて小型に形成することが出来、ま
た、集積回路で他の素子と同一基板上に形成することも
出来るという優れた特徴がある。
上記のごとき半導体加速度センサとしては１例えばＩＥ
ＥＥ　Ｅｌｅｃｔｏｒｏｎ　Ｄｅｖｉｃｅｓ、　Ｖｏｌ
、ＥＤ−２６，Ｎｏ、１２゜ｐ、１９１１．Ｄｅｃ、１
９７９　”Ａ　Ｂａｔｃｈ−Ｆａｂｒｉｃａｔｅｄ　Ｓ
ｉｌｉｃｏｎＡｃｃｅｌｅｒｏｍｅｔｅｒ”に記載され
ているものがある。
第２図は、上記の半導体加速度センサの斜視図及び断面
図である。
第２図において、２１はｎ型のＳｉ基板、２２はＳｉ片
持ばり、２３はＳｉ重り、２４は空隙である。
第２図に示す半導体加速度センサにおいては、加速度が
加わったときにＳｉ重り２３が偏位し、そのためＳｉ片
持ばり２２に歪を生ずる。
このＳｉ片持ばり２２の支持部付近には図示しない拡散
抵抗が形成されており１片持ばりに歪を生ずるとピエゾ
抵抗効果によって上記の拡散抵抗の抵抗値が変化する。
この抵抗値の変化を検出することによって、加速度を検
出することが出来る。
上記のごとき半導体加速度センサの製造工程を第３図に
基づいて説明する。
第３図において、まず（ａ）においては、ｎ型のＳｉ基
板３１上に図示しない拡散抵抗を形成した後、上下両面
をＳｉの熱酸化膜（Ｓｉｎ２）で蔽う。
３２は上面熱酸化膜、３３は下面熱酸化膜を示す。
そして下面熱酸化膜３３のうち、片持ばり用の穴開は部
３４と下部空隙用の穴開は部３５の部分とをホトエツチ
ングによって除去する６ 次に（ｂ）において、穴開けした下面熱酸化膜３３をマ
スクとしてＳｉ基板のエツチングを行なう。
エツチングには、ＫＯＨの異方性エツチング液を用いて
おり、Ｓｉ片持ばり３７の部分の膜厚の制御は、エツチ
ング液の温度及びエツチング時間を制御することによっ
て行なう。
次に（ｃ）において、上面熱酸化膜３２のうち、上部空
隙用穴開は部３６の部分をホトエツチングによって除去
する。
次に（ｄ）において、穴開けした上面熱酸化膜３２及び
先に穴開けした下面熱酸化膜３３をマスクとして、前記
（ｂ）と同様にＳｉ基板３１のエツチングを行なう。
このエツチングは、空隙３８が形成されるまで行なう。
次に（ｅ）において、上面熱酸化膜３２及び下面熱酸化
膜３３を除去する。
上記のようにしてＳｉ片持ばり３７とＳｉ重り３９とが
形成され、また、Ｓｉ片持ばり３７とＳｉ重り３９との
外形を定める空隙３８も形成される。
〔発明が解決しようとする問題点〕
上記のように従来の半導体加速度センサの製造方法にお
いては、片持ばりを形成するときにＳｉ基板の下面と上
面とから２回のＳｉエツチングを行なう必要があり、特
に上面からのＳｉエツチングが必要であるために製造工
程及びＳｉ片持ばりの構造に制限を受けるという問題が
ある。
また、Ｓｉ片持ばりの膜厚が前記のごとくエツチング液
温度とエツチング時間及びエツチング液の攪伴状態によ
って定まるため、高精度の制御が困難であり、膜厚を精
密に設定することが出来にくいという問題がある。
さらに、後記第６図で詳述するごとく、センサの特性を
向上させるためにＳｉ重りの上面にめっき等による上部
重りを形成する場合に、上部重りの加工が非常に困難で
あり、かつパターンの精度が出しにくい等の問題がある
。
本発明は、上記のごとき従来技術の問題点を解決するこ
とを目的とするものである。
〔問題点を解決するための手段〕
上記の目的を達成するため本発明においては。
Ｓｉ片持ばりどなる部分（Ｓｉ重りを含む）を第２導電
型（例えばｎ型）とし、その回りを第１導電型（例えば
ｐ型）で囲み、ｐｎ接合部でエツチングが止まるエレク
トロ・ケミカル・エッチングを用いて第１導電型の部分
のみをエツチングすることにより、第１導電型の半導体
を有する片持ばりの支持部を第２導電型の半導体層で形
成するように構成している。
〔発明の実施例〕
第１図は本発明の方法で製造した半導体加速度センサの
一実施例の斜視図及び断面図であり（ａ）はエツチング
前、すなわちＳｉ片持ばりの形成前の構造を示し、（ｂ
）はエツチング後、すなわちＳｉ片持ばりが形成された
後の構造を示す。
まず、第１図（ａ）において、ｐ型のＳｉ基板１１上に
ｎ型のＳｉ層１２が形成されている。
このＳＬＬｉ２Ｏ厚さは、Ｓｉ片持ばりの厚さと同一に
設定する。
次にＳｉ片持ばり及びＳｉ重りの形状を決定するために
、ＳＬ層１２中に帯状にｐ型のＳｉ領域１３を形成する
。
′　　このＳｉ領域１３は、Ｓｉ層１２の表面からＳｉ
基板１１に達するまで形成する。
上記のごとき（ａ）の状態からＳｉ基板１１の裏面に適
当なマスク１４（レジスト、Ｓｉｎ、、ＳＬ、Ｎ４等）
を用いて、ｐ型の部分すなわちＳｉ基板１１とＳｉ領域
１３をエツチングしたものが（ｂ）である。
上記のエツチング方法については、後述する。
（ｂ）においては、ｐ型の部分すなわちＳｉ基板１１と
Ｓｉ領域１３とが裏面に設けられたマスク１４を用いた
Ｓｉエツチングによって一度に除去されている。
そしてその結果、Ｓｉ片持ばり１５、Ｓｉ重り１６及び
上記の片持ばりと重りの回りの空隙１７が形成される。
次に第４図は１本発明の製造工程を示す図である。
第４図において、まず（ａ）では、ｐ型のＳｉ基板４１
上にｎ型のＳｉ層４２を形成する。
このＳｉ層４２としては、エピタキシャル層が一般的で
あるが、ｎ型の不純物の拡散層でもかまわない。
また、Ｓｉ層４２上に上部絶縁膜４３を形成する。
この上部絶縁膜４３としては、熱酸化膜（ＳｉＯ２）が
一般的であるが、Ｐ　Ｓ　Ｇ　（Ｐｈｏｓｐｈｏ　５ｉ
ｌｉｃａｔｅＧｌａｓｓ）膜やＳｉ、Ｎ４等でもかまわ
ない。
次に（ｂ）において、ｎ型のＳｉ層４２中にｐ型のＳｉ
領域４４を不純物拡散によって形成する。
このＳｉ領域４４は、片持ばりと重りの外形を定める空
隙となる部分であり、Ｓｉ層４２の表面からＳｉ基板４
１に達するまで深く拡散する必要がある。
次に（Ｃ）において、エレクトロ・ケミカル・エッチン
グを行なう際にＳｉ層４２に電圧を印加するためのコン
タクト部４５を形成する目的で、上部絶縁膜４３の一部
を除去する。
次に（ｄ）において、表面全面に金属（Ｍ等）膜を形成
して電極４６とする。
なおＳｉ層４２と電極４６とのオーミックコンタクトを
とるのにＳｉ層４２のｎ型不純物濃度が不足して°いる
場合には、前もってＳｉ層４２の表面のコンタクト部４
５の部分に高濃度のｎ型領域を形成しておく必要がある
。
次に（ｅ）において、Ｓｉ基板４１の裏面に形成された
下部絶縁膜の一部、すなわち片持ばり用穴開は部４８と
空隙用穴開は部４９との部分をホトエツチングによって
除去し、裏面エツチング用マスク４７を形成する。
次に（ｆ）において、上記（ｅ）で穴開けしたマスク４
７を用いてＳｉ基板４１の裏面からエレクトロ・ケミカ
ル・エッチングを行なう。
なおエレクトロ・ケミカル・エッチングについては、後
記第５図において詳述する。
エレクトロ・ケミカル・エッチングにおいては、ｎ型の
Ｓｉ層４２のみが電圧で保護されて対エツチング性が増
し、ｐ型のＳｉ基板４１とＳｉ領域４４の部分でのみエ
ツチングが進み、４１及び４４と４２との境界のｐｎ接
合面でエツチングが止まる。
上記のＳｉエツチングを行なった後、裏面からエツチン
グを行なって空隙５２上の上部絶縁膜４３を除去する。
次に（ｇ）において１表面全面に形成された電極４６を
エツチングによって除去すると、Ｓｉ片持ばり５０、Ｓ
ｉ重り５１及びそれらの外形を定める空隙５２が形成さ
れる。
次に第５図に基づいてエレクトロ・ケミカル・エッチン
グの方法を説明する。
第５図において、Ｓｉウェハ５３及び陰極５５（一般に
ｐｔ等を用いる）がエツチング浴槽５７中のＳｉエツチ
ング液５４に浸されている。
また、Ｓｉウェハ５３の表面の電極４６と陰極５５とに
は、電源５６から０．６ｖ程度の電圧が印加されている
。
電源５６から電極４６を通して与えられるプラス電圧は
ｎ型の５ｉｉ４２のみに印加されるため、Ｓｉ層４２の
みが電圧で保護されて耐エツチング性が増す。
そのため、ｐ型のＳｉ基板４１とＳｉ領域４４との部分
ではエツチングが進むが、４１．４４と４２との境界の
ｐｎ接合面でエツチングは止まる。
このエレクトロ・ケミカル・エッチングに用いられるエ
ツチング液５４としては、エチレンジアミン系のエツチ
ング液（エチレンジアミン７５ｏ＋　Ｑ、ピロカラコー
ル１２ｍｇ、水２４ｒａ　Ｑの混合比）やＫＯＨのエツ
チング液が使用される。
なおこれらのエツチング液に電極４６が菅される場合に
は、電極４６の表面に適当な膜のコーティングを行なう
必要がある。
上記のように本発明においては、第１図の構造及び第４
図、第５図の製造工程から明らかなように、Ｓｉ片持ば
り１５、Ｓｉ重り１６、空隙１７の形成が裏面からの一
度のＳＬエツチングで行なうことが出来、しかもＳｉ片
持ばり１５の膜厚が最初に設定したＳｉ層４２の厚さで
決定されるため、エツチング液の温度、エツチング時間
、エツチング液の攪拌状態等には殆ど影響を受けること
がなく、従つてＳｉ片持ばり１５の膜厚を高精度に設定
することができる。
さらに、本発明においては、次のごとき利点もある。
第６図（、）は、前記の従来例及び本発明の一実施例と
して説明した構造の断面図であるが、この構造の加速度
センサにおいては、次のごとき間頭がある。
すなわち上記の加速度センサにおいては、Ｘ方向（図面
の上下方向）に加速度Ａｙが加わったときにＳｉ重り６
２がＸ方向に撓むことにより加速度を検出する。
従って、他方向（ｘ、ｚ方向）に加速度が加わったとき
には、Ｓｉ重り６２は偏位しないことが望ましい。
ところが、第６図（ａ）の構造では、Ｓｉ片持ばり６１
の下方に重りが形成されているため、Ｓｉ重り６２の重
心６４は、Ｓｉ片持ばり６１よりｈだけ下に位置するこ
とになる。
Ｘ方向の加速度感度をｓｙとすると、Ｘ方向の加速度感
度Ｓｘは。
５Ｘ４−・ｓｙ となる。
上式において、ＱはＳｉ片持ばり６１の支持端からＳｉ
重り６２の中心までの距離である。
上式において、Ｑ＝１ｍｍ、ｈ＝１００ｕｒｎとすれば
Ｓｘ＃０．ＩＳｙとなる。
すなわちＸ方向にＡの加速度が加わったときにはＸ方向
に０．ＬＡの加速度が加わったと同等の効果が生ずるこ
とになる。
従って、このＸ方向の加速度感度を小さくするためには
第６図の（ｂ）に示すように、Ｓｉ重り６２の上部に上
部重り６３を設けて、ｈすなわち重心６４の位置のずれ
を小さくすることが必要である。
この上部重り６３の形成方法としては、めっきや接着等
を用いることができるが、低コストで（すなわちウェハ
処理で）しかもＳｉ片持ばり６１に損傷を与えずに形成
するためには、Ｓｉ片持ばり６１゛　及びＳｉ重り６２
を形成する前、すなわちＳｉエツチング前に行なう必要
がある。
しかし、第２図のごとき従来例においては、第３図（ｃ
）に示すようにＳｉ表面でのホトエツチング工程、及び
（ｄ）に示すＳＬエッチング工程がある。
上部重り６３は、数十〜数百−の厚みがあるため、上部
重り６３を形成したのちに表面をホトエツチング加工す
ることは非常に困難であり、かつパターンの精度を上げ
ることも困難である。
これに対して本蚕明においては、第４図に示すようにＳ
Ｌエツチングを裏面からのみ行なうようになっているの
で、第４図の（ｄ）及び（ｅ）の工程で上部重り６３を
形成しても何等問題は生じない。
例えば、電極４６を必要な部分だけ残すことによって上
部重り６３とすることも出来る。
なお、これまでの説明においては、ｐ型のＳＬ基板上に
ｎ型のＳｉ層で形成したＳｉ片持ばりの構造について説
明したが、ｐ型とｎ型とが逆の場合でも何等差し支えは
ない。
また、Ｓｉ重りが形成される構造について説明してきた
が、Ｓｉ重りが無い場合であっても同様である。
〔発明の効果〕
以上説明したごとく、本発明においては、Ｓｉ片持ばり
どなる部分を第２の導電型で形成し、その回りを第１の
導電型で囲み、第１の導電型の領域のみをエツチングし
てｐｎ接合でエツチングが止まるエレクトロ・ケミカル
・エッチングを用いてＳｉ片持ばりを形成する構成とし
ているため。
Ｓｉ基板の裏面からの１回のエツチングでＳｉ片持ばり
とＳｉ重りとを形成することが出来、また、Ｓｉ片持ば
りの膜厚が第２導電型の半導体層の厚布によって決定さ
れるため、高精度に設定することが出来るという効果が
ある。
さらに、Ｓｉ片持ばりを用いた加速度センサの特性を向
上させるために、Ｓｉ片持ばりの上部に上部重りを設け
る構造の場合においてもＳｉ片持ばりに損傷を与えるこ
となく、ウェハプロセスで容易に形成することが出来る
という効果がある。
【図面の簡単な説明】
第１図は本発明の製造方法で形成した半導体加速度セン
サの一実施例の斜視図及び断面図、第２図は従来装置の
斜視図及び断面図、第３図は従来装置の製造工程図、第
４図は本発明の製造工程の一実施例図、第５図はエレク
トロ・ケミカル・エッチングの説明図、第６図は半導体
加速度センサの他の構成側図である。 符号の説明 １１・・・ｐ型Ｓｉ基板　　　１２・・・ｎ型Ｓｉ層１
３・・・Ｐ型Ｓｉ領域 １４・・・Ｓｉ裏面エツチング用マスク１５・・・Ｓｉ
片持ばり　　　　１６・・・Ｓｉ重り１７・・・空隙　
　　　　　　４１・・・ｐ型Ｓｉ基板４２・・・ｎ型Ｓ
ｉ層　　　　４３・・・上部絶縁膜４４・・・ｐ型Ｓｉ
領域 ４５・・・ｎ型Ｓｉ層コンタクト部 ４６・・・電極

Claims (1)

    【特許請求の範囲】
  1. 　半導体基板上に形成され、一端を支持された片持ばり
    の偏位を検出することによって加速度を検出する半導体
    加速度センサにおいて、第１導電型の半導体基板の表面
    に第２導電型の半導体層を形成し、該第２導電型の半導
    体層中に支持端を除いた片持ばりの外形を囲む空隙の形
    状をした第１導電型の領域を上記半導体基板の第１導電
    型の部分に達するまで形成し、上記半導体基板の裏面に
    必要な形状のマスクを設け、上記半導体基板の裏面から
    第１導電型に対するエレクトロ・ケミカル・エッチング
    を行なって上記半導体基板の所望の部分及び上記の領域
    を除去することにより、第１導電型の半導体を有する片
    持ばりの支持部を第２導電型の半導体層で形成すること
    を特徴とする半導体加速度センサの製造方法。
JP59218495A 1984-10-19 1984-10-19 半導体加速度センサの製造方法 Granted JPS6197572A (ja)

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JP59218495A JPS6197572A (ja) 1984-10-19 1984-10-19 半導体加速度センサの製造方法
US06/780,933 US4706374A (en) 1984-10-19 1985-09-27 Method of manufacture for semiconductor accelerometer
EP85113191A EP0178662B1 (en) 1984-10-19 1985-10-17 Method of manufacture for semiconductor accelerometer
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