JPH11195793A - 半導体歪みセンサ - Google Patents

Abstract

(57)【要約】 【課題】 構造が簡単でかつエピタキシャル層領域の汚
損も生じない半導体歪みセンサ提供を提供すること。 【解決手段】 薄肉起歪部Ａはピエゾ抵抗領域Ｒを有す
る表層領域（エピタキシャル層領域）３１の底面を被覆
し、かつ、反ピエゾ抵抗領域側に露出する被覆領域４を
有する。被覆領域４は表層領域３１、更に表層領域３１
と半導体基板２との間のＰＮ接合界面を汚損や微小な傷
などから保護する。充分なかつ正確な厚さの被覆領域４
を形成するために、基板２に対向する電極と表層領域３
１との間に印加するエッチング電圧が制御される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体加速度セン
サ又は半導体圧力センサ（以下、半導体歪みセンサと総
称する）に関する。

【０００２】

【従来の技術】従来の集積化半導体歪みセンサの一例を
図８に示す。このセンサは、Ｎ型エピタキシャル層１０
１を有するＰ型基板１０２と、接合分離されたＮ型エピ
タキシャル層領域１０３、１０４、１０５を有するＰ型
研磨基板１０６を張り合わせたものであり、Ｎ型エピタ
キシャル層領域１０３にはＰ⁺ ピエゾ抵抗領域１０７が
形成され、Ｎ型エピタキシャル層領域１０４、１０５に
はバイポーラトランジスタが形成されている。

【０００３】そして、エピタキシャル層領域１０３を含
む薄肉起歪部Ａを形成するために、エピタキシャル層領
域１０３の直下に凹溝１０８が形成されている。凹溝１
０８は、エッチング液中において基板１０２に対向する
電極とＰ型研磨基板１０６との間に電圧を印加して、電
気化学エッチングを行うことにより形成される。

【０００４】なお、この集積化半導体歪みセンサにおい
て張り合わせ基板技術を採用してエピタキシャル層１０
１を配設するのは、異方性エッチングをこのエピタキシ
ャル層１０１の接合界面により停止させることにより、
薄肉起歪部Ａの厚さすなわち凹溝１０８の深さを正確に
制御するためである。

【０００５】

【発明が解決しようとする課題】しかしながら、上記し
た従来の集積化半導体歪みセンサは、構造が複雑なため
コストの点で著しく不利であった。また、電気化学エッ
チング時に、Ｐ型研磨基板１０６の能動素子形成側の表
面に電極コンタクトを取る必要があり、その分だけ更
に、構造が複雑となる不具合が生じた。

【０００６】上記問題を解決するために、図９に示すよ
うに、Ｐ型基板１０２の表面にエピタキシャル層領域１
０３、１０４、１０５を直接形成し、そして、異方性エ
ッチングをエピタキシャル層領域１０３の接合界面で停
止させて、薄肉起歪部Ａ及び凹溝１０８を形成すること
も考えられる。しかしながら、この場合にはエピタキシ
ャル層領域１０３の底面１０３ａが露出するために、エ
ピタキシャル層領域１０３の底面１０３ａが汚損し、ま
た、エピタキシャル層領域１０３とＰ型基板１０２との
間のＰＮ接合界面が汚損してしまう。その結果、エピタ
キシャル層領域１０３の電位変動が生じ、この電位変動
が接合空乏層容量を通じてピエゾ抵抗領域１０７の電位
変動を生じさせ、センサのＳＮ比が低下してしまう。

【０００７】上記した半導体歪みセンサにおいて、薄肉
起歪部の平面形状を変更することなく、薄肉起歪部の厚
さを変更したい場合がある。そのためには従来、異方性
エッチングを停止させるエピタキシャル層の底面からピ
エゾ抵抗領域側の表面までの厚さを変更する必要があっ
た。例えば、図８の従来例では基板１０６又はエピタキ
シャル層１０１の厚さを変更する必要があり、図９の従
来例ではエピタキシャル層１０１の厚さを変更する必要
がある。

【０００８】しかしながら、このような基板１０６又は
エピタキシャル層１０１の厚さの変更は大幅なプロセス
変更を必要とする。半導体製造工程を考えると、それぞ
れ異なる厚さの薄肉起歪部をもつ複数種類の半導体歪み
センサを同一の半導体製造プロセスで製造できれば、工
程上、極めて好都合である。

【０００９】本発明は上記問題点に鑑みなされたもので
あり、構造が簡単でかつ上記したエピタキシャル層領域
（表層領域）の汚損も生じない半導体歪みセンサを提供
することを、その目的としている。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、第２導電型の半導体基
板と、前記半導体基板の第１主面側の表面部に所定厚さ
に形成され表面部に第２導電型のピエゾ抵抗領域を有す
る第１導電型の表層領域と、前記半導体基板の第２主面
側からの電気化学エッチングにより形成され前記表層領
域を含む薄肉起歪部とを備える半導体歪みセンサにおい
て、前記薄肉起歪部は、所定厚さの前記半導体基板から
なるとともに、前記表層領域の底面を被覆し、かつ、前
記第２主面側に露出する被覆領域を有することを特徴と
している。

【００１１】請求項２に記載の発明では、請求項１に記
載の発明において、被覆領域の厚さは、最大定格電圧印
加時に前記表層領域と前記半導体基板との間に形成され
て前記半導体基板側に伸びる接合空乏層の幅より大きい
ことを特徴としている。ンサ。

【００１２】請求項３に記載の発明では、第２導電型の
半導体基板と、前記半導体基板の第１主面側に所定厚さ
に形成され、ピエゾ抵抗領域を有する第１導電型の表層
領域と、前記半導体基板の第２主面側からの電気化学エ
ッチングにより形成され前記表層領域を含む薄肉起歪部
とを備える半導体歪みセンサにおいて、前記薄肉起歪部
は前記表層領域と当該表層領域の底面を被覆する所定厚
さの前記半導体基板からなることを特徴としている。

【００１３】請求項４に記載の発明では、請求項３に記
載の発明において、被覆領域の厚さは、最大定格電圧印
加時に前記表層領域と前記半導体基板との間に形成され
て前記半導体基板側に伸びる接合空乏層の幅より大きい
ことを特徴としている。

【００１４】請求項５に記載の発明では、それぞれ反対
導電型の２つの領域を有する半導体基板と、一方の前記
半導体基板の表面側から電気化学エッチングにより形成
された薄肉起歪部と、当該薄肉起歪部において、他方の
前記半導体基板に形成された感圧素子とを備えた半導体
歪みセンサにおいて、前記薄肉起歪部は前記半導体基板
の２つ導電型領域を含んで構成されることを特徴として
いる。

【００１５】請求項６に記載の発明では、請求項５に記
載の発明において、前記一方の半導体基板の厚さは、最
大定格電圧印加時に前記半導体基板の２つ導電型領域の
間に形成されて前記他方の半導体基板側に伸びる接合空
乏層の幅より大きいことを特徴としている。

【００１６】本発明は上記の如く構成を有するため、薄
肉起歪部はピエゾ抵抗領域（感圧素子領域）を有する表
層領域（半導体基板）の底面を被覆する。この被覆領域
は表層領域、更に表層領域と半導体基板との間のＰＮ接
合界面を汚損から保護する。

【００１７】したがって、本発明の半導体歪みセンサ
は、張り合わせ基板技術といった複雑な構造を採用する
ことなく、表層領域の汚損を低減し、センサ出力のＳＮ
比低下を防止することができる。

【００１８】

【発明の実施の形態】以下、この発明を適用した半導体
加速度センサの一実施例を図面に従って説明する。

【００１９】図１において、パイレックスガラスよりな
る穴開きの台座１１上にシリコンチップ１が接合され、
台座１１はステム１２上に接合されている。１３は金属
缶であり、ステム１２の周縁部に溶接されて内部を気密
の基準圧力室Ｓとしている。

【００２０】ステム１２の孔部にシールガラスにより固
定された端子ピン１４の内端はワイヤ１５によりシリコ
ンチップ１上の各ボンディングパッド（図示せず）に個
別に接続されている。シリコンチップ１の裏面に凹溝１
ａが穿設されており、凹溝１ａには、台座１１及びステ
ム１２にそれぞれ貫設された被測定圧力導入孔１１ａ、
１２ａを通じて被測定圧力が導入される。

【００２１】前記凹溝１ａは後述の異方性エッチングに
より形成され、凹溝１ａに接するシリコンチップ１の薄
肉の部分は、以下、薄肉起歪部Ａと称される。このシリ
コンチップ１には、２対のピエゾ抵抗領域（図２に２個
表示）Ｒからなるホイートストーンブリッジ回路と、そ
の出力信号を増幅する増幅回路や温度補償回路を構成す
るバイポーラ集積回路が形成されている。

【００２２】以下、シリコンチップ１の断面を示す図２
及び図３を参照して本実施例の半導体歪みセンサの構造
を説明する。ただし、図２はピエゾ抵抗領域Ｒの部位
で、図３はピエゾ抵抗領域Ｒが無い部位での断面図であ
る。なお図２において、薄肉起歪部Ａの表面部には実際
には薄肉起歪部Ａの周辺部に一対のピエゾ抵抗領域Ｒが
形成され、中央部に位置して一対のピエゾ抵抗領域Ｒが
形成されているが、図２では薄肉起歪部Ａの周辺部のピ
エゾ抵抗領域Ｒ、Ｒだけが図示されている。

【００２３】シリコンチップ１は、結晶軸が（１１０）
面あるいは（１００）面に対し数度傾いたＰ型の半導体
基板２を有し、半導体基板２の表面部にはＰ⁺ 分離領域
３により互いに分離された複数のＮ^- エピタキシャル層
領域３１、３２、３３が形成されている。エピタキシャ
ル層領域３１は本発明でいう表層領域を構成し、エピタ
キシャル層領域３２、３３は本発明でいう能動領域を構
成する。

【００２４】エピタキシャル層領域３１の表面部には、
上記した２対のピエゾ抵抗領域Ｒが形成されており、エ
ピタキシャル層領域３２、３３にはそれぞれバイポーラ
トランジスタＴ１，Ｔ２が個別に形成されている。これ
らバイポーラトランジスタはそれぞれ差動増幅アンプの
初段トランジスタを構成している。もちろん、シリコン
チップ１の表面にはＰ⁺ 分離領域３により互いに絶縁分
離されたその他のエピタキシャル層領域（図示せず）が
形成されており、これらのエピタキシャル層領域に抵抗
やその他のトランジスタなどが形成されている。

【００２５】エピタキシャル層領域３１の底面３１ａと
凹溝１ａの底面との間には、半導体基板２からなる所定
の厚さの被覆領域４が形成されており、この被覆領域４
と、この被覆領域４に被覆されるエピタキシャル層領域
３１とが、本発明でいう薄肉起歪部Ａを構成している。
その他、５はピエゾ抵抗領域Ｒの各一端とバイポーラト
ランジスタＴ１、Ｔ２の各一端を接続するアルミ線であ
り、シリコン酸化膜６上に形成されている。アルミ線６
は、シリコン酸化膜６の開口を通じてピエゾ抵抗領域Ｒ
や、その他の各コンタクト部にコンタクトされる。７は
プラズマ窒化シリコン膜からなるパッシベーション膜で
あり、７ａはワイヤボンド用の開口である。

【００２６】Ｎ^- エピタキシャル層領域３１の表面に
は、図３に示すように、Ｎ⁺ コンタクト領域８１が形成
されており、Ｎ⁺ コンタクト領域８１に一端が接続され
たアルミ線８２はチップ周辺領域上に延設されている。
また、チップ周辺領域上においてパッシベーション膜７
に開口７ｂを設け、この開口７ｂから露出するアルミ線
８２を電気化学エッチング時の電極としている。なお、
電気化学エッチング後でウエハスクライブ前にこの開口
７ｂをポリイミドなどの絶縁膜で被覆保護してもよい。

【００２７】薄肉起歪部Ａにかかる差圧により薄肉起歪
部Ａが歪み、ピエゾ抵抗領域Ｒが変化し、それをブリッ
ジ回路で検出することは従来と同じである。

【００２８】以下、このセンサの製造工程を図２を参照
して説明する。

【００２９】まず、Ｐ基板２を準備し、Ｎ⁺ 埋め込み領
域７１を拡散し、Ｎ型エピタキシャル層をエピタキシャ
ル成長し、各ピエゾ抵抗領域Ｒ及びトランジスタＴ１、
Ｔ２他、抵抗などを形成する。すなわち通常のバイポー
ラ集積回路製造プロセスを用いて、ピエゾ抵抗領域Ｒ、
Ｐ⁺ 分離領域３、ＮＰＮトランジスタＴ１、Ｔ２及び各
抵抗を形成し、その後、シリコン酸化膜６形成、そのコ
ンタクト開口形成、アルミ線５形成、ＰーＳｉＮパッシ
ベーション膜７、８形成、ワイヤボンド用の開口６ａ及
び電気化学エッチング用の開口６ｂ形成を順次行う。

【００３０】次に、凹溝１ａの形成予定領域表面のプラ
ズマ窒化膜（ＰーＳｉＮ）８を選択開口しておく。

【００３１】次に、このウエハ４０を電気化学エッチン
グする。

【００３２】この電気化学エッチング工程を図４、図５
を参照して説明する。

【００３３】まず、支持基板４６の裏面に熱板（２００
℃、図示せず）を接合し、この支持基板４６上に樹脂ワ
ックスＷを載せて軟化させ、更にその上に白金リボン５
９を挟んでウエハ４０のピエゾ抵抗領域形成側の主面を
載せて接着させ、上記した給電電極（図示せず）と白金
リボン５９とをコンタクトする。その後、支持基板４６
及びウエハ４０を熱板から下ろして樹脂ワックスＷを硬
化させる。白金リボン５９の先端部は波状に形成され、
上記樹脂ワックスＷの硬化状態において白金リボン５９
の先端部は開口６ｂのアルミコンタクト部や上記した給
電電極（図示せず）に自己の弾性により押圧され、良好
な電気的接触が取られる。なお、樹脂ワックスＷはウエ
ハ４０の側面を被覆している。

【００３４】この状態でウエハ４０及び支持基板４６は
エッチング槽６１内に垂下され、エッチング液（例え
ば、３３wt％ＫＯＨ溶液，８２℃）に浸漬される。ウエ
ハ４０のピエゾ抵抗領域非形成側の主面に対向して白金
電極板６２が垂下されており、ウエハ４０側を正として
白金リボン５９と白金電極板６２との間に所定のエッチ
ング電圧（ここでは１０Ｖ）を印加し、電気化学エッチ
ングを行う。このようにすると、白金リボン５９からエ
ピタキシャル層領域３１を通じてＰ型基板２に両者間の
接合を逆バイアスする電界が形成されるとともに、基板
２の電気化学エッチング（異方性エッチング）が行わ
れ、基板２に凹溝１ａが形成される。エッチングが基板
２とエピタキシャル層領域３１との接合部近傍に達する
と陽極酸化膜（図示せず）が形成され、エッチング速度
が格段に減速するので、この接合部近傍でエッチングを
停止する。

【００３５】次に、支持基板４６を熱板に載せて樹脂ワ
ックスＷを軟化させ、ウエハ４０を支持基板４６から分
離し、分離したウエハ４０を有機溶剤（例えば、トリク
ロロエタン）中に浸漬し、樹脂ワックスＷを溶解、洗浄
してウェハ４０を取り出す。次に、プラズマ窒化膜（Ｐ
ーＳｉＮ）８をエッチングし、続いてウエハ４０をダイ
シングしてチップ化する。このチップは台座１１上に静
電接合法により接合され、ワイヤボンディングが行われ
る。

【００３６】本実施例では、基板２の不純物濃度を１×
１０¹⁵原子／ｃｍ³ 、エピタキシャル層領域３１の不純
物濃度を２×１０¹⁵原子／ｃｍ³ 、エピタキシャル層領
域３１と基板２との間に印加される最大定格電圧（使用
許可電圧の最大値）はエッチング電圧より小さく設定さ
れており、この最大定格電圧印加により形成される空乏
層は被覆領域４の表面に到達しない。このため、最大定
格電圧で使用する場合でもリーク電流がエピタキシャル
層領域３１に流れず、その熱雑音電流やポップコーン雑
音電流によるエピタキシャル層領域３１の電位変動が接
合容量を通じてピエゾ抵抗領域Ｒに影響することがほと
んどない。

【００３７】なお、この場合の接合空乏層の基板２側に
延びる部分の幅（基板２側の空乏層幅）ｗｐは単結晶シ
リコンでは次式から決定される。 ｗｐ² ＝２ＫεＶｔ／（ｑＮａ（１＋Ｎａ／Ｎｄ）） なお、Ｋはシリコンの比誘電率、εは真空誘電率、Ｖｔ
は印加電圧Ｖｃと０バイアス時の障壁電圧との和、ｑは
電子の電荷量、ＮａはＰ型基板２の不純物濃度、Ｎｄは
エピタキシャル層領域３１の不純物濃度である。

【００３８】後述する実験により、エッチング後の薄肉
起歪部Ａの肉厚はエピタキシャル層領域３１の厚さと、
基板２側の空乏層幅ｗｐとの和に等しいという事実がわ
かっている。したがって、半導体製造プロセスを変更す
ることなく、印加電圧を調節するだけで正確に所望の厚
さの薄肉起歪部Ａを得ることができ、しかもエピタキシ
ャル層領域３１の表面を汚染や微小な傷から保護するに
充分な厚さの被覆領域４を得ることができる。当然、被
覆領域４の厚さｔは上記空乏層の幅ｗｐにほぼ等しい。

【００３９】上記実施例において、エピタキシャル層領
域３１の厚さを６μｍとし、印加電圧Ｖｃを変えた場合
の薄肉起歪部５〜８の厚さの変化を図６に示す。また、
基板２側の空乏層幅ｗｐとエピタキシャル層領域３１の
厚さとの和を特性線として図示する。図６から薄肉起歪
部５〜８の厚さはｗｐ＋ｔに一致することがわかる。 （実験例２）上記実施例において、エピタキシャル層領
域３１の厚さを６μｍとし、印加電圧Ｖｃを２Ｖ、エエ
ピタキシャル層領域３１の不純物濃度を７×１０¹⁵原子
／ｃｍ³ とし、基板２の不純物濃度を変えた場合の薄肉
起歪部Ａの厚さの変化を図７に示す。また、基板２側の
空乏層幅ｗｐとエピタキシャル層領域３１の厚さとの和
を特性線として図示する。

【００４０】図７から薄肉起歪部Ａの厚さはエピタキシ
ャル層領域３１の厚さと空乏層の幅ｗｐに一致すること
がわかる。ただし、上記電気化学エッチングが接合空乏
層の端部に達しても、印加電圧が０．６Ｖ以下の場合に
は、エッチング面に陽極酸化膜が良好に形成されないた
め、エッチングが停止しないので、この最小電圧以上の
電圧を印加することが必要である。

【００４１】更に上記実施例では単結晶シリコン基板に
おいて説明したが、他の半導体材料にも適用できること
は当然である。また、半導体歪みセンサとして加速度セ
ンサにも適用できることは当然である。以上説明した本
実施例のセンサでは、エピタキシャル層領域３１の表面
にＮ⁺ コンタクト領域を形成し、このＮ⁺ コンタクト領
域にアルミ線８２を通じて給電したが、ピエゾ抵抗領域
Ｒに接続されるアルミ線（又はポリシリコン線）を通じ
てエピタキシャル層領域３１に通電してもよい。また、
エピタキシャル層領域３１の底面３１ａにＮ⁺ 埋め込み
領域を形成してもよい。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体圧力センサの断面図
である。

【図２】図１のセンサのチップ断面図である。

【図３】図１のセンサのチップ断面図である。

【図４】電気化学エッチング工程を示す断面図である。

【図５】図４のウエハ周辺を示す正面図である。

【図６】図４のエッチングにおける印加電圧と薄肉起歪
部の厚さとの関係を示す特性図である。

【図７】図４のエッチングにおける基板の不純物濃度と
薄肉起歪部の厚さとの関係を示す特性図である。

【図８】従来の一実施例の半導体圧力センサのチップ断
面図である。

【図９】従来の一実施例の半導体圧力センサのチップ断
面図である。

【符号の説明】

２ 半導体基板 ４ 被覆領域 ３１ エピタキシャル層領域（表層領域） ３２、３３ エピタキシャル層領域（能動領域） Ａ 薄肉起歪部 Ｒ ピエゾ抵抗領域 Ｔ１，Ｔ２ トランジスタ（能動素子）

フロントページの続き (72)発明者 酒井 峰一 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第２導電型の半導体基板と、 前記半導体基板の第１主面側の表面部に所定厚さに形成
   され表面部に第２導電型のピエゾ抵抗領域を有する第１
   導電型の表層領域と、 前記半導体基板の第２主面側からの電気化学エッチング
   により形成され前記表層領域を含む薄肉起歪部とを備え
   る半導体歪みセンサにおいて、 前記薄肉起歪部は、所定厚さの前記半導体基板からなる
   とともに、前記表層領域の底面を被覆し、かつ、前記第
   ２主面側に露出する被覆領域を有することを特徴とする
   半導体歪みセンサ。
2. 【請求項２】 被覆領域の厚さは、最大定格電圧印加時
   に前記表層領域と前記半導体基板との間に形成されて前
   記半導体基板側に伸びる接合空乏層の幅より大きい請求
   項１記載の半導体歪みセンサ。
3. 【請求項３】 第２導電型の半導体基板と、 前記半導体基板の第１主面側に所定厚さに形成され、ピ
   エゾ抵抗領域を有する第１導電型の表層領域と、 前記半導体基板の第２主面側からの電気化学エッチング
   により形成され前記表層領域を含む薄肉起歪部とを備え
   る半導体歪みセンサにおいて、 前記薄肉起歪部は前記表層領域と当該表層領域の底面を
   被覆する所定厚さの前記半導体基板からなることを特徴
   とする半導体歪みセンサ。
4. 【請求項４】 被覆領域の厚さは、最大定格電圧印加時
   に前記表層領域と前記半導体基板との間に形成されて前
   記半導体基板側に伸びる接合空乏層の幅より大きい請求
   項３記載の半導体歪みセンサ。
5. 【請求項５】 それぞれ反対導電型の２つの領域を有す
   る半導体基板と、 一方の前記半導体基板の表面側から電気化学エッチング
   により形成された薄肉起歪部と、 当該薄肉起歪部において、他方の前記半導体基板に形成
   された感圧素子とを備えた半導体歪みセンサにおいて、 前記薄肉起歪部は前記半導体基板の２つ導電型領域を含
   んで構成されることを特徴とする半導体歪みセンサ。
6. 【請求項６】 前記一方の半導体基板の厚さは、最大定
   格電圧印加時に前記半導体基板の２つ導電型領域の間に
   形成されて前記他方の半導体基板側に伸びる接合空乏層
   の幅より大きい請求項５記載の半導体歪みセンサ。