JP3070118B2 - 半導体加速度センサ - Google Patents
半導体加速度センサInfo
- Publication number
- JP3070118B2 JP3070118B2 JP7466891A JP7466891A JP3070118B2 JP 3070118 B2 JP3070118 B2 JP 3070118B2 JP 7466891 A JP7466891 A JP 7466891A JP 7466891 A JP7466891 A JP 7466891A JP 3070118 B2 JP3070118 B2 JP 3070118B2
- Authority
- JP
- Japan
- Prior art keywords
- piezoresistor
- acceleration sensor
- insulating film
- semiconductor acceleration
- piezo
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Pressure Sensors (AREA)
Description
【0001】
【産業上の利用分野】この発明は、感知した加速度の
大きさを抵抗値変化として取り出す半導体加速度センサ
に関する。
大きさを抵抗値変化として取り出す半導体加速度センサ
に関する。
【0002】
【従来の技術】この種の半導体加速度センサとしては、
「 A Batch-Fabricated SiliconAccelerometers 」
(IEEE TRANS. VOL.ED-26 DEC.1979 )に記載されたよ
うなものがあり、これを図4および図5に示す。すなわ
ちシリコンウエハはシリコン基板1の表面にシリコンが
外気に触れて不安定とならないように保護用絶縁膜とし
てシリコン酸化膜11を持ち、これから選択的エッチン
グにより溝10の部分が取り除かれて、錘部3と固定部
4から延びてその錘部3を支持する肉薄の片持ち梁2が
形成されている。
「 A Batch-Fabricated SiliconAccelerometers 」
(IEEE TRANS. VOL.ED-26 DEC.1979 )に記載されたよ
うなものがあり、これを図4および図5に示す。すなわ
ちシリコンウエハはシリコン基板1の表面にシリコンが
外気に触れて不安定とならないように保護用絶縁膜とし
てシリコン酸化膜11を持ち、これから選択的エッチン
グにより溝10の部分が取り除かれて、錘部3と固定部
4から延びてその錘部3を支持する肉薄の片持ち梁2が
形成されている。
【0003】片持ち梁2のシリコン基板表面部にはシリ
コン酸化膜11と接してピエゾ抵抗5が拡散形成されて
いて、加速度の印加により梁2がたわんだときの応力に
より抵抗値が変化する。さらに固定部4上面にもピエゾ
抵抗6が形成されており抵抗5とともにブリッジ回路が
構成される。シリコンウエハの上下両面にはシリコンあ
るいはガラス材のストッパ7、8が設けられ、過大な加
速度を受けたときに片持ち梁2が破損するのを防止す
る。なお、9は外部へのリードであるが、図5では省略
してある。
コン酸化膜11と接してピエゾ抵抗5が拡散形成されて
いて、加速度の印加により梁2がたわんだときの応力に
より抵抗値が変化する。さらに固定部4上面にもピエゾ
抵抗6が形成されており抵抗5とともにブリッジ回路が
構成される。シリコンウエハの上下両面にはシリコンあ
るいはガラス材のストッパ7、8が設けられ、過大な加
速度を受けたときに片持ち梁2が破損するのを防止す
る。なお、9は外部へのリードであるが、図5では省略
してある。
【0004】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体加速度センサにあっては、拡散によっ
て形成されるピエゾ抵抗5表面にシリコン酸化膜11が
あり、片持梁がシリコン/シリコン酸化膜(Si/Si
O2 )の2層構造となっていたため、単結晶半導体であ
るシリコンと絶縁膜であるシリコン酸化膜の膨脹係数の
違いから温度変化があるとバイメタル効果により応力を
生じ、ブリッジ出力にオフセットを生じる。
うな従来の半導体加速度センサにあっては、拡散によっ
て形成されるピエゾ抵抗5表面にシリコン酸化膜11が
あり、片持梁がシリコン/シリコン酸化膜(Si/Si
O2 )の2層構造となっていたため、単結晶半導体であ
るシリコンと絶縁膜であるシリコン酸化膜の膨脹係数の
違いから温度変化があるとバイメタル効果により応力を
生じ、ブリッジ出力にオフセットを生じる。
【0005】この傾向はシリコン梁の厚さを薄くした高
感度のものではとくに顕著で、例えば1Gタイプのセン
サでは−40℃〜100℃のオフセット変化がダイナミ
ックレンジの数倍分にもなるという問題があった。従っ
てこの発明は温度変化時のオフセットを小さく抑えるこ
とのできる半導体加速度センサを提供することを目的と
する。
感度のものではとくに顕著で、例えば1Gタイプのセン
サでは−40℃〜100℃のオフセット変化がダイナミ
ックレンジの数倍分にもなるという問題があった。従っ
てこの発明は温度変化時のオフセットを小さく抑えるこ
とのできる半導体加速度センサを提供することを目的と
する。
【0006】
【課題を解決するための手段】このため本発明は表面に
絶縁膜が形成されたシリコン基板を錘部、固定部および
前記錘部を固定部に接続支持する梁とに区画し、該梁の
表面部のシリコン基板内に設けられるピエゾ抵抗を前記
絶縁膜との界面から梁厚の1/4以下の深さに埋め込み
形成して、ピエゾ抵抗の端部には外部電極と接続される
拡散電極を形成するようにした。
絶縁膜が形成されたシリコン基板を錘部、固定部および
前記錘部を固定部に接続支持する梁とに区画し、該梁の
表面部のシリコン基板内に設けられるピエゾ抵抗を前記
絶縁膜との界面から梁厚の1/4以下の深さに埋め込み
形成して、ピエゾ抵抗の端部には外部電極と接続される
拡散電極を形成するようにした。
【0007】
【実施例】図1は本発明の実施例を示し、シリコンウエ
ハ100は単結晶シリコン基板101の表面に保護用絶
縁膜のシリコン酸化膜111を持ち、裏面からKOH、
ヒドラジン等の強アルカリ性エッチング液で溝110の
部分が取り除かれて、錘部103と固定部104および
錘部103を固定部104に接続支持する片持ち梁10
2に区画されている。
ハ100は単結晶シリコン基板101の表面に保護用絶
縁膜のシリコン酸化膜111を持ち、裏面からKOH、
ヒドラジン等の強アルカリ性エッチング液で溝110の
部分が取り除かれて、錘部103と固定部104および
錘部103を固定部104に接続支持する片持ち梁10
2に区画されている。
【0008】片持ち梁102は加速度が印加されたとき
たわむように薄肉に形成されている。この際シリコン基
板101をP形層およびn形エピタキシャル層の2層と
し、n形層を正バイアスしながらP形層をエッチングし
両層の界面で止めるエレクトロ・ケミカル・エッチング
を用いれば、片持ち梁の厚さを精度良く制御することが
できる。あわせて前記溝110もその部位に予めP形拡
散領域を形成しておくことにより同時に除去して溝形成
ができる。
たわむように薄肉に形成されている。この際シリコン基
板101をP形層およびn形エピタキシャル層の2層と
し、n形層を正バイアスしながらP形層をエッチングし
両層の界面で止めるエレクトロ・ケミカル・エッチング
を用いれば、片持ち梁の厚さを精度良く制御することが
できる。あわせて前記溝110もその部位に予めP形拡
散領域を形成しておくことにより同時に除去して溝形成
ができる。
【0009】片持ち梁102には表面から間隔をおいて
P形ピエゾ抵抗105が埋め込まれており、拡散電極1
16および117がこのピエゾ抵抗105とシリコン酸
化膜111上の金属電極119とを接続している。ピエ
ゾ抵抗105の埋め込みは、例えばボロンを高エネルギ
ーをもって基板深くイオン注入することによって行な
う、あるいは基板表面に拡散抵抗を形成した後さらにエ
ピタキシャル層を形成させて埋め込む等の方法により行
なうことができる。これらはバッチ処理で行なわれた
後、同じ基板に作り込まれる検出回路も含めて4〜5m
m角の多数のチップに分割される。
P形ピエゾ抵抗105が埋め込まれており、拡散電極1
16および117がこのピエゾ抵抗105とシリコン酸
化膜111上の金属電極119とを接続している。ピエ
ゾ抵抗105の埋め込みは、例えばボロンを高エネルギ
ーをもって基板深くイオン注入することによって行な
う、あるいは基板表面に拡散抵抗を形成した後さらにエ
ピタキシャル層を形成させて埋め込む等の方法により行
なうことができる。これらはバッチ処理で行なわれた
後、同じ基板に作り込まれる検出回路も含めて4〜5m
m角の多数のチップに分割される。
【0010】図示しないが固定部104表面部にもピエ
ゾ抵抗が形成されて、片持ち梁102に形成された抵抗
105とブリッジを構成するようになっている。
ゾ抵抗が形成されて、片持ち梁102に形成された抵抗
105とブリッジを構成するようになっている。
【0011】この半導体加速度センサによれば、加速度
が印加されると片持ち梁102がたわんでその応力によ
りピエゾ抵抗105の抵抗値が変化し、従来例と同様に
加速度を検出することができる。このときの片持ち梁1
02の厚さ方向の応力分布を図2に破線(a)で示す。
応力分布は厚さ方向に線形で梁の表面と裏面ではその極
性が逆になる。
が印加されると片持ち梁102がたわんでその応力によ
りピエゾ抵抗105の抵抗値が変化し、従来例と同様に
加速度を検出することができる。このときの片持ち梁1
02の厚さ方向の応力分布を図2に破線(a)で示す。
応力分布は厚さ方向に線形で梁の表面と裏面ではその極
性が逆になる。
【0012】一方、温度が例えば100℃変化した場合
のシリコン/シリコン酸化膜(Si/SiO2 )のバイ
メタル効果による片持ち梁102の厚さ方向応力分布の
計算結果を図2に実線(b)で示す。応力はシリコン/
シリコン酸化膜の界面では極めて大きく、界面を離れる
と急激に減少する。
のシリコン/シリコン酸化膜(Si/SiO2 )のバイ
メタル効果による片持ち梁102の厚さ方向応力分布の
計算結果を図2に実線(b)で示す。応力はシリコン/
シリコン酸化膜の界面では極めて大きく、界面を離れる
と急激に減少する。
【0013】図2から界面から梁厚の1/8程度離れる
と(a)のレベルと同じになることがわかる。また感度
の面からはピエゾ抵抗105の埋め込み深さは基板表面
から梁厚の1/4以下が望ましく、梁の厚さが10μm
のとき埋め込み深さは2μm程度がよい。このようにこ
の半導体加速度センサはシリコン基板101の表面すな
わち前記界面から間隔を設けてピエゾ抵抗105を形成
してあるから界面における過大な応力を受けない。従っ
てオフセットを温度補償可能なレベルまで低下する。
と(a)のレベルと同じになることがわかる。また感度
の面からはピエゾ抵抗105の埋め込み深さは基板表面
から梁厚の1/4以下が望ましく、梁の厚さが10μm
のとき埋め込み深さは2μm程度がよい。このようにこ
の半導体加速度センサはシリコン基板101の表面すな
わち前記界面から間隔を設けてピエゾ抵抗105を形成
してあるから界面における過大な応力を受けない。従っ
てオフセットを温度補償可能なレベルまで低下する。
【0014】固定部104に形成するピエゾ抵抗も片持
ち梁102に形成されるピエゾ抵抗105と同様にシリ
コン酸化膜111と接する表面から間隔を設けて形成す
ればオフセットの低減がさらに促進される。
ち梁102に形成されるピエゾ抵抗105と同様にシリ
コン酸化膜111と接する表面から間隔を設けて形成す
ればオフセットの低減がさらに促進される。
【0015】図3には他の実施例を示す。これは図1の
実施例の埋め込み抵抗部を電界効果トランジスタとした
ものである。前実施例と同一部分には同一番号を付して
説明すると、片持ち梁102の表面から間隔をおいてピ
エゾ抵抗105が埋め込まれており、拡散電極116、
117がこのピエゾ抵抗105とシリコン酸化膜111
上の金属電極119とを接続している。このように基板
101内に埋め込まれたピエゾ抵抗105とシリコン酸
化膜111との間の前記間隔を形成する部分をn+ 層1
20としてある。
実施例の埋め込み抵抗部を電界効果トランジスタとした
ものである。前実施例と同一部分には同一番号を付して
説明すると、片持ち梁102の表面から間隔をおいてピ
エゾ抵抗105が埋め込まれており、拡散電極116、
117がこのピエゾ抵抗105とシリコン酸化膜111
上の金属電極119とを接続している。このように基板
101内に埋め込まれたピエゾ抵抗105とシリコン酸
化膜111との間の前記間隔を形成する部分をn+ 層1
20としてある。
【0016】これにより、拡散電極116と117がソ
ースおよびドレインとなりピエゾ抵抗105が埋め込み
チャンネルに、n+ 層120がトップゲートとなった接
合ゲート形電界効果トランジスタ(JFET)が形成さ
れる。従ってピエゾ抵抗105とn+ 層120間のpn
接合を逆バイアスすることによりチャンネルの厚さが制
御される。
ースおよびドレインとなりピエゾ抵抗105が埋め込み
チャンネルに、n+ 層120がトップゲートとなった接
合ゲート形電界効果トランジスタ(JFET)が形成さ
れる。従ってピエゾ抵抗105とn+ 層120間のpn
接合を逆バイアスすることによりチャンネルの厚さが制
御される。
【0017】すなわち、この実施例によればゲート電圧
によりチャンネルのシート抵抗を変えることができるの
で、ピエゾ抵抗105の抵抗係数、換言すれば加速度セ
ンサとしての感度を調節することができるという利点が
ある。
によりチャンネルのシート抵抗を変えることができるの
で、ピエゾ抵抗105の抵抗係数、換言すれば加速度セ
ンサとしての感度を調節することができるという利点が
ある。
【0018】なお、実施例はいずれも片持ち梁構造で説
明したがこれに限定されることなく両持ち梁や錘部の4
辺支持梁タイプなどにも適用される。
明したがこれに限定されることなく両持ち梁や錘部の4
辺支持梁タイプなどにも適用される。
【0019】
【発明の効果】本発明によれば、表面に絶縁膜が形成さ
れたシリコン基板の梁にピエゾ抵抗を備える半導体加速
度センサにおいて、ピエゾ抵抗を絶縁膜との界面から梁
厚の1/4以下の深さに埋め込んだので、バイメタル効
果により生ずる過大な応力を免れ、温度依存性オフセッ
トが大幅に低減し、広い温度範囲でオフセットが補償可
能なレベルになるため、広い範囲で信頼性高く動作する
という効果が得られる。
れたシリコン基板の梁にピエゾ抵抗を備える半導体加速
度センサにおいて、ピエゾ抵抗を絶縁膜との界面から梁
厚の1/4以下の深さに埋め込んだので、バイメタル効
果により生ずる過大な応力を免れ、温度依存性オフセッ
トが大幅に低減し、広い温度範囲でオフセットが補償可
能なレベルになるため、広い範囲で信頼性高く動作する
という効果が得られる。
【0020】さらには上記間隔を設けた領域にゲート機
能を持たせたときには接合形電界効果トランジスタが形
成されるので、抵抗係数を変化させ加速度センサとして
の感度を調節することが可能となる利点がある。
能を持たせたときには接合形電界効果トランジスタが形
成されるので、抵抗係数を変化させ加速度センサとして
の感度を調節することが可能となる利点がある。
【図1】本発明の実施例を示す図である。
【図2】梁における応力分布を示す図である。
【図3】他の実施例を示す図である。
【図4】従来例を示す図である。
【図5】図4のX−X部平面図である。
101 シリコン基板 102 片持ち梁 103 錘部 104 固定部 105 ピエゾ抵抗 110 溝 111 シリコン酸化膜 116、117 拡散電極 119 金属電極 120 n+ 層
Claims (3)
- 【請求項1】表面に絶縁膜が形成されたシリコン基板が
錘部、固定部および前記錘部を固定部に接続支持する梁
とに区画され、該梁の表面部のシリコン基板内には前記
絶縁膜との界面から梁厚の1/4以下の深さにピエゾ抵
抗が埋め込み形成され、該ピエゾ抵抗の端部には外部電
極と接続される拡散電極が形成されて、加速度が印加さ
れたとき前記梁がたわんでその応力に基づく前記ピエゾ
抵抗の抵抗値変化から加速度の大きさを検知するように
したことを特徴とする半導体加速度センサ。 - 【請求項2】前記絶縁膜とピエゾ抵抗に挟まれた領域を
該ピエゾ抵抗とは反対の導電型層として、前記拡散電極
をソース、およびドレインとし、ピエゾ抵抗がチャンネ
ル、前記反対の導電型層がトップゲートとなる接合ゲー
ト形電界効果トランジスタを形成したことを特徴とする
請求項1記載の半導体加速度センサ。 - 【請求項3】前記ピエゾ抵抗がP型で、前記反対の導電
型層がn+ 層であることを特徴とする請求項2記載の半
導体加速度センサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7466891A JP3070118B2 (ja) | 1991-03-14 | 1991-03-14 | 半導体加速度センサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7466891A JP3070118B2 (ja) | 1991-03-14 | 1991-03-14 | 半導体加速度センサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04286166A JPH04286166A (ja) | 1992-10-12 |
JP3070118B2 true JP3070118B2 (ja) | 2000-07-24 |
Family
ID=13553846
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7466891A Expired - Fee Related JP3070118B2 (ja) | 1991-03-14 | 1991-03-14 | 半導体加速度センサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3070118B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI506278B (zh) * | 2012-12-06 | 2015-11-01 | Murata Manufacturing Co | High Voltage Resistive MEMS Sensors |
-
1991
- 1991-03-14 JP JP7466891A patent/JP3070118B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04286166A (ja) | 1992-10-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4553436A (en) | Silicon accelerometer | |
US5296730A (en) | Semiconductor pressure sensor for sensing pressure applied thereto | |
GB2240178A (en) | Acceleration sensor with etched vibratable tongue | |
US5589810A (en) | Semiconductor pressure sensor and related methodology with polysilicon diaphragm and single-crystal gage elements | |
US20150008544A1 (en) | Physical quantity sensor | |
US5172205A (en) | Piezoresistive semiconductor device suitable for use in a pressure sensor | |
JP4579352B2 (ja) | 光学半導体素子 | |
JP2816635B2 (ja) | 半導体圧力センサ | |
CN114684774A (zh) | 一种硅压阻式压力传感器芯片及其制备方法 | |
JPS60126871A (ja) | 半導体感圧装置とその製造法 | |
JP3070118B2 (ja) | 半導体加速度センサ | |
JP3629185B2 (ja) | 半導体センサ及びその製造方法 | |
JP3331648B2 (ja) | 半導体加速度センサ | |
JP3290047B2 (ja) | 加速度センサ及びその製造方法 | |
JPH0712658A (ja) | 珪素からなる組合せセンサ | |
JPH1144705A (ja) | 半導体加速度センサおよびその製造方法 | |
JP3405222B2 (ja) | 半導体加速度センサ素子及びその製造方法 | |
JPS62266875A (ja) | 半導体圧力センサ | |
JPH0337534A (ja) | 半導体歪検出装置 | |
JP2748077B2 (ja) | 圧力センサ | |
JPH05102494A (ja) | シリコンダイアフラム圧力センサの製造方法 | |
JPH05343705A (ja) | Soi基板を用いた圧力センサ | |
JPS6176961A (ja) | 半導体加速度センサ | |
JP2936990B2 (ja) | 加速度センサ | |
JPH07107938B2 (ja) | 半導体圧力センサの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000425 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080526 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090526 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |