JP3331648B2

JP3331648B2 - 半導体加速度センサ

Info

Publication number: JP3331648B2
Application number: JP34725092A
Authority: JP
Inventors: 山本　　敏雅; 竹内　　幸裕
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1992-12-25
Filing date: 1992-12-25
Publication date: 2002-10-07
Anticipated expiration: 2017-10-07
Also published as: JPH06196722A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体加速度センサ
に係り、特に、自動車の車体制御、エンジン制御、エア
バック制御等に好適な半導体加速度センサに関するもの
である。

【０００２】

【従来の技術】自動車用の加速度センサに要求される性
能としては、比較的低レベルの加速度（０〜±１Ｇ）を
低レベルの周波数（０〜１００Ｈｚ）で精度よく検出す
ることが挙げられる。尚、ここで、１Ｇは加速度の単位
で、９．８ｍ／ｓｅｃ²を表す。

【０００３】ところで、このような加速度センサとして
は、従来から圧電効果を利用した圧電式、差動トランス
を利用した磁気式、あるいは半導体式でシリコンの微細
加工技術を駆使した半導体歪ゲージ式や静電容量式等が
広く知られている。この中でも低加速度レベル、低周波
数レベルを精度良く検出でき、安価で大量生産にむく方
式としては半導体式は最も有望と考えられている。

【０００４】又、静電容量式は歪ゲージ式に比較して、
検出感度が大きいという特徴を有している。このような
静電容量型加速度センサの従来例として特開平２−１３
４５７０号公報に開示されているものを図１８に示す。
図１８において静電容量型加速度センサの検出部は３枚
のシリコン基板１２０，１２１，１２２を絶縁膜である
熱酸化膜１２３を介して直接張り合わせ、接合したもの
である。シリコン基板１２０には、エッチング加工によ
り、接合前にシリコンビーム（梁状部）１２４と可動電
極１２５が予め形成されている。さらに、シリコン基板
１２１，１２２にも接合前に予めポリシリコンによる固
定電極１２６，１２７が形成されている。重りの機能を
有する可動電極１２５はシリコンビーム１２４によって
支持されており、これに作用する図の上下方向の加速度
の大きさに応じて、可動電極１２５と固定電極１２６，
１２７との間の空隙の寸法が変化する。即ち、検出部に
作用する加速度に応じて空隙部の静電容量が変化し、こ
の変化をボンディングパッド１２８を介して、外部の電
子回路に接続することで加速度を検出しようとするもの
である。

【０００５】しかしながら、このような構成の静電容量
型加速度センサにおいては、シリコン基板自身を１００
〜２００μｍ程も加工してビームを形成するために生じ
る高度な加工技術の要求が必要であるとともに、製造コ
ストも増大する。つまり、可動電極を形成するシリコン
基板１枚と固定電極を形成するシリコン基板２枚の合計
３枚のシリコン基板が必要であり、低コスト化が困難な
ことである。又、熱酸化膜を介してシリコン基板どうし
を接合しなければならないため、プロセス上の熱的制約
を受けるだけでなく、可動電極１２５と固定電極１２
６，１２７の位置決め精度が劣る。さらに、シリコンビ
ーム１２４を形成するためには、シリコン基板１２０を
両面から精密に制御してエッチングを行わなければなら
ず、僅かなシリコンビーム１２４の厚さのばらつきがそ
のまま加速度を受けた時の空隙の変化のばらつきに反映
される。さらには、加速度の検出を静電容量の変化で行
うため、静電容量の測定限界より電極面積を小さくでき
ず、小型化が望めなかった。

【０００６】本出願人はこのような点に鑑みて、先に電
界効果型トランジスタを利用することにより、半導体技
術を応用し超小型で安価に製作することを可能にした新
規な半導体加速度センサを特願平４−３０５７０８号と
して提案している。

【０００７】本出願人が先に提案したトランジスタ型加
速度センサは、電界効果型トランジスタのゲート電極を
基板の上方に所定の間隔を隔てた構造として、加速度に
よりゲート電極が変位したときゲート電極とチャネルに
印加される電界強度が変化し、またはゲート電極が変位
したときゲート幅が変化し、その結果加速度をトランジ
スタのドレイン電流変化として検知しようとしたもので
ある。

【０００８】

【発明が解決しようとする課題】しかしながら、その後
検討した結果、リーク電流が大きい、経時変化が比較的
大きい等の問題点が見い出された。

【０００９】即ち、本出願人が先に提案したトランジス
タ型半導体加速度センサにおいては、そのプロセス上半
導体基板とゲート電極間の絶縁膜を犠牲層としてエアギ
ャップを形成している。従って、チャネルとなる基板上
には通常のＭＯＳ型トランジスタのようなゲート酸化膜
が無くチャネルとなる基板表面が露出した状態となって
いる。このため表面の物性が不安定となり、表面リーク
電流、経時変化が生じるという問題点があった。

【００１０】本発明の目的は、上記問題点を鑑み、本出
願人が先に提案したトランジスタ型半導体加速度センサ
に改良を加えることにより、リーク電流、出力の経時変
化を抑制し得るようにした新規なトランジスタ型半導体
加速度センサを提供することにある。

【００１１】

【課題を解決するための手段】この発明の半導体加速度
センサは、半導体基板と、前記半導体基板上に配置され
たゲート酸化膜と、前記ゲート酸化膜上に配置された下
部ゲート電極と、前記半導体基板における前記下部ゲー
ト電極の両側に下部ゲート電極に対し自己整合的に形成
された不純物拡散層よりなる固定電極と、前記半導体基
板の上方に前記下部ゲート電極と所定の間隔を隔てて配
置された梁構造の可動上部ゲート電極とを備え、加速度
の作用に伴う前記可動上部ゲート電極の変位によって生
じる前記固定電極間の電流の変化で加速度を検出するよ
うにし、前記下部ゲート電極が前記可動上部ゲート電極
に対して部分的に重なるように配置されている半導体加
速度センサをその要旨とする。

【００１２】また、前記ゲート酸化膜を保護するために
前記下部ゲート電極上に配置されたＳｉ _３Ｎ _４からなる
絶縁膜を更に備えたことをその要旨とするものである。

【００１３】

【作用】この発明の半導体加速度センサは、可動上部ゲ
ート電極と下部ゲート電極によりコンデンサが構成さ
れ、ゲート酸化膜と下部ゲート電極と固定電極とにより
電界効果型トランジスタが構成される。そして、可動上
部ゲート電極が加速度により変位し前記コンデンサの静
電容量が変化して、前記トランジスタのチャネルに印加
される電界強度が変化する。その結果、加速度が電界効
果型トランジスタのドレイン電流変化として検出される
ことになる。又、チャネル上にゲート酸化膜が配置され
て基板が保護されている。

【００１４】

【００１５】

【実施例】（第１実施例）以下、この発明を具体化した
一実施例を図面に従って説明する。

【００１６】図１は、本実施例の半導体加速度センサの
平面図を示す。又、図２には図１のＡ−Ａ断面を、図３
には図１のＢ−Ｂ断面を、図４には図１のＣ−Ｃ断面を
示す。

【００１７】図２〜図４に示すように、Ｐ型シリコン基
板１上にはゲート酸化膜４３が形成されている。又、ゲ
ート酸化膜４３上には、下部（固定）ゲート電極４４が
配置されており、この下部ゲート電極４４はポリシリコ
ンよりなる。さらに、ゲート酸化膜４３及び下部ゲート
電極４４上には、絶縁膜４５及び絶縁膜２が形成され、
絶縁膜４５，２はＳｉＯ₂、Ｓｉ₃Ｎ₄等よりなる。
又、絶縁膜４５の上には、絶縁膜２の無い長方形状の領
域、即ち、空隙部３が形成されている（図１参照）。図
１に示すように、前述の下部ゲート電極４４は長方形状
部４４ａとその長方形状部４４ａから延びる帯状部４４
ｂとからなり、空隙部３の底面部に長方形状部４４ａが
配置され、帯状部４４ｂは空隙部３の外部において延設
されている。さらに、絶縁膜２上には、空隙部３を架設
するように両持ち梁構造の可動上部ゲート電極４が配置
されている。この可動上部ゲート電極４は、ポリシリコ
ンよりなる。

【００１８】尚、可動上部ゲート電極４の下部における
絶縁膜２の空隙部３は、犠牲層としてエッチングされる
ことにより形成されるものである。この犠牲層のエッチ
ングの際には、エッチング液として、可動上部ゲート電
極４及び絶縁膜４５がエッチングされず、犠牲層である
絶縁膜２がエッチングされるエッチング液が使用され
る。

【００１９】

【００２０】又、絶縁膜２上には層間絶縁膜５が配置さ
れ、その上にはコンタクトホール７を介して可動上部ゲ
ート電極４と電気的接続をするためのアルミ配線６が配
置されている。

【００２１】図３において、Ｐ型シリコン基板１上にお
ける下部ゲート電極４４の帯状部４４ｂの両側には不純
物拡散層からなる固定電極８，９が形成されている。こ
の固定電極８，９は、下部ゲート電極４４の帯状部４４
ｂに対して自己整合的にＰ型シリコン基板１にイオン注
入等によりＮ型不純物を導入することによって形成され
たものである。

【００２２】尚、下部ゲート電極４４及び可動上部ゲー
ト電極（両持ち梁）４はポリシリコンの他に、タングス
テン等の高融点金属を用いてもよい。又、図１に示すよ
うに、固定電極８，９はコンタクトホール１２，１４を
介してアルミ配線１３，１５と電気的に接続されてい
る。そして、アルミ配線１３，１５及び６は外部の電子
回路と接続されている。

【００２３】又、固定電極８，９と下部ゲート電極４４
及びゲート酸化膜４３とで、電界効果型トランジスタを
構成している。従って、図３に示すように、下部ゲート
電極４４に電圧が印加されるとＰ型シリコン基板１にお
ける固定電極８，９間には、反転層１６が形成され、固
定電極８，９間にドレイン電流が流れることとなる。

【００２４】次に、このように構成した半導体加速度セ
ンサの製造工程を図５〜図１４を用いて説明する。尚、
センサ処理回路にＭＯＳＦＥＴを用いているものとす
る。

【００２５】図５に示すように、Ｐ型シリコン基板１７
を用意し、その主表面に熱酸化によりゲート酸化膜１８
を形成する。そして、図６に示すように、ゲート酸化膜
１８上にポリシリコンを成膜し、フォトリソ工程を経
て、ドライエッチング等でセンサの下部ゲート電極１
９，２０及び回路部のトランジスタのゲート電極２１を
形成する。ここで、下部ゲート電極１９及び２０は図６
の断面以外の部分で接続されている。

【００２６】次に、図７に示すように、電極１９，２
０，２１を含めたゲート酸化膜１８上に、犠牲層エッチ
ング液にエッチングされない絶縁膜２２を成膜し、その
上に一部が犠牲層となる絶縁膜２３を形成する。

【００２７】さらに、図８に示すように、絶縁膜２３上
にポリシリコンを成膜し、フォトリソ工程を経てドライ
エッチング等でセンサの可動上部ゲート電極２４をパタ
ーニングする。

【００２８】引き続き、図９に示すように、Ｎ型拡散層
よりなるセンサの固定電極及びトランジスタのソース・
ドレイン領域を形成するために、フォトリソ工程を経
て、レジスト２５を用いて絶縁膜２３に開口部２６，２
７，２８，２９を形成する。

【００２９】さらに、図１０に示すように、絶縁膜２３
の開口部２６，２７，２８，２９からセンサの下部ゲー
ト電極２０及びトランジスタのゲート電極２１に対して
自己整合的にイオン注入等によって不純物を導入して、
Ｎ型拡散層からなるセンサの固定電極３０，３１、トラ
ンジスタのソース・ドレイン領域３２，３３を形成す
る。

【００３０】次に、図１１に示すように、可動上部ゲー
ト電極２４、下部ゲート電極１９，２０、ゲート電極２
１及び固定電極３０，３１、ソース・ドレイン領域３
２，３３とアルミ配線を電気的に絶縁するための層間絶
縁膜３４を成膜する。そして、図１２に示すように、層
間絶縁膜３４に固定電極３０，３１、ソース・ドレイン
領域３２，３３のそれぞれとアルミ配線を電気的に接続
するためのコンタクトホール３５，３６，３７，３８を
フォトリソ工程を経て形成する。

【００３１】さらに、図１３に示すように、電極材料で
あるアルミニウムを成膜して、フォトリソ工程を経てア
ルミ配線３９，４０，４１，４２等を形成する。そし
て、図１４に示すように、層間絶縁膜３４の一部と絶縁
膜２３の一部である犠牲層をエッチングする。

【００３２】このようにして、トランジスタ型半導体加
速度センサの製作工程が終了する。次に、加速度センサ
の作動を図１〜図４を用いて説明する。変位可能な可動
上部ゲート電極４と電界効果型トランジスタの下部ゲー
ト電極４４でコンデンサを形成している。ここで、本半
導体加速度センサが加速度を受けて可動上部ゲート電極
４が変位すると、可動上部ゲート電極４と下部ゲート電
極４４で構成される静電容量が変化し、電界効果型トラ
ンジスタのドレイン電流Ｉd が次式に従って変化する。

【００３３】

【数１】

【００３４】・・・（１）ここで、μはキャリア移動度、Ｌ、Ｗ、Ｖthはそれぞれ
電界効果型トランジスタ素子のチャネル長、チャネル幅
及びしきい値電圧を示し、Ｖg はゲート電圧である。
又、Ｃm はゲート絶縁膜４３の静電容量Ｃoxと可動上部
ゲート電極４と下部ゲート電極４４の間の静電容量Ｃga
p とを直列接続した合成容量であり、次式で表される。

【００３５】

【数２】

【００３６】・・・（２）従って、本半導体加速度センサは、可動上部ゲート電極
４と下部ゲート電極４４とで構成される静電容量が加速
度を受けて変化する状態を、電界効果型トランジスタの
出力変化（ドレイン電流変化）として検知する。

【００３７】このように本実施例では、Ｐ型シリコン基
板１７（半導体基板）の主表面にゲート酸化膜１８を形
成し（第１工程）、ゲート酸化膜１８上に下部ゲート電
極１９，２０を形成する（第２工程）。そして、前記ゲ
ート酸化膜を保護するために前記下部ゲート電極１９、
２０上にＳｉ ₃ Ｎ ₄ からなる絶縁膜２２を形成し（第３工
程）、絶縁膜２２上に絶縁膜２３（犠牲層）を形成し
（第４工程）、絶縁膜２３上に梁形状の可動上部ゲート
電極２４を形成する（第５工程）。さらに、下部ゲート
電極２０に対し自己整合的に不純物を拡散して下部ゲー
ト電極２０の両側において固定電極３０，３１を形成し
（第６工程）、可動上部ゲート電極２４の変位に伴う固
定電極３０，３１間の電流の変化を検出できるように、
可動上部ゲート電極２４の下の絶縁膜２３をエッチング
除去した（第７工程）。

【００３８】その結果、図１〜図４に示すように、Ｐ型
シリコン基板１（半導体基板）と、Ｐ型シリコン基板１
上に配置されたゲート酸化膜４３と、ゲート酸化膜４３
上に配置された下部ゲート電極４４と、前記ゲート酸化
膜を保護するために下部ゲート電極４４上に配置された
Ｓｉ ₃ Ｎ ₄ からなる絶縁膜４５と、Ｐ型シリコン基板１に
おける下部ゲート電極４４の両側に下部ゲート電極４４
に対し自己整合的に形成された不純物拡散層よりなる固
定電極８，９と、Ｐ型シリコン基板１の上方に下部ゲー
ト電極４４と所定の間隔を隔てて配置された梁構造の可
動上部ゲート電極４とを備え、加速度の作用に伴う可動
上部ゲート電極４の変位によって生じる固定電極８，９
間の電流の変化で加速度を検出する。つまり、Ｐ型シリ
コン基板１上にゲート酸化膜４３を介して配置された下
部ゲート電極４４と、Ｐ型シリコン基板１における下部
ゲート電極４４の両側に下部ゲート電極４４に対し自己
整合的に形成された不純物拡散層よりなる固定電極８，
９とから電界効果型トランジスタを構成し、Ｐ型シリコ
ン基板１の上方に所定の間隔を隔てて配置された梁構造
の可動上部ゲート電極４を備え、加速度の作用に伴う可
動上部ゲート電極４の変位によって生じる電界効果型ト
ランジスタの出力変化（ドレイン電流変化）で加速度を
検出するようにした。

【００３９】このように、下部ゲート電極４４を有した
トランジスタ型半導体加速度センサにおいては、下部ゲ
ート電極４４が直接ゲート酸化膜４３上に形成されてお
りチャネル上にゲート酸化膜４３が配置され基板１が保
護されている。このことにより、トランジスタ特性の経
時変化、ドレイン電流のドリフト等を生じること無く、
トランジスタを動作させるための電圧をチャネルに印加
することが可能となる。よって、チャネル付近の構造が
通常のＭＯＳ型トランジスタと同様であり、リーク電
流、出力の経時変化を抑制し、長寿命の加速度センサが
得られることになる。

【００４０】又、これらのプロセスは、全てＩＣの作製
プロセスそのもの、あるいは、その流用であるため、Ｉ
Ｃで構成された回路部とセンサ構造体の一体化が、著し
く容易に可能となる。

【００４１】尚、本実施例で図１では、下部ゲート電極
４４を長方形状部４４ａと帯状部４４ｂとから構成し、
長方形状部４４ａの上方に可動上部ゲート電極４を配置
するとともに帯状部４４ｂに固定電極８，９を形成した
が、同一箇所に下部ゲート電極４４と可動上部ゲート電
極４と固定電極８，９とを配置してもよい。（第２実施例）次に、第２実施例を第１実施例との相違
点を中心に説明する。

【００４２】図１５に本実施例の半導体加速度センサの
平面図を示し、図１６に図１５のＤ−Ｄ断面を示す。図
１に示す第１実施例では、可動上部ゲート電極に対し
て、１つのトランジスタを配置していたが、図１５に示
す第２実施例では、可動上部ゲート電極４６に対して、
２つの電界効果型トランジスタが配置されている。そし
て、そのそれぞれの下部ゲート電極４７，４８が可動上
部ゲート電極４６に対して、部分的に重なるように対称
に配置されている。

【００４３】それぞれのトランジスタは、下部ゲート電
極４７，４８と、そのそれぞれに対して、両側に配置さ
れたＮ型拡散層よりなる固定電極４９，５０及び５１，
５２から構成されている。又、それぞれの固定電極４
９，５０，５１，５２はコンタクトホール５３，５４，
５５，５６を介してアルミ配線５７，５８，５９，６０
と接続されている。

【００４４】エッチング領域６１は、図示されていない
絶縁膜のうち犠牲層としてエッチングされる領域を示
し、犠牲層エッチングを行うことで、可動上部ゲート電
極４６（ポリシリコン）は２箇所の固定端６２，６３で
固定された可動構造となる。

【００４５】図１６において、可動上部ゲート電極４６
に電圧を印加すると、可動上部ゲート電極４６と下部ゲ
ート電極４７，４８で構成される静電容量とゲート酸化
膜容量に応じて決まる電圧が下部ゲート電極４７，４８
に印加され、電界効果型トランジスタのドレイン電流が
流れる。

【００４６】次に、二次元検出可能な加速度センサの作
動を、図１６を用いて説明する。本加速度センサは、加
速度を受けて、図１６に示すｚ方向に可動上部ゲート電
極４６が変位した場合には、可動上部ゲート電極４６と
下部ゲート電極４７，４８との間のギャップが小さくな
るために、その静電容量が増大し、従って、先に示した
（１），（２）式にしたがってドレイン電流が増大す
る。

【００４７】一方、本半導体加速度センサが、加速度を
受けて、図１６に示すｘ方向に可動上部ゲート電極４６
が変位した場合には、下部ゲート電極４７，４８との間
の重なり面積が一方は増大し他方は減少する。その結
果、可動上部ゲート電極４６と下部ゲート電極４７，４
８との間の静電容量が一方は増大し他方は減少する。よ
って、（１），（２）式に従って、ドレイン電流は一方
が増大し、他方が減少する。

【００４８】このように、本半導体加速度センサは、２
つの電流量の増減で二次元の加速度を検出することがで
きる。このように本実施例では、トランジスタを２組配
置し、その下部ゲート電極４７，４８の一部が可動上部
ゲート電極４６と重なるような構造にし、可動上部ゲー
ト電極４６が加速度を受けて変位したときに、その重な
り部分の面積が一方は増加し他方は減少する構造とし
た。こうすることで、２つのトランジスタの電流の増減
から、梁の水平及び垂直方向の加速度を検出することが
可能となる。即ち、２つの電流量が同相で変化した場合
には、梁は基板に対して垂直方向に変位し、２つの電流
量が逆相で変化した場合には、梁は、基板に対して水平
方向に変位したものとして加速度を検出することができ
る。このことは、１つの加速度検出構成で二次元の検出
方向をもつことを可能とするものである。（第３実施例）次に、第３実施例を第２実施例との相違
点を中心に説明する。

【００４９】図１７に本実施例の半導体加速度センサの
斜視図を示す。本実施例は、三次元の加速度を検出する
三次元トランジスタ型半導体加速度センサとしたもので
ある。

【００５０】シリコン基板４６上にセンサ部６５がその
梁の長手方向が図中のｙ方向になるように配置されてい
る。又、シリコン基板４６上にセンサ部６６がその梁の
長手方向が図中のｘ方向になるように配置されている。

【００５１】つまり、下部ゲート電極６７，６８を有す
る可動上部ゲート電極６９と、下部ゲート電極７０，７
１を有する可動上部ゲート電極７２とが配置されるとと
もに、固定電極７３，７４，７５，７６，７７，７８，
７９，８０が配置されている。その他の絶縁層、アルミ
配線、コンタクトホール等は省略されている。既に述べ
たように、センサ部６５は電極７３と７４及び７５と７
６の間の電流量の増減で、ｘ方向とｚ方向の加速度を検
出することができる。さらに、センサ部６６は、電極７
７と７８及び７９と８０との間の電流量の増減で、ｙ方
向とｚ方向の加速度を検出することができる。

【００５２】従って、このように第２実施例に示すトラ
ンジスタ型半導体加速度センサを同一シリコン基板上に
互いに直交して２個配置することで三次元の加速度セン
サを実現できる。よって、１つのシリコンチップ上で三
次元の加速度の検出が可能になる。

【００５３】尚、この発明は上記各実施例に限定される
ものではなく、例えば、各半導体加速度センサはＰ型基
板について説明してきたが、Ｎ型基板で拡散層の不純物
をＰ型としたものでもよい。

【００５４】又、各実施例は両持ち梁で示したが、片持
ち梁でもよい。さらに、各実施例では検出する電流とし
て（１）式の飽和領域のドレイン電流で説明したが、線
形領域のドレイン電流を検出に用いることも可能であ
る。

【００５５】

【発明の効果】以上詳述したようにこの発明によれば、
リーク電流、出力の経時変化を抑制し得ることができる
優れた効果を発揮する。また、１つの加速度検出構成で
二次元の検出方向をもつことが可能となる。

【図面の簡単な説明】

【図１】第１実施例の半導体加速度センサの平面図であ
る。

【図２】図１のＡ−Ａ断面図である。

【図３】図１のＢ−Ｂ断面図である。

【図４】図１のＣ−Ｃ断面図である。

【図５】半導体加速度センサの製造工程を示す断面図で
ある。

【図６】半導体加速度センサの製造工程を示す断面図で
ある。

【図７】半導体加速度センサの製造工程を示す断面図で
ある。

【図８】半導体加速度センサの製造工程を示す断面図で
ある。

【図９】半導体加速度センサの製造工程を示す断面図で
ある。

【図１０】半導体加速度センサの製造工程を示す断面図
である。

【図１１】半導体加速度センサの製造工程を示す断面図
である。

【図１２】半導体加速度センサの製造工程を示す断面図
である。

【図１３】半導体加速度センサの製造工程を示す断面図
である。

【図１４】半導体加速度センサの製造工程を示す断面図
である。

【図１５】第２実施例の半導体加速度センサの平面図で
ある。

【図１６】図１５のＤ−Ｄ断面図である。

【図１７】第３実施例の半導体加速度センサの斜視図で
ある。

【図１８】従来技術による半導体加速度センサの断面図
である。

【符号の説明】

１半導体基板としてのＰ型シリコン基板４可動上部ゲート電極８，９固定電極１７半導体基板としてのＰ型シリコン基板１８ゲート酸化膜１９，２０下部ゲート電極２３犠牲層としての絶縁膜２４可動上部ゲート電極３０，３１固定電極４３ゲート酸化膜４４下部ゲート電極

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平４−278464（ＪＰ，Ａ) 特開平４−25764（ＪＰ，Ａ) 特開昭62−94988（ＪＰ，Ａ) 特開昭59−74682（ＪＰ，Ａ) 特開昭54−162975（ＪＰ，Ａ) 特開昭53−66179（ＪＰ，Ａ) 特開昭55−52262（ＪＰ，Ａ) 特公昭48−14877（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/84 G01P 15/08

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板上に配置されたゲート酸化膜と、前記ゲート酸化膜上に配置された下部ゲート電極と、前記半導体基板における前記下部ゲート電極の両側に下
部ゲート電極に対し自己整合的に形成された不純物拡散
層よりなる固定電極と、前記半導体基板の上方に前記下部ゲート電極と所定の間
隔を隔てて配置された梁構造の可動上部ゲート電極とを
備え、加速度の作用に伴う前記可動上部ゲート電極の変位によ
って生じる前記固定電極間の電流の変化で加速度を検出
するようにし、前記下部ゲート電極が前記可動上部ゲート電極に対して
部分的に重なるように配置されていることを特徴とする
半導体加速度センサ。
【請求項２】前記ゲート酸化膜を保護するために前記
下部ゲート電極上に配置されたＳｉ _３Ｎ _４からなる絶縁
膜を更に備えたことを特徴とする請求項１に記載の半導
体加速度センサ。