JP2918299B2 - 半導体圧力センサおよびそれを有する半導体装置の製造方法 - Google Patents

半導体圧力センサおよびそれを有する半導体装置の製造方法

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はシリコン半導体基板にピエゾ抵抗素子を配置
した半導体圧力センサおよびそれを組み込んだ半導体装
置の製造方法に関するものである。
［従来の技術］ 半導体圧力センサは（以下単に圧力センサと称す）小
型軽量で高性能、応答性に優れていることから、自動
車、計測分野、FA分野等で多用されるようになってきて
いる。
この種の圧力センサは文献T.IEE Japan,Vol.109−C,N
o.12（1989）P.855−856で開示されているように、シリ
コンダイアフラム上に形成したピエゾ抵抗素子の圧力に
よる抵抗変化を利用して、圧力を検出する構成が一般的
である。
従来のこの種の圧力センサの製法を第１の例として第
３図を用いて説明する。
まず（ａ）図のようにｎ形の結晶面（100）のシリコ
ン基板１に熱酸化膜２を形成し公知のホトリソグラフィ
・エッチング技術（以下ホトエッチと略す）でピエゾ抵
抗素子を形成する領域の熱酸化膜２を選択的に除去した
後、イオン注入法または熱拡散法で不純物を導入し、ア
ニールして拡散層３を形成する。このとき拡散層３上及
び露出しているシリコン面には酸化性雰囲気でアニール
することにより、酸化膜が再度形成されるが、ここでは
図示していない。
次に（ｂ）図のように、拡散層３上に公知のホトエッ
チ技術でコンタクト窓４を開孔した後、A1配線５及び素
子を保護するためのパッシベーション膜６を形成する。
パッシベーション膜６にボンディングワイヤ接続用の窓
７を開孔し、素子形成を完了する。８は拡散層３を形成
するときに基板裏面に形成された酸化膜である。
次に（ｃ）図のように、エレクトロンワックスを利用
して基板１の表面に石英ガラス基板などを貼り付けて、
基板１の表面を保護した後、基板１の裏面にレジストを
コーティングする（石英ガラス基板、レジストは図示し
ない）。
次に両面マスクアライナーを用いて、基板１の表面の
拡散層３の位置に合わせて基板１の裏面のレジストをパ
ターンニングし、さらにレジストをマスクに裏面が酸化
膜８を選択的に除去する。
次に、レジストを除去し、裏面酸化膜８をマスクにKO
Hを主成分とするアルカリ性のエッチャントで所定の時
間異方性エッチングを行ない、ダイアフラム９を形成す
る。アルカリ性のエッチャントでは結晶面の方位によっ
てエッチングレートが異なるため、（ｃ）図に示すよう
に（100）基板の場合、横方向にエッチングの遅い（11
1）面が表われるため、Ｖ字溝状の側面ができる。従っ
てダイアフラム９は図示したように台形状に仕上げるこ
とができる。また、裏面酸化膜８で保護されエッチング
されない基板１の部分はダイアフラム９をささえる台座
91として使用される。
この後、前記保護用の石英ガラス基板から基板１を分
離し、圧力センサのチップが完成する。
半導体圧力センサはダイアフラム９面に圧力をかけた
ときにダイアフラム９面が歪み、その結果ピエゾ抵抗素
子となる拡散層の抵抗変化を利用するものであり、台座
91はダイアフラム９をささえると共に、圧力センサチッ
プをパッケージ等にマウントする際のチップ全体の強度
を確保するために所定の厚さが必要である。
半導体圧力センサではこのダイアフラムの厚さ、及び
表面の素子に対する位置精度がその性能、例えば感度、
応答性や精度に大きく影響することから、厚さと位置精
度のコントロールが大変重要である。
以上は圧力センサのみの場合の説明であるが、この種
の圧力センサはシリコン基板を使うことから、他の半導
体素子と一体化していわゆるLSIとして集積化すること
が盛んに行なわれている。その例としてバイポーラ型半
導体素子と一体化する従来の製法を第４図に示す。
まず（ａ）図のように公知のバイポーラ型ICの工程と
同様の方法で、厚さ500μｍ程度の（100）のｐ型基板１
にn+埋込層72,n型エピタキシャル層73,p+分離層76とを
順に形成する。次に（ｂ）図のように、前記エピタキシ
ャル層73上に約5000Åの熱酸化膜２を形成し、公知のホ
トエッチ技術でピエゾ抵抗素子を形成する領域及びバイ
ポーラトランジスタのベース層を形成する領域の熱酸化
膜２を選択的に除去した後、イオン注入法又は熱拡散法
で不純物をそれぞれ導入し、アニールしてピエゾ抵抗層
３及びベース層77を形成する。このとき酸化性雰囲気で
アニールすることにより露出しているシリコン面には酸
化膜２が再度形成される。
続いて（ｃ）図のように公知の技術でバイポーラトラ
ンジスタのエミッタ層78を形成しさらに続けてコンタク
ト窓４の開孔、A1配線５及び素子を保護するためのパッ
シベーション膜６を形成する。パッシベーション膜６に
ボンディングワイヤ接続用の窓７を開孔し、素子形成を
完了する。また基板裏面にはこれらの過程で表面と同様
に裏面酸化膜８が形成されている。
次に（ｄ）図のように、エレクトロンワックス等を利
用して基板１の表面に石英ガラス基板などを貼り付け
て、基板１の表面を保護した後、基板１の裏面にレジス
トをコーティングする（石英ガラス基板、レジストは図
示しない）。次に両面マスクアライナーを用いて、基板
１の表面のピエゾ抵抗層３の位置に合わせて基板１の裏
面のレジストをパターンニングし、さらにレジストをマ
スクに裏面の酸化膜８を選択的に除去する。
次に、レジストを除去し、裏面酸化膜８をマスクにKO
Hを主成分とするアルカリ性のエッチャントで所定の時
間異方性エッチングを行ない、ダイアフラム９を形成す
る。
このときダイアフラム９の厚さを精度よく制御するた
めに、あらかじめピエゾ抵抗抵抗層の直下にP+埋込層又
はN+埋込層を形成しておき、エッチング速度の不純物濃
度依存性を利用したエッチストップ技術がよく用いられ
る。アルカリ性のエッチャントでは結晶面の方位によっ
てエッチングレートが異なるため第１の従来例同様（10
0）基板の場合横方向にエッチングの遅い（111）面が現
われ、側面はテーパ状に仕上がる。
従って、ダイアフラム９は図示したように台形状に仕
上げることできる。
また、裏面酸化膜８で保護され、エッチングされない
基板１の部分はダイアフラム９をささえる台座91として
の役割を果たして、回路素子が圧力によって影響される
のを防止している。
この後前記保護用の石英ガラス基板から基板１を分離
し、圧力センサのチップを完成する。
［発明が解決しようとする課題］ 以上述べた方法では次のような問題点がある。
１）シリコン基板では通常工程処理中の基板のワレやか
けを防ぐために例えば４″φウエハでは400〜500μｍ程
度の厚さを必要とする。このためダイアフラム形成に必
要な30〜50μｍ程度の厚さまでエッチングするには長時
間かかる上、厚さの制御性が極めて悪くなる。またダイ
アフラム形成直前にバックラップなどを利用して、基板
裏面全体を200μｍ程度研磨する方法も考えられるが、
裏面の酸化膜も除去されるため、酸化膜を再度形成する
必要があるなど実現性は困難である。
２）シリコン基板をあらかじめ200μｍ程度にうすくし
ておくと、前述したように工程中の基板のワレやかけな
どにより歩留が著しく低下する。
３）両面アライナーは通常シリコン基板とマスクを密着
させる方式を使うので、シリコン基板やマスクに対する
ダメージが大きく歩留りが低下する。
また石英ガラス基板に貼付けたままで裏面のレジスト
コーティングや両面アライナーによる合わせなどを行な
うため、一般的な集積回路の製造方法よりその位置合わ
せ精度やパターンニング精度が劣る。
この発明は以上述べた両面アライナーを使用するため
に物理的、機械的ダメージを与える結果歩留を低下さ
せ、さらに位置合わせ精度が劣るために合わせマージン
が大きいという問題と、ダイアフラムのエッチグ時間が
長く、厚さの制御性が劣り、又ダイアフラムのサイズが
大きくなるため高集積化が難しいという問題を除去する
ため、 両面アライナーを不要とし、ダイアフラムの位置合わ
せ精度及びダイアフラムのエッチング制御性を向上し、
集積回路との同時形成が容易で高歩留が得られる優れた
製造方法を提供することを目的とする。
［課題を解決するための手段］ この発明は半導体圧力センサの製造方法に於いて基体
として、工程の最初にシリコン基板上にダイアフラム形
状及び合わせマークを形成し、次に基板上の全面にポリ
シリコンを厚く成長させた後、基板の裏面より合わせマ
ークが現われるまで研磨し、研磨面にピエゾ抵抗素子を
形成し、その後裏面のポリシリコンを除去するようにし
たものである。
後述する実施例で第１の実施例が上述の基本的技術で
あり、第２の実施例は合わせマークを半導体基板のグリ
ッドライン領域に設けた例、第３の実施例は外気汚染防
止のために絶縁膜として酸化膜の他に窒化膜を設けた
例、第４の実施例はバイポーラ型半導体素子と一体化し
た製法例である。
［作用］ 本発明は前述のような製造方法としたため、以下のよ
うな作用効果が実現できる。
１）ダイアフラムの厚さは合わせマークのパターン寸法
によって決定されるので、従来例のようにエッチングで
制御する必要はなく、非常に精度よくかつ薄く形成でき
る。
２）圧力を検出する拡散抵抗素子はダイアフラムを形成
するときに同時に設けた合わせマークを使って基板の表
面から位置合わせができるので、集積回路の製造で一般
的に使用されるアライナーが使用でき極めて精度のよい
位置合わせができ、両面アライナー等は必要ない。
３）シリコン基板のダイアフラムは工程の最初で形成し
ているため、基板の厚さは薄くなっているが、基板の裏
面にポリシリコン層を裏打ちして支持体を設けてあるの
で、トータルの厚さは通常の集積回路で使用する基板の
厚さと同等にでき、工程途中で基板の割れやカゲなどに
より歩留が低下することを低減できる。
４）ダイアフラムの裏面は酸化膜でおおうようにしたの
で、ダイアフラムの裏面から外圧力をかける場合、圧力
雰囲気による汚染などに対して保護する効果があり信頼
性が向上する。第３の実施のようにさらに窒化膜を儲け
ればなお一層向上する。
５）ダイアフラムは裏面の酸化膜で分離された構造、即
ち誘電体分離と同じ構造となるので、誘電体分離を使用
した集積回路と一体化することにより、集積化圧力セン
サの実現も容易となる。
６）第２の実施例のように合わせマークをグリットライ
ンの全域に設ける、即合わせマークそのものをグリッド
ラインすることにより、機械的なダイシングマシーンに
よるスクライブが不要となる。
［実施例］ 本発明の基本的な製造方法を第１の実施例として第１
図に示す。
まず（ａ）図に示すように、一般的に集積回路の製造
でよく使われる例えば基板サイズ４″φで厚さ500μｍ
のｎ型の結晶面（100）のシリコン基板１に約5000Åの
熱酸化膜２を形成し、公知のホトエッチ技術でダイアフ
ラム形成領域及び後の拡散抵抗パターンを形成する際に
使用する合わせマーク領域の上記熱酸化膜２を選択的に
除去し、従来例と同様にKOHを主成分とするアルカリ系
の異方性エッチャントで第１のシリコンエッチングを行
なう。第１のエッチング工程に於いて御出しているシリ
コンを150μｍ程度エッチングし、ダイアフラム９及び
合わせマーク10を形成する。このとき従来例と同様に異
方性エッチングによりダイアフラム９及び合わせマーク
10の側面には（111）面が現われ、Ｖ字溝の形状とな
る。
次に（ｂ）図のように、上記基板１上の露出している
シリコン面を再度熱酸化し、約2000Å程の酸化膜21を形
成する。このとき、マスクとして用いた熱酸化膜２を除
去して基板１の表面全体に酸化膜21を形成しなおしても
よい。
しかる後に再度ホトエッチを行ない合わせマーク10の
底面の酸化膜21のみを選択的に除去し、続けて前述と同
様に第２のシリコンエッチングを行なう。これによって
合わせマーク10の（100）面は消失し、（111）面だけに
よるＶ字溝となり、シリコンのエッチングはほとんど停
止し、合わせマーク10が完成される。
形成された合わせマーク10について第２図を用いて詳
細に説明する。図は合わせマーク10の拡大図であり、第
１図のシリコンエッチングで形成された合わせマーク10
の底面の酸化膜21を選択的に除去したときの幅をＷとす
ると、第２のシリコンエッチングで得られた溝の深さｄ
との間には簡単な幾何学的関係が成り立つ。（参考文
献：沖電気研究開発,Vol.50,NO.1［122］（昭和59−
８）P.71−74） ｄ＝W/2ton54.7゜≒0.7W 従って幅Ｗの寸法を決めれば容易に深さｄが決定でき
る。例えば幅が50μｍであれば溝の深さｄは35μｍに仕
上がる。
これは（111）面と（100）面のエッチング選択比が充
分大きく、（100）面のエッチングが終了時点で溝のエ
ッチングがほぼ終了し、溝の深さｄが決まるからであ
る。
次に（ｃ）図のように、再度シリコンが露出している
合わせマーク10のＶ溝部分に酸化膜22を形成し、ついで
基板１の表面にCVD法によりポリシリコン層30を約300μ
ｍ成長させる。ここで使用するCVD法としてはSiH2Cl2の
水素還元反応が用いられ成長速度は２〜５μm/分程度で
ある。
次に（ｄ）図のように、上記ポリシリコン層30を成長
させた基板１の裏面を図中で示す点線の部分は即ち合わ
せマーク10のＶ字溝の先端が現われるまで研磨除去す
る。この研磨技術は先述の文献沖電気研究開発vol.51 N
O.1,P74で開示されているように、誘導体分離基板や単
結晶シリコン基板を製造するのに使われるものであり、
基準面作成、単結晶シリコン除去、ウエハポリッシュな
どの一連の工程を順に施して、シリコン基板と同様な結
晶性をもつ単結晶面がえられる。この研磨によって基板
１の厚さはダイアフラム９上で図に示したｄ（＝35μ
ｍ）であり、また、その他の領域ではｄ＋150μｍ＝185
μｍとなっている。
次に（ｅ）図のように、研磨除去した上記基板１の表
面に熱酸化膜23を約3000Å形成する。同時にポリシリコ
ン側にも熱酸化膜24が形成される。
その後（ｆ）図のように、基板１の単結晶面側に従来
例と同様にピエゾ抵抗素子となる拡散抵抗層３を作り、
ついでコンタクト窓４を開孔、A1配線５、パッシベーシ
ョン膜６を形成する。このとき拡散抵抗層３のパターン
形成は基板１の単結晶表面に露光している合わせマーク
10を使って表面から位置合わせが行なわれるので、ダイ
アフラム９上の所定位置に正確に配置することができ
る。
次に（ｇ）図のように、素子形成が完了した基板１の
表面にレジストをコーティングしレジストをマスク材と
して基板１の裏面のポリシリコン層９を前述のアルカリ
性エッチャントで、ダイアフラム９の領域中のポリシリ
コン層９がなくなるまで除去し、圧力センサチップを完
成する。
従来例と同様に石英ガラスを表面に貼付けて表面を保
護する方法を用いてもよい。
ポリシリコン層９のエッチングは熱酸化膜2,21,22で
停止するのでシリコン基板１がエッチングされることは
ない。従ってダイアフラム９の厚さは合わせマーク10を
形成したときの第２のシリコンエッチングで得られた溝
の深さｄと同じであり、本実施例では35μｍに仕上がる
ことになる。
第２の実施例は合わせマークをチップのグリッドライ
ン上に設けるようにしたものである。第１図の実施例で
説明したように、合わせマークはダイアフラム形成後、
さらにエッチングを追加して形成するために、合わせマ
ークの寸法Ｌはダイアフラムの台座となる部分の基板の
厚さをＤとしたとき と現わされる。従ってＤ＝185μｍとするとＬ≧265μｍ
必要となり、合わせマークに必要な領域はかなり大きく
なる。従って各チップ内に合わせマークを設けると合わ
せマークの占有面積が大きくなりチップの収率を落とす
ことになる。
かかる欠点を改良した第２の実施例を第５図を用いて
説明する。（ａ）図はダイアフラム形成時に形成する合
わせマークをグリッドラインの全域に設けた例を示す。
第１の実施例と同様にダイアフラム９を形成後、第２の
シリコンエッチングを行ない、合わせマーク10を完成し
た状態を示す。23は熱酸化膜、１はｎ型Si基板である。
（ｂ）図は（ａ）図の基板を表面から見た図であり、合
わせマーク10とグリッドラインが同時に形成されている
ことを示す。図中矢印で示したAA′に於ける断面図が
（ａ）図と等価である。これ以降の工程は第１の実施例
と同様であるため途中の工程は省略し、（ｃ）図に素子
形成を完了した基板をワックス60を用いて石英ガラス基
板50に貼り付けて裏面のポリシリコンを除去した状態を
示す。図中では合わせマーク10のＶ溝頂部に酸化膜23が
残っているが、その厚さは１μｍ以下と薄く各チップを
接続する強度はない。
第２の実施例ではチップを分割するためのグリッドラ
イン上に合わせてマークを設けたため合わせマークの占
有面積によりチップの収率を落とすことがなくなり、ま
たダイシンクマシーンによる機械的なスクライブが必要
となり、チップのかけやワレを低減でき、さらにはスク
ライブ時の機械的な歪がピエゾ抵抗素子に及ぼす影響を
完全になくすことができる。なおこの第２の実施例は、
以下に述べる第３、第４の実施例にも適応できることは
勿論である。
第６図は本発明の第３の実施例であり、絶縁膜として
酸化膜の他に窒化膜も使用し、ダイアフラム部の外部汚
染保護を一層向上したものである。以下第６図により説
明する。
（ａ）図は第１図の実施例と全く同様の工程である。
即ち、基板１上に酸化膜２を形成して、ダイアフラム
９、合わせマーク10の部分をエッチング形成する。
次に（ｂ）図のように、上記基板１上の露出している
シリコン面を再度熱酸化して約2000Åの熱酸化膜21を形
成し、さらに続けて約500Åの窒化膜（Si3N4）50を全面
に形成する。
続いて（ｃ）図のように、公知のホトエッチでダイア
フラム21面全体及び合わせマーク10の側面の窒化膜50が
残るように選択エッチし、続けて該窒化膜50をマスクに
して、合わせマーク10の底面の酸化膜21をエッチング除
去する。このとき厚い酸化膜２もエッチングされるが、
その厚さは60Å以上と厚いので4000Å程度残ることにな
る。しかる後に前述と同様に第２のシリコンエッチング
を行なう。これによって合わせマーク10の（100）面は
消失し（111）面だけによるＶ字溝となる。
（ｄ）図から（ｇ）図までは、窒化膜50が形成されて
いる違いのみで工程としては第１の実施例の工程を示し
た第１図の（ｃ）図から（ｆ）図までと同様であるので
詳しい説明は省略するが、概括すれば、（ｃ）図までに
形成された基板上にポリシリコン層30を堆積し、裏面を
（ｅ）図の破線で示したところまで研磨除去し、酸化膜
23形成、ピエゾ抵抗素子の拡散層３を形成し、（ｇ）図
のようにA1配線５、パッシベーション膜６を形成する。
次に（ｈ）図のように、上記素子形成が完了した基板
１の表面にレジストをコーティングしレジストをマスク
材として基板１の裏面のポリシリコン層９を前述のアル
カリ性エッチャントで、ダイアフラム９の領域中のポリ
シリコン層９がなくなるまで除去する。
従来例と同様に石英ガラスを表面に貼付けて表面を保
護する方法を用いてもよい。
ポリシリコン層９のエッチングは窒化膜50で停止する
のでシリコン基板１がエッチングされることはない。従
ってダイアフラム９の厚さは合わせマーク10を形成した
ときの第２のシリコンエッチングで得られた溝の深さｄ
と同じであり、本実施例では35μｍに仕上がることにな
る。
次に（ｉ）図のように窒化膜50をマスクにダイアフラ
ムの台座部分の厚い酸化膜２をフッ酸系のエッチャント
でエッチング除去した後、表面のレジストを除去し、圧
力センサチップを完成する。
これによりダイアフラム面は酸化膜21及び窒化膜50の
積層で完全に保護されることになり、又台座部分の表面
はシリコンが露出し、チップをパッケージに実装する際
に台座部分のシリコンがパッケージの金属と容易に共晶
反応をおこすことができ、従来技術と同様にダイスボン
ディングが可能となる。
第７は本発明の第４の実施例であり、圧力センサとバ
イポーラ型半導体素子を同一基板に集積化する工程を示
すもので、従来例の第２の例（第４図）に対応するもの
である。
同図の（ａ）図は第１、第３の実施例と全く同様であ
るので説明は省略する。
その後（ｂ）図のように、上記基板１上の露出してい
るシリコン面を再度熱酸化して約2000Åの熱酸化膜21を
形成し、続いて公知のホトエッチで合わせマーク10の底
面の酸化膜21を選択的にエッチング除去する。しかる後
に前述と同様に熱酸化膜2,21をマスクに第２のシリコン
エッチングを行なう。これによって合わせマーク10の
（100）面は消失し（111）面だけによるＶ字溝となる。
次に（ｃ）図のように、再度シリコンが露出している
合わせマーク10のＶ溝部分に約2000Åの酸化膜22を形成
し、さらに続けて約800Åの窒化膜（Si3N4）50を全面に
CVD法で形成する。ついで公知のホトエッチで合わせマ
ーク10の全面及び第１のダイアフラム９の側面を残すよ
うに窒化膜50を選択的にエッチング除去する。
この後、基板１の全面にCVD法によりポリシリコン層3
0を300μｍ程度に厚く成長させ、かつ成長面を平坦化研
磨して基板１からの厚さを250μｍ程度に調整する。
ここで使用するCVD法としてはSiH2Cl2の水素還元反応
が用いられる成長速度は２〜５μm/分程度である。
次いで（ｄ）図のように、第１、第３の実施例同様、
上記ポリシリコン層30を成長させた基板１の裏面を図中
で示す点線の部分即ち合わせマーク10のＶ字溝の先端が
現われるまで研磨除去する。この研磨によって基板１の
厚さは第１のダイアフラム９上で第２に示したｄ（＝35
μｍ）でありその仕上り精度は±５μｍ程度である。ま
たその他の領域ではｄ＋150μｍ＝185μｍとなってい
る。従ってポリシリコン層30も含めて基板全体の厚さは
435μｍとなる。
次に（ｅ）図のように、研磨除去した上記基板１の表
面の第１のダイアフラム９上及び次工程で形成する分離
層形成領域にP+埋込層71、並びにバイポーラトランジス
タ形成領域にN+埋込層72を公知の酸化膜をマスクにした
選択拡散を用いてそれぞれ形成する。
例えばP+埋込層71はシート抵抗200Ω／口、接合深さ
２μｍ、N+埋込層72はシート抵抗20Ω／口、接合深さ４
μｍ程度に形成する。このとき、P+埋込層71及びN+埋込
層72は合わせマーク10のＶ字溝の先端74を使用して位置
合わせするこよにより、第１のダイアフラム９に対して
正確にその位置を決定することができる。
その後基板表面の酸化膜を除去した後、比抵抗２Ωc
m、厚さ10μｍ程度のｎ型エピタキシャル層73を形成す
る。合わせマーク10の先端74はエピタキシャル層73の成
長中も引継がれてエピタキシャル層73の表面に露出する
ので、これ以降の工程で合わせマークとして使用しても
よいし、また公知のICの製法で使用されるようにP+埋込
層71、N+埋込層72を形成する際の段差を利用して合わせ
マークを作り直して使用してもよい。
前記エピタキシャル層73に酸化膜75を形成した後、
（ｆ）図のように分離層76をP+埋込層77に接続するよう
に選択形成する。これ以降の素子形成工程は従来技術と
全く同様であるので説明を簡略化する。３はピエゾ抵抗
素子となる拡散抵抗層であり、前記の合わせマークを使
用して第１のダイアフラム９上の所定位置に正確に配置
される。77,78,79はそれぞれバイポーラトランジスタの
ベース層、エミッタ層、コレクタ層とり出し拡散層であ
り、80は回路構成用の拡散抵抗でありいずれも選択的に
拡散して形成する。各素子の拡散層上にコンタクト窓を
開孔し、続いて電極配線５、パッシベーション膜６、配
線とり出し用のボンディングパット７を形成してピエゾ
抵抗素子、NPNバイポーラトランジスタ、拡散抵抗素子
は完成する。NPNバイポーラトランジスタ、拡散抵抗は
圧力による影響がないように基板１の厚い部分である台
座91上に配置される。
次に（ｇ）図に示すように、上記素子形成が完了した
基板１の表面にワックス85をコーティングしワックス85
をマスク材として基板１の裏面のポリシリコン層30を前
述のアルカリ性エッチャントで第１のダイアフラム９の
領域中のポリシリコン層30がなくなるまで除去する。
従来例と同様に石英ガラスを表面に貼付けて表面を保
護する方法を用いてもよい。
ポリシリコン層30のエッチングは熱酸化膜2,21及び窒
化膜50で停止するのでシリコン基板１がエッチングされ
ることはない。従って第１のダイアフラム９の厚さは合
わせマーク10を形成したときの第２のシリコンエッチン
グで得られた溝の深さｄと同じであり、本実施例では35
μｍに仕上がることになる。またその仕上り精度は前述
したように±５μｍ程度である。
次にワックス85及び窒化膜50をマスクに第１のダイア
フラム９面の厚さ2000Åの熱酸化膜21をフッ酸系のエッ
チャントでエッチング除去する。このとき熱酸化膜２も
同時にエッチングされるが、熱酸化膜２は厚さが6000Å
以上あり、4000Å以上残ることになる。
続いて前述のアルカリ系の異方性エチャントでP+埋込
層に到達するまで第３のシリコンエッチングを行なう。
不純物濃度によってエッチングレートが異なるエッチャ
ントとしてはKOH系がよく知られておりP+埋込層71に到
達するとほとんどエッチングがストップし、第２のダイ
アフラム92を形成する。このようにKOH系のエッチャン
トではP+不純物濃度が高いとエッチレートが極めて遅く
なり、P+埋込層71がストッパーとして働くため、第２の
ダイアフラム92の厚さはP+埋込層71の拡散深さd1とエピ
タキシャル層の厚さd2によって決定される。d1,d2の精
度は集積回路の製造プロセスでは一般的に±５％以内に
制御されるので、例えば本実施例ではd1＝２μm,d2＝10
μｍであるから、そのバラツキは±0.6μｍとなり極め
て高精度に厚さを決定することができる。
次に（ｈ）図のように、ワックス85及び窒化膜50をマ
スクにダイアフラム９の台座91領域上の熱酸化膜２をフ
ッ酸系のエッチャントでエッチング除去した後表面のワ
ックス85を除去し圧力センサのチップを完成する。
これによって台座91を表面は基板のシリコンが露出
し、チップをパッケージに実装するさいに台座部分のシ
リコンがパッケージの金属と容易に共晶反応をおこすこ
とができ、従来技術を同様のダイスボンディングが可能
となる。
本方法では台座91上の酸化膜を除去したが、ガラスシ
ール等の方法を用いる場合には酸化膜の除去しなくても
よい。
［発明の効果］ 以上詳細に説明したようにこの発明によれば基本とし
て、工程の最初にシリコン基板上にダイアフラムを形成
し、かつその厚さおよび抵抗素子の位置合わせを決定す
る合わせマークを設け、またシリコン基板の裏面にポリ
シリコン層を成長させて基板の支持体を設けた後シリコ
ン基板を研磨するようにしたので、以下の効果が期待で
きる。
１）ダイアフラムの厚さは合わせマークのパターン寸法
によって決定されるので、従来例のようにエッチングで
制御する必要はなく、非常に精度よくかつ薄く形成でき
る。
２）圧力を検出する拡散抵抗素子はダイアフラムを形成
するときに同時に設けた合わせマークを使って基板の表
面から位置合わせができるので、集積回路の製造で一般
的に使用されるアライナーが使用でき極めて精度のよい
位置合わせができ、両面アライナー等は必要なく歩留も
向上できる。
３）シリコン基板のダイアフラムは工程の最初で形成し
ているため、基板の厚さは薄くなっているが、基板の裏
面にポリシリコン層を裏打ちして支持体を設けてあるの
で、トータルの厚さは通常の集積回路で使用する基板の
厚さと同等にでき、工程途中で基板の割れや欠けなどに
より歩留が低下することを低減できる。
４）本発明の上記効果より、ダイアフラムの厚さを精度
よく、再現性よく薄く形成でき、かつ集積回路技術の微
細加工技術を導入することにより超小型軽量、高感度、
高応答、高精度なシリコン圧力センサ用チップの製造が
可能となる。
５）ダイアフラムの裏面は酸化膜でおおわれているの
で、ダイアフラムの裏面から外圧力をかける場合、圧力
雰囲気による汚染などに対して保護する効果があり信頼
性が向上する。第３の実施例のように窒化膜を設ければ
なお一層保護効果が向上する。
６）ダイアフラムは裏面の酸化膜で分離された構造、即
ち誘電体分離と同じ構造であり、誘電体分離を使用した
集積回路と一体化することにより、集積化圧力センサの
実現が第４の実施例のように容易となる。
７）第２の実施例のように合わせマークをグリッドライ
ンの全域に設ける、即ち合わせマークそのものをグリッ
ドラインとすれば、機械的なダイシングマシーンによる
スクライブが不要となる。例えば、石英ガラス基板など
に貼付けて裏面のポリシリコン層を全部除去する方法で
チップの分割ができ、フィルムキャリヤ技術等により石
英ガラス基板から直接チップをフィルム上にボンディン
グすることが可能である。
【図面の簡単な説明】
第１図は本発明の第１の実施例の工程断面図、第２図は
合わせマーク部詳細説明図、第３図は第１の従来例の工
程断面図、第４図は第２の従来例の工程断面図、第５図
は本発明の第２の実施例構造図、第６図は本発明の第３
の実施例の工程断面図、第７図は本発明の第４の実施例
の工程断面図である。 １……半導体基板、2,21,23……酸化膜、３……拡散層
（ピエゾ抵抗素子）、４……コンタクト窓、５……A1配
線、６……パッシベーション膜、9,92……ダイアフラ
ム、10……合わせマーク、30……ポリシリコン層、50…
…窒化膜、71……P+埋込層、72……N+埋込層。

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体圧力センサの製造方法において、 （ａ） 半導体基板上に形成した絶縁膜を選択的に除去
    し、該絶縁膜をマスクとして、ダイアフラム構造および
    合わせマークを形成する工程、 （ｂ） 前記基板上に再度絶縁膜を形成し、前記合わせ
    マークの底部の該絶縁膜を除去した後、残った該絶縁膜
    をマスクとして前記合わせマークをＶ溝形状とする工
    程、 （ｃ） 次に再び前記基板上に絶縁膜を形成し、その上
    全面にポリシリコン層を堆積する工程、 （ｄ） 該ポリシリコン層を堆積した基板の裏面を前記
    合わせマークの先端が露出するまで研磨除去する工程、 （ｅ） 前記研磨除去した面に絶縁膜を形成し、前記露
    出した合わせマークで位置合わせした上、該絶縁膜を選
    択的に除去し、残った該絶縁膜をマスクにしてピエゾ抵
    抗素子としての拡散層を形成する工程、 （ｆ） 前記拡散層上にコンタクト窓を開け、金属配線
    を形成し、パッシベーション膜を形成する工程、 （ｇ）その後、前記ポリシリコン層を前記ダイアフラム
    内の該ポリシリコン層がなくなるまで除去する工程、 以上の工程を含むことを特徴とする半導体圧力センサの
    製造方法。
  2. 【請求項２】半導体圧力センサの製造方法において、 （ａ） 半導体基板上に形成した絶縁膜を選択的に除去
    し、該絶縁膜をマスクにして、ダイアフラム構造および
    合わせマークを形成する工程、 （ｂ） 前記基板上に再度絶縁膜を形成し、その上に第
    ２の絶縁膜を形成して、該第２の絶縁膜を前記ダイアフ
    ラム面全体および前記合わせマークの側面に残すよう選
    択エッチングし、次いで該第２の絶縁膜をマスクにして
    前記合わせマークの底部の前記絶縁膜を除去した後、前
    記合わせマークをＶ溝形状とする工程、 （ｃ） 次に再び前記基板上に絶縁膜を形成し、その上
    全面にポリシリコン層を堆積する工程、 （ｄ） 該ポリシリコン層を堆積した基板の裏面を、前
    記合わせマークの先端が露出するまで研磨除去する工
    程、 （ｅ） 前記研磨除去した面に再度絶縁膜を形成し、前
    記露出した合わせマークで位置合わせした上、該絶縁膜
    を選択的に除去し、残った該絶縁膜をマスクにしてピエ
    ゾ抵抗素子としての拡散層を形成する工程、 （ｆ） 前記拡散層上にコンタクト窓を開け、金属配線
    を形成し、パッシベーション膜を形成する工程、 （ｇ）その後、前記ポリシリコン層を前記ダイアフラム
    内の該ポリシリコン層がなくなるまで除去する工程、 （ｈ） 前記ポリシリコン層を除去した面の前記絶縁膜
    を前記第２の絶縁膜をマスクとしてエッチング除去する
    工程、 以上の工程を含むことを特徴とする半導体圧力センサの
    製造方法。
  3. 【請求項３】合わせマークを半導体基板のグリッドライ
    ン領域に設けたことを特徴とする請求項１または請求項
    ２記載の半導体圧力センサの製造方法。
  4. 【請求項４】半導体圧力センサを有する半導体装置の製
    造方法において、 （ａ） 半導体基板上に形成した絶縁膜を選択的に除去
    し、該絶縁膜をマスクにしてダイアフラム構造および合
    わせマークを形成する工程、 （ｂ） 前記基板上に再度絶縁膜を形成し、前記合わせ
    マークの底部の該絶縁膜を選択的に除去し、該合わせマ
    ークをＶ溝形状とする工程、 （ｃ） 前記合わせマークおよびダイアフラムの側面に
    第２の絶縁膜を選択的に形成した後、基板表面全面にポ
    リシリコン層を堆積する工程、 （ｄ） 該ポリシリコン層を堆積した基板の裏面を、前
    記合わせマークの先端が露出するまで研磨除去する工
    程、 （ｅ） 前記研磨除去した面に再度絶縁膜を形成し、前
    記露出した合わせマークで位置合わせした上、該絶縁膜
    を選択的に除去し、残った該絶縁膜をマスクにしてピエ
    ゾ抵抗素子として必要な埋込拡散層およびトランジスタ
    として必要な埋込拡散層を形成した後、前記絶縁膜を除
    去してエピタキシャル層を形成し、該エピタキシャル層
    に素子形成を行なう工程、 （ｆ） その後、前記ポリシリコン層を前記ダイアフラ
    ム内の該ポリシリコン層がなくなるまで除去する工程、 （ｇ） 前記ポリシリコン層を除去した基板の前記ダイ
    アフラム面の前記絶縁膜を、前記第２の絶縁膜をマスク
    にして選択的に除去する工程、 （ｈ） 前記ダイアフラム内に前記第２の絶縁膜をマス
    クにして、二重構造のダイアフラムを形成する工程、 以上の工程を含むことを特徴とする半導体圧力センサを
    有する半導体装置の製造方法。
  5. 【請求項５】合わせマークを半導体基板のグリッドライ
    ン領域に設けたことを特徴とする請求項４記載の半導体
    圧力センサを有する半導体装置の製造方法。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5289721A (en) * 1990-09-10 1994-03-01 Nippondenso Co., Ltd. Semiconductor pressure sensor
JP2729005B2 (ja) * 1992-04-01 1998-03-18 三菱電機株式会社 半導体圧力センサ及びその製造方法
EP0702221A3 (en) * 1994-09-14 1997-05-21 Delco Electronics Corp Sensor integrated on a chip
US5528452A (en) * 1994-11-22 1996-06-18 Case Western Reserve University Capacitive absolute pressure sensor
JP3344138B2 (ja) * 1995-01-30 2002-11-11 株式会社日立製作所 半導体複合センサ
US5646072A (en) * 1995-04-03 1997-07-08 Motorola, Inc. Electronic sensor assembly having metal interconnections isolated from adverse media
JP3506932B2 (ja) * 1998-12-09 2004-03-15 株式会社山武 半導体圧力センサ及びその製造方法
JP3567094B2 (ja) * 1999-02-09 2004-09-15 株式会社日立製作所 回路内蔵型センサおよびそれを用いた圧力検出装置
GB0015500D0 (en) * 2000-06-23 2000-08-16 Randox Lab Ltd Production of silicon diaphragms by precision grinding
US6858471B1 (en) * 2002-09-20 2005-02-22 Vishay-Siliconix Semiconductor substrate with trenches for reducing substrate resistance
JP2011013179A (ja) * 2009-07-06 2011-01-20 Yamatake Corp 圧力センサ及び圧力センサの製造方法
JP5639985B2 (ja) * 2011-10-28 2014-12-10 三菱電機株式会社 半導体圧力センサおよび半導体圧力センサの製造方法
JP6158156B2 (ja) * 2014-09-30 2017-07-05 日立オートモティブシステムズ株式会社 熱式流体センサの製造方法
US10879449B2 (en) * 2017-05-11 2020-12-29 Nihat Okulan Semiconductor strain gauge and method of manufacturing same
US10626011B1 (en) * 2017-07-10 2020-04-21 Hrl Laboratories, Llc Thin MEMS die
US11573145B2 (en) * 2020-03-31 2023-02-07 Rosemount Aerospace Inc. Capacitive MEMS pressure sensor and method of manufacture

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3357801A (en) * 1963-11-12 1967-12-12 Allied Chem Storage of soda ash slurries
JPS55158633A (en) * 1979-05-29 1980-12-10 Hitachi Ltd Dielectric insulation isolating wafer with reference pattern
US4523964A (en) * 1981-02-12 1985-06-18 Becton, Dickinson And Company High temperature layered silicon structures
JPS58206137A (ja) * 1982-05-26 1983-12-01 Fujitsu Ltd 半導体装置の製造方法
JPS594136A (ja) * 1982-06-30 1984-01-10 Fujitsu Ltd 半導体装置の製造方法
JPS59117271A (ja) * 1982-12-24 1984-07-06 Hitachi Ltd 圧力感知素子を有する半導体装置とその製造法
JPH0697698B2 (ja) * 1985-09-25 1994-11-30 日本電気株式会社 圧力センサの製造方法
JPS63283073A (ja) * 1987-05-15 1988-11-18 Toshiba Corp 半導体圧力センサ
US4808549A (en) * 1988-05-27 1989-02-28 Ford Motor Company Method for fabricating a silicon force transducer
JPH0231470A (ja) * 1988-07-20 1990-02-01 Mitsubishi Electric Corp 半導体圧力変換器の製造方法

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