JP3567094B2

JP3567094B2 - 回路内蔵型センサおよびそれを用いた圧力検出装置

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Publication number: JP3567094B2
Application number: JP03093499A
Authority: JP
Inventors: 保夫小野瀬; 潤一堀江; 誠司栗生; 明彦斉藤; 範男市川; 篤雄渡辺; 智嶋田
Original assignee: Hitachi Ltd; Hitachi Car Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Automotive Systems Engineering Co Ltd
Priority date: 1999-02-09
Filing date: 1999-02-09
Publication date: 2004-09-15
Anticipated expiration: 2019-02-09
Also published as: JP2000230875A; US20020157475A1; DE10005536A1; DE10005536B4; US6941815B2

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板にセンサ領域と回路領域とが設けられる回路内蔵型センサおよびそれを用いた圧力検出装置に関する。
【０００２】
【従来の技術】
従来の圧力を電気信号に変換するセンサ領域と、電気信号を検出する信号検出回路と、電気信号を処理する信号処理回路等からなる回路領域とを同一半導体基板上に合わせ持つ回路内蔵型の圧力センサとしては例えば、ＡｎＩｎｔｅｇｒａｔｅｄＳｉｌｉｃｏｎＢｕｌｋＭｉｃｒｏｍａｃｈｉｎｅｄＢａｒｏｍｅｔｒｉｃＰｒｅｓｓｕｒｅＳｅｎｓｏｒｆｏｒＥｎｇｉｎｅＣｏｎｔｒｏｌＵｎｉｔａｎｄＥｘｔｅｒｎａｌＭｏｕｎｔ（ＭｏｔｏｒｏｌａＳｅｍｉｃｏｎｄｕｃｔｏｒＡｐｐｌｉｃａｔｉｏｎｎｏｔｅ（１９９７））がある。
【０００３】
上記従来例は半導体基板をエッチングして形成したシリコンダイヤフラム部上にピエゾ抵抗を形成したピエゾ抵抗式圧力変換装置と校正および補正用の抵抗を含む、オペアンプ，能動素子，受動素子等とが、バイポーラ集積回路技術を用いて同一半導体基板に形成されており、外部圧力が下部から印加されるようになっている。
【０００４】
【発明が解決しようとする課題】
上記従来例においては、パッシベーション膜が形成されていないため回路素子の特性が変動または劣化する可能性がある。特性が変動または劣化する主要因としては、水分の吸湿とナトリウム，カリウムイオン等の可動イオンの侵入があげられる。
【０００５】
集積回路においては、通常金属配線後にパッシベーション膜を形成する。パッシベーション膜としては低温（〜５００℃）で形成可能なＣＶＤ（ＣｈｅｍｉｃａｌｖａｐｏｒＤｅｐｏｓｉｔｉｏｎ）による窒化膜（ＣＶＤ−ＳｉＮ）が用いられる。ＣＶＤ−ＳｉＮ膜は耐水性に優れ、また、可動イオンの拡散速度も酸化膜に比べ遅いというパッシベーション膜に適した特徴を持つためである。
【０００６】
上記従来例においては、受圧部が裏面であるが、製造コストの低減とチップの小型化には、表面受圧型が有利である。これは、１００μｍ程度にも及ぶシリコン基板のエッチング工程が不要になること、ＣＶＤ等の薄膜形成技術により高精度にダイヤフラムの厚みをコントロールできダイヤフラム厚の薄膜化による小型化ができるためである。しかし、表面受圧型の場合は、回路部にも外部圧力が印加されるため、前述のような回路素子の特性の変動または劣化が起こりやすくなる。特に、高集積化に適したＭＯＳを回路素子に用いる場合、バイポーラ素子を回路素子に用いる場合に比べ特性の変動または劣化が起こりやすく、パッシベーション膜は必須となる。
【０００７】
前述のように、パッシベーション膜としてはＣＶＤ−ＳｉＮ膜が適している。しかしながら、ＣＶＤ−ＳｉＮ膜は酸化膜，ポリシリコン等に比べ、大きな内部応力を持つ。また、その内部応力はヒステリシス特性を持ち、１００℃程度の熱サイクルにおいても内部応力は変化する。このため、単にパッシベーション膜を全面に形成した場合、ＣＶＤ−ＳｉＮ膜の内部応力の変化によりダイヤフラムの変位が変わり、圧力変換装置の出力特性が不安定になるという問題がある。
【０００８】
本発明は、上記のような問題を考慮してなされたものであり、安定した動作または特性を得られる回路内蔵型センサを提供する。
【０００９】
【課題を解決するための手段】
本発明による回路内蔵型センサにおいては、半導体基板にダイヤフラム部を有するセンサ領域と回路領域とが隣接して設けられる。回路領域及びセンサ領域はパッシベーションで覆われる。パッシべーション膜の端部は、センサ領域内に位置するとともに、ダイヤフラム部の側面と回路領域との間に位置する。すなわち、センサ領域は、部分的にパッシべーション膜によって覆われる。
【００１０】
本発明による回路内蔵型センサにおいては、パッシベーション膜によりセンサ領域及び回路領域が保護される。さらに、センサ領域は、部分的にパッシべーション膜によって覆われるので、ダイヤフラム部の機械的変位に対するパッシベーション膜の影響が緩和される。従って、回路内蔵型センサの動作または特性の安定性が向上する。なお、ダイヤフラム部へのパッシベーション膜の影響緩和のためには、パッシベーション膜の端部が、ダイヤフラム部の側面よりも回路領域側に位置すること、すなわちダイヤフラム部の側面にパッシベーション膜が接触しない部分を設けることが好ましい。
【００１１】
本発明による他の回路内蔵型センサにおいては、同様に半導体基板にダイヤフラム部を有するセンサ領域と回路領域とが隣接して設けられる。さらに、回路領域から、センサ領域内におけるダイヤフラム側面と回路領域との間まで延びる配線があり、この配線と回路領域がパッシベーション膜で覆われる。
【００１２】
上記の本発明による他の回路内蔵型センサにおいては、回路領域及びセンサ領域における配線がパッシベーション膜により保護される。従って、回路内蔵型センサの動作または特性の安定性が向上する。
【００１３】
本発明によるさらに別の回路内蔵型センサにおいては、同様に半導体基板にダイヤフラム部を有するセンサ領域と回路領域とが隣接して設けられる。さらに、半導体基板は、第１導電型の第１の領域と第２導電型の第２の領域とを有する。第１の領域にはセンサ領域が設けられ、第２の領域には回路領域が設けられる。ここで、第１導電型及び第２導電型は、ｐ型またはｎ型であり、互いに反対導電型である。
【００１４】
上記の本発明によるさらに他の回路内蔵型センサにおいては、半導体基板におけるセンサ領域を設ける領域と回路領域を設ける領域とが、第１の領域と第２の領域との間のｐｎ接合部によって分離される。従って、回路内蔵型センサの動作または特性の安定性が向上する。
【００１５】
上記各回路内蔵型センサにおいて、センサ領域としては、ダイヤフラム部の機械的変位により出力信号が変化する各種のセンサが適用できる。また、回路領域としては、センサ領域から信号を検出する回路，信号処理回路，特性補正回路など、各種の回路が適用できる。また、パッシベーション膜としては、有機系及び無機系など各種の材料が適用できるが、窒化シリコン膜などの無機系のパッシベーション膜の場合、本発明の効果は大きい。さらに、動作または特性の安定性のためには、さらに、第１の領域及び前記第２の領域の接合部上をパッシベーション膜で覆うこと、または第２の領域の表面に接触する電位固定用の配線を設けること、あるいは、さらに、この配線上をパッシベーション膜で覆うことが好ましい。
【００１６】
なお、本発明による各回路内蔵型センサは、ダイヤフラム部と回路領域内の回路素子とが半導体基板の同じ表面側に位置する場合や、ダイヤフラム部がその表面側から圧力を受ける場合に好適である。また、本発明による各回路内蔵型センサを圧力導入孔を有するパッケージに収納し、パッケージ内において回路内蔵型センサをゲル材で覆うことにより、動作または特性が安定な圧力検出装置が得られる。なお、ダイヤフラム部と回路領域内の回路素子とが半導体基板の同じ表面側に位置する場合や、ダイヤフラム部がその表面側から圧力を受ける場合には、その表面側上に圧力導入孔を配置したり、その表面と圧力導入孔が対向するように配置する。
【００１７】
本発明の他の特徴については、以下の説明で明らかになるであろう。
【００１８】
【発明の実施の形態】
（実施例１）
図１は本発明の第１の実施例を示す図であり、（ａ）は断面図、（ｂ）は平面図である。
【００１９】
図１において、Ｐ型半導体基板１上にＮ型拡散層２，Ｐ型拡散層３および、熱酸化膜４により電気的に絶縁された素子分離領域が形成されている。また、Ｎ型拡散層２内にはＰ^＋拡散層７が形成され、ゲート電極５と合わせてＰＭＯＳ３０が形成されている。また、Ｐ型拡散層３内にはＮ^＋拡散層６が形成され、ゲート電極５と合わせてＮＭＯＳ２０が形成されている。ＰＭＯＳ３０，ＮＭＯＳ２０は必要に応じて金属配線９により接続され、信号検出，信号処理等の回路部５０を構成している。なお、図１には示していないが、必要に応じて抵抗，容量素子等も同時に形成される。
【００２０】
また、Ｐ型半導体基板１上には、熱酸化膜４上に下部電極と配線を兼ねるポリシリコン１００と、層間絶縁膜であるＣＶＤ酸化膜８およびＣＶＤ窒化膜１０１上にアンカー部１０８によって平面寸法が決められる真空封止された空洞領域
１０２と、上部電極を兼ねるポリシリコン１０３，真空封止材を兼ねるＣＶＤ酸化膜１０４，シールド電極を兼ねるポリシリコン１０５および、層間絶縁膜を兼ねるＣＶＤ酸化膜１０６から成るダイヤフラム４０とで構成された静電容量式圧力変換装置６０が形成されている。下部電極は、ポリシリコン１００を配線として用い、コンタクト部１１０でポリシリコン１００と金属配線９を接続している。上部電極は、コンタクト部１０９でポリシリコン１０３とポリシリコン１００を接続し、さらにコンタクト部１１１でポリシリコン１００と金属配線９を接続している。また、シールド電極は、ポリシリコン１０５を配線として用い、コンタクト部１１２でポリシリコン１０５と金属配線９を接続している。
【００２１】
また、パッシベーション膜１０７はボンディングパッドを除く回路部５０の全領域と静電容量式圧力変換装置６０の一部の少なくともダイヤフラム４０およびダイヤフラム４０の側面部には接しないように形成する。ここで、パッシベーション膜１０７は、耐湿性，耐可動イオン性に優れたＣＶＤ−ＳｉＮであることが望ましい。また、ダイヤフラム４０上および、ダイヤフラムの側面部はパッシベーション膜１０７を形成しないため、ＣＶＤ酸化膜１０６は７００℃以上で形成された緻密で、かつ、不純物濃度が１モル％以下の吸湿性の少ない酸化膜あることが好ましい。
【００２２】
また、パッシベーション膜１０７は単に回路部５０に形成するよりも、できるだけダイヤフラム４０近くまで形成することが望ましい。集積回路は、個々の素子はお互いに電気的に分離されており、配線層の接続によって、回路を形成している。本実施例のような集積化圧力センサにおいては圧力変換装置６０もまた一つの素子であるから、必要な配線層以外は回路部と電気的に分離されていることが必要である。本実施例においては、Ｎ型拡散層２とＰ型拡散層３による接合分離により電気的に分離している。パッシベーション膜１０７を単に回路部５０のみに形成し、圧力変換装置６０には形成しなかった場合、ＰＮ接合部近傍でパッシベーション膜１０７がなく、また、Ｎ型拡散層２の電位固定用の金属配線層９が露出する。これにより、漏れ電流増加，接合耐圧劣化等の接合分離特性の劣化や金属配線の腐食が起こりやすくなる。従って、パッシベーション膜１０７は金属配線層を覆っていることが好ましく、また、開口部は製品の使用環境に応じて接合分離位置から十分距離をとることが望ましい。
【００２３】
次に、本実施例のパッシベーション膜１０７の形成位置について図２を用いて説明する。図２は、パッシベーション膜１０７が圧縮応力を持つ場合のダイヤフラムに及ぼす影響を説明するための模式図である。図２（ａ），（ｂ）において、１５０は第１のダイヤフラム構成膜であり、本実施例では図１の１０３に相当する。また、１５１は第２のダイヤフラム構成膜であり、本実施例では図１の１０４〜１０６に相当する。また、１０８はアンカー部、１０２は空洞領域、１０７はパッシベーション膜である。また、１５２は空洞領域１０２内の圧力と外部の圧力が等しい場合の理想的なダイヤフラムの位置、つまり、ダイヤフラムに変位のない状態である。（ａ）は、パッシベーション膜１０７をダイヤフラム全体に形成した場合、（ｂ）は、アンカー部内側までパッシベーション膜１０７を形成した場合である。すなわち、（ｂ）の場合においては、センサ領域となる静電容量式圧力変換装置６０は、部分的に、パッシベーション膜１０７によって覆われている。（ａ）の場合、圧縮応力に応じて延びようとする力が働くため、ダイヤフラムは上側に反る。（ｂ）の場合も同様の力が働くが、パッシベーション膜が開口しているため、ダイヤフラムにはＯとＣの間に働く。そのため、（ｂ）の場合は、パッシベーション膜の圧縮応力がダイヤフラムを押さえ込むような働きをし、結果としてダイヤフラムは下側に反る。このようにパッシベーション膜１０７を形成した場合、特に、ＣＶＤ−ＳｉＮを形成した場合、膜の内部応力によりダイヤフラムに反りが発生する。ＣＶＤ−ＳｉＮの内部応力は、ＣＶＤ装置，成膜条件によって圧縮応力から引っ張り応力まで変化し、〜数ギガＰａに及ぶ。
【００２４】
なお、図２（ａ），（ｂ）では径方向についてのみ述べたが、実際には円周方向にも同様の力が働くため、パッシベーション膜に開口部を設ければ必ず下側にダイヤフラムが反るというわけではなく、パッシベーション膜形成位置によって変化することになる。図２（ｃ）は、パッシベーション膜が圧縮応力を持つ場合についての、パッシベーション膜形成位置とダイヤフラムの反り量の関係である。ダイヤフラムの反り量は、上側に反る場合を＋、下側に反る場合を−としている。また、パッシベーション膜形成位置はダイヤフラム中心から外周方向への距離をＸとしている。図中、ＡはＸ＝０でダイヤフラム全面にパッシベーション膜を形成した場合、Ｂはダイヤフラム中心とアンカー部との中間位置、Ｃはアンカー部内側、Ｄはアンカー部の外側でかつ第１のダイヤフラム構成膜１５０上、Ｅは第１のダイヤフラム構成膜１５０の外側でかつ第１のダイヤフラム構成膜１５０の側面を覆う第２のダイヤフラム構成膜１５１の側面に接しない位置である。すなわち、Ａ〜Ｅにおいては、回路領域となる回路部５０からセンサ領域となる静電容量式圧力変換装置６０の方へ延びるあるいは広がるパッシベーション膜１０７の端部の位置が異なる。Ａにおいては、端部の位置がダイヤフラム部の中心であり、実際には端部はない。Ｂ，Ｃ及びＤにおいて、端部の位置は、ダイヤフラム部の中心とアンカー部上との間にある。ＤＥ間において、端部の位置は、センサ領域内におけるダイヤフラム部の側面と回路領域との間にあり、Ｅにおいては、ダイヤフラム部の側面よりも回路領域側にある。つまり、ＡからＥに行くほどパッシベーション膜を形成しない領域が広がることになる。ダイヤフラムの反り量は、上述したように、Ａでは上側に反り、Ｂの位置より外側になると下側に反る。（ｃ）から、Ｂの位置または、Ｅの位置より外側では反りがほとんどなくなることがわかる。しかし、熱サイクルにより内部応力が変化することから、ダイヤフラムに反りのないパッシベーション膜形成位置も変化する。従って、パッシベーション膜によるダイヤフラムの反りをなくすためには、Ｄの位置より外側、好ましくはＥの位置より外側であることが必要である。
【００２５】
図２（ｄ）は、パッシベーション膜形成位置の違いによる圧力変換装置の出力電圧を製造工程ごとに調べたものである。成膜前とはパッシベーション膜を形成する前であり、成膜後とはパッシベーション膜を半導体基板上の全面に形成した後であり、加工後とは圧力変換装置上の一部のパッシベーション膜をエッチング除去した後であり、熱処理後とは、窒素中でアニール処理を行った後である。また、出力電圧は上部電極と下部電極間の静電容量を電圧に変換したものであり、ダイヤフラムが上にたわむ（上部電極と下部電極間隔が広がり、静電容量が減少する）と出力電圧が低くなり、ダイヤフラムが下にたわむ（上部電極と下部電極間隔が狭まり、静電容量が増加する）と出力電圧が高くなる回路構成となっている。
【００２６】
成膜前に比べ成膜後は、パッシベーション膜の圧縮応力により出力電圧が低くなり、ダイヤフラムが下側にたわんでいることがわかる。また、加工後はパッシベーション膜形成位置によって出力電圧が変わっており、ダイヤフラム上全面に（図２（ｃ）中のＡの位置）形成つまり、加工しなかったものは、成膜後と変化なく、ダイヤフラム上の一部に（図２（ｃ）中のＣの位置）形成したものは、成膜前よりも出力電圧が高くなっている。これは、成膜前よりも下側にダイヤフラムがたわんでいることを意味する。これらに対し、ダイヤフラムにかからないように（図２（ｃ）中のＥの位置）形成したものは出力電圧は成膜前の値と同じであり、ダイヤフラムのたわみは成膜前と等しいことを意味する。また、熱処理後の出力電圧は、図２（ｃ）中のＡの位置および、図２（ｃ）中のＣの位置で加工したものは出力電圧が低くなっており、パッシベーション膜の内部応力の増加により、ダイヤフラムが下側にたわんだことがわかる。これらに対し、図２（ｃ）中のＥの位置で加工したものは熱処理後の出力電圧が安定しており、ダイヤフラムのたわみは成膜前と変わらないことがわかる。
【００２７】
次に本実施例の製造方法を図３を用いて説明する。
【００２８】
まず、（ａ）に示す様に、Ｐ型半導体基板１上に通常のＣＭＯＳ製造プロセスでＣＭＯＳおよび、抵抗，容量等の回路素子および、圧力変換装置の下部電極となるポリシリコン１００を形成し、層間絶縁膜であるＣＶＤ酸化膜８を形成する。なお、本実施例ではゲート電極用のポリシリコン５と圧力変換装置の下部電極となるポリシリコン１００は工程短縮のため共通としているが別層でもかまわない。
【００２９】
次に（ｂ）に示す様に、ＣＶＤ窒化膜１０１，ＣＶＤ酸化膜１１５を形成する。次にホト，エッチングによりアンカー部１０８を形成し、ＣＶＤによりポリシリコンを堆積し、ホト，エッチングによりダイヤフラム構成膜であり、上部電極を兼ねる、ポリシリコン１０３を形成する。ここで、ポリシリコン１０３は、単層膜でも、何度かに分けて堆積した積層膜でもかまわないが、上部電極となるため少なくとも下部電極１００に対向する層には１Ｅ１９／ｃｍ^３以上の不純物がドーピングされていることが好ましい。
【００３０】
次に（ｃ）に示す様に、ＣＶＤ酸化膜１１５をフッ酸によりエッチングする。従って、ＣＶＤ酸化膜１１５はフッ酸に対するエッチレートの大きな、例えば、高濃度のＰＳＧ，ＢＰＳＧ等が好ましい。逆に、ＣＶＤ窒化膜１０１は、下層を保護するためのバリア材であるため、フッ酸に対するエッチレートの小さな膜であることが必要で、７００℃以上の温度で成膜することが好ましい。次に、ＣＶＤ酸化膜を堆積し空洞領域１０２を形成し、ホト，エッチングによりダイヤフラム構成膜であり、気密封止材である、ＣＶＤ酸化膜１０４を形成する。ここで、
ＣＶＤ酸化膜１０４は気密封止材であるため、緻密であり、空洞領域１０２の横方向寸法を確保するため、つきまわりの悪い成膜条件であることが好ましい。また、フッ酸に対するエッチングバリア材であるＣＶＤ窒化膜１０１は、チャージアップを起こしやすく、層間絶縁膜には不向きであるため、できるだけ除去しておくことが好ましい。
【００３１】
次に（ｄ）に示す様に、ＣＶＤによりポリシリコンを堆積し、ホト，エッチングによりダイヤフラム構成膜であり、シールド電極用のポリシリコン１０５を形成する。シールド電極用のポリシリコン１０５は圧力変換装置に外部からの電気的ノイズや汚染物質の侵入を防ぐ働きをする。次に、ダイヤフラム構成膜であり、層間絶縁膜であるＣＶＤ酸化膜１０６を形成する。次にコンタクト孔を形成後、金属配線層９を形成する。
【００３２】
次に（ｅ）に示す様に、パッシベーション膜１０７を堆積する。ここで、パッシベーション膜１０７はＥＣＲ（ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅ）−ＣＶＤ，プラズマ−ＣＶＤ等による、耐湿性，耐可動イオン性に優れたＣＶＤ−ＳｉＮであることが望ましい。
【００３３】
次に（ｆ）に示す様に、ホト，エッチングによりパッシベーション膜１０７を、圧力変換装置６０の少なくともダイヤフラム４０上およびダイヤフラム４０の側面部には接しないように形成し、本実施例の圧力センサが完成する。
【００３４】
次に、本実施例の実装例を図４，図５に示す。
【００３５】
図４において、圧力センサチップ４００は、金属配線基板４０７上に接着され、金属ワイヤ４０２によって、金属配線基板４０７に配線され、表面保護と汚染防止のためにシリコンゲル４０４をコーティングし、プラスチックパッケージ
４０６内に実装される。４０１は、特性補正用の信号処理チップであり、圧力センサチップ４００と同様に実装される。
【００３６】
圧力導入孔４０５から外部圧力が入り、圧力センサチップ４００により電気信号への変換増幅等を行い、信号処理チップ４０１で特性を補正し、端子４０３から信号を送る構成となっている。
【００３７】
図５は、特性補正用の信号処理チップの機能を圧力センサ３００にオンチップ化した場合の実装例であり、１チップ化により、小型化，コスト低減を図ることができる。
【００３８】
以上述べたように、本実施例によればパッシベーション膜を信号検出回路および、信号処理回路上に形成しているため、回路素子特性の変動または劣化を防止できる。また、パッシベーション膜を、圧力変換装置の少なくともダイヤフラム上およびダイヤフラムの側面部には接しないように形成するため、安定した圧力変換装置の出力特性を得られる。これにより、高性能，高信頼性の圧力センサを提供することができる。
【００３９】
（実施例２）
図６は、本発明の第２の実施例を示す断面図である。本実施例において、シールド電極であるポリシリコン１０５の外周部は全周にわたって金属配線１２０と接続されており、金属配線１２０上にはパッシベーション膜１０７が形成されている構造となっている。また、金属配線１２０およびポリシリコン１０５の電位は電源電圧，グランド等の固定電位とする。これにより、パッシベーション膜１０７の開口部からの水分，汚染物質等の侵入を抑制でき、より高信頼性の圧力センサを提供することができる。
【００４０】
（実施例３）
図７は、本発明の第３の実施例を示す断面図である。本実施例において、７００はポリシリコン抵抗であり、７０１は圧力をポリシリコン抵抗７００の抵抗変化により検出するピエゾ抵抗式圧力変換装置であり、Ｐ型半導体基板１上にピエゾ抵抗式圧力変換装置７０１と信号検出回路および、信号処理回路を持つ、集積化圧力センサである。ポリシリコン抵抗７００の抵抗変化はダイヤフラム４０の変位によって決まるため、実施例１と同様にダイヤフラム４０の反りの制御が重要である。
【００４１】
本実施例によればパッシベーション膜を信号検出回路および、信号処理回路上に形成しているため、回路素子特性の変動または劣化を防止できる。また、パッシベーション膜を、ピエゾ抵抗式圧力変換装置７０１の少なくともダイヤフラム上およびダイヤフラムの側面部には接しないように形成するため、安定した圧力変換装置の出力特性を得られる。これにより、高性能，高信頼性の圧力センサを提供することができる。
【００４２】
（実施例４）
図８は、本発明の第４の実施例を示す断面図である。本実施例において、８００はポリシリコン抵抗であり、８０１は気体流量をポリシリコン抵抗８００の温度が一定になるようにポリシリコン抵抗８００に流す電流変化により検出する流量変換装置であり、Ｎ型半導体基板１′上に流量変換装置８０１と信号検出回路および、信号処理回路を持つ、集積化流量センサである。ダイヤフラム４０の反りが安定しないとポリシリコン抵抗８００の抵抗値が変化し、単位電流あたりに発生する熱量が変化したり、ダイヤフラム形状の変化により、ポリシリコン抵抗
８００の冷却特性が変化する等の問題が生じる。
【００４３】
本実施例によればパッシベーション膜を信号検出回路および、信号処理回路上に形成しているため、回路素子特性の変動または劣化を防止できる。また、パッシベーション膜を、流量変換装置の少なくともダイヤフラム上およびダイヤフラムの側面部には接しないように形成するため、ダイヤフラムの反りを防止でき、安定した流量変換装置の出力特性を得られる。これにより、高性能，高信頼性の流量センサを提供することができる。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、回路内蔵型センサの動作または特性を安定化できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す。
【図２】パッシベーション膜がダイヤフラムに及ぼす影響を説明するための模式図である。
【図３】第１の実施例の製造方法を示す。
【図４】第１の実施例による圧力センサの実装例を示す。
【図５】第１の実施例による圧力センサの他の実装例を示す。
【図６】本発明の第２の実施例を示す断面図である。
【図７】本発明の第３の実施例を示す断面図である。
【図８】本発明の第４の実施例を示す断面図である。
【符号の説明】
１…Ｐ型半導体基板、１′…Ｎ型半導体基板、２…Ｎ型拡散層、３…Ｐ型拡散層、４…熱酸化膜、５…ポリシリコン、６…Ｎ^＋拡散層、７…Ｐ^＋拡散層、８…ＣＶＤ酸化膜、９…金属配線層、２０…ＮＭＯＳ、３０…ＰＭＯＳ、４０…ダイヤフラム領域、５０…回路部、６０…静電容量式圧力変換装置部、１００…ポリシリコン、１０１…ＣＶＤ窒化膜、１０２…空洞領域、１０３…ポリシリコン、１０４…ＣＶＤ酸化膜、１０５…ポリシリコン、１０６…ＣＶＤ酸化膜、１０７…パッシベーション膜、１０８…アンカー部、１０９…ポリシリコン１００とポリシリコン１０３とのコンタクト部、１１０…ポリシリコン１００と金属配線層９とのコンタクト部、１１１…ポリシリコン１００と金属配線層９とのコンタクト部、１１２…ポリシリコン１０５と金属配線層９とのコンタクト部、１５０…第１のダイヤフラム構成膜、１５２…第２のダイヤフラム構成膜、１５２…空洞領域内の圧力と外部の圧力が等しい場合の理想的なダイヤフラムの位置、１２０…金属配線層、４００…圧力センサチップ、４０１…信号処理チップ、４０２…金属ワイヤ、４０３…端子、４０４…シリコンゲル、４０５…圧力導入孔、４０６…プラスチックパッケージ、４０７…金属配線基板、５００…圧力センサチップ、７００…ポリシリコン抵抗、７０１…ピエゾ抵抗式圧力変換装置、８００…ポリシリコン抵抗、８０１…流量変換装置。

Claims

半導体基板の一方の面上に、空洞部を介して配置したダイヤフラム部を有するセンサ領域と、
前記半導体基板の一方の面に前記センサ領域に隣接して設けられた回路領域と、
を備え、
該回路領域を覆い、端部が、前記センサ領域内に位置するとともに、前記ダイヤフラム部の側面と前記回路領域との間に位置する、パッシベーション膜を有し、
前記センサ領域が、前記半導体基板の一方の面に形成した基板側電極と、該基板側電極と前記空洞部との間に配置した絶縁膜と、前記基板側電極に前記空洞部を介して対向し、電極が空洞部に露出しているダイヤフラム側電極とを有することを特徴とする回路内蔵型センサ。
請求項１において、前記パッシベーション膜の前記端部が、前記ダイヤフラム部の前記側面よりも前記回路領域側に位置することを特徴とする回路内蔵型センサ。
請求項１において、前記パッシベーション膜が窒化シリコン膜であることを特徴とする回路内蔵型センサ。
請求項１において、
前記回路領域から、前記センサ領域内における、前記ダイヤフラム側面と前記回路領域との間まで延びる配線を有し、
前記回路領域及び前記配線を覆う、パッシベーション膜を有することを特徴とする回路内蔵型センサ。
請求項１において、
前記半導体基板は、第１導電型の第１の領域と、第２導電型の第２の領域と、
を有し、
前記センサ領域は前記第１の領域に設けられ、前記回路領域は前記第２の領域に設けられることを特徴とする回路内蔵型センサ。
請求項５において、
前記回路領域と、前記第１の領域及び前記第２の領域の接合部上とを覆う、パッシベーション膜を有することを特徴とする回路内蔵型センサ。
請求項５において、前記第２の領域の表面に接触する電位固定用の配線を有することを特徴とする回路内蔵型センサ。
請求項７において、前記回路領域と、前記配線上とを覆う、パッシベーション膜を有することを特徴とする回路内蔵型センサ。
半導体基板の一方の面上に、空洞部を介して配置したダイヤフラム部を有するセンサ領域と、
前記半導体基板の一方の面に前記センサ領域に隣接して設けられた回路領域と、
を備え、
該回路領域を覆い、端部が、前記センサ領域内に位置するとともに、前記ダイヤフラム部の側面と前記回路領域との間に位置する、パッシベーション膜を有し、
前記センサ領域が、前記半導体基板の一方の面に形成した基板側電極と、該基板側電極と前記空洞部との間に配置した絶縁膜と、前記基板側電極に前記空洞部を介して対向し、電極が空洞部に露出しているダイヤフラム側電極とを有する回路内蔵型センサと、
前記回路内蔵型センサを収納し、前記表面側上に位置する圧力導入孔を有するパッケージと、
前記パッケージ内において、前記回路内蔵型センサを覆うゲル材と、
を備えることを特徴とする圧力検出装置。