JPH11284204A - 半導体式圧力センサとその製造方法 - Google Patents
半導体式圧力センサとその製造方法Info
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- JPH11284204A JPH11284204A JP10085444A JP8544498A JPH11284204A JP H11284204 A JPH11284204 A JP H11284204A JP 10085444 A JP10085444 A JP 10085444A JP 8544498 A JP8544498 A JP 8544498A JP H11284204 A JPH11284204 A JP H11284204A
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- pressure sensor
- diaphragm structure
- forming
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Abstract
(57)【要約】
【課題】ダイアフラムを少ない工程で安価に封止し、残
留応力による歪みを低減することにより、測定誤差を低
減し安価で浮遊容量やリーク電流が少なく良好な特性で
安定した信頼度の高い圧力センサ構造を提案する。 【解決手段】前記課題を解決するための手段として、半
導体基板表面に０.１ないし１.３μｍのほぼ一定の空隙
で配した、残留応力による変形低減手段である段差構造
を有する多結晶シリコンダイアフラムをＬＰＣＶＤ法に
より堆積した酸化シリコン膜で封止しかつダイアフラム
を完全に被覆した。
留応力による歪みを低減することにより、測定誤差を低
減し安価で浮遊容量やリーク電流が少なく良好な特性で
安定した信頼度の高い圧力センサ構造を提案する。 【解決手段】前記課題を解決するための手段として、半
導体基板表面に０.１ないし１.３μｍのほぼ一定の空隙
で配した、残留応力による変形低減手段である段差構造
を有する多結晶シリコンダイアフラムをＬＰＣＶＤ法に
より堆積した酸化シリコン膜で封止しかつダイアフラム
を完全に被覆した。
Description
【０００１】
【発明の属する技術分野】本発明は流体の圧力を検出す
る圧力センサ、特に自動車のエンジン制御等に使用され
る圧力センサの構造、及び上記センサの半導体微細加工
技術を利用した製造方法に関するものである。
る圧力センサ、特に自動車のエンジン制御等に使用され
る圧力センサの構造、及び上記センサの半導体微細加工
技術を利用した製造方法に関するものである。
【０００２】
【従来の技術】従来の圧力センサとしては、例えば特公
昭62−502645号および特公平6− 252420号に記載の
圧力センサがある。
昭62−502645号および特公平6− 252420号に記載の
圧力センサがある。
【０００３】特公昭62−502645号に記載の圧力センサ
は、半導体基板，基板上に空隙を介して変形可能な中央
部分と基板に接合される周囲部分と周囲部分を通じて中
央部分にのびるエッチチャンネル部分とを有する固体材
料，エッチチャンネルを封止する材料、から構成された
圧力センサの構造と製造方法を提案している。
は、半導体基板，基板上に空隙を介して変形可能な中央
部分と基板に接合される周囲部分と周囲部分を通じて中
央部分にのびるエッチチャンネル部分とを有する固体材
料，エッチチャンネルを封止する材料、から構成された
圧力センサの構造と製造方法を提案している。
【０００４】特公平6−252420 号に記載の圧力センサ
は、半導体基板表面をドーピングして形成した第１の電
極、この第１の電極の上方に配したドーピングして導電
化した多結晶シリコンダイアフラムによる第２の電極，
第１，第２電極間に形成されたキャビティー、およびダ
イアフラム層を貫通して形成した開口部に選択的に堆積
されたキャビティー封止用のプラグを有し、ダイアフラ
ムキャビティーと外界圧力の差によりダイアフラムであ
る第２の電極が変位しこの容量変化を検出する構成とな
っている。
は、半導体基板表面をドーピングして形成した第１の電
極、この第１の電極の上方に配したドーピングして導電
化した多結晶シリコンダイアフラムによる第２の電極，
第１，第２電極間に形成されたキャビティー、およびダ
イアフラム層を貫通して形成した開口部に選択的に堆積
されたキャビティー封止用のプラグを有し、ダイアフラ
ムキャビティーと外界圧力の差によりダイアフラムであ
る第２の電極が変位しこの容量変化を検出する構成とな
っている。
【０００５】
【発明が解決しようとする課題】しかし、半導体式の圧
力センサを半導体基板表面に製作する際の課題として、
ダイアフラムの封止方法が複雑であるため安価に製造で
きないこと、圧力に応じて変位するダイアフラムが自身
の残留応力により弾性変形するため、空隙量または歪み
量が設計値から変化して所定の性能が得られないことが
挙げられる。
力センサを半導体基板表面に製作する際の課題として、
ダイアフラムの封止方法が複雑であるため安価に製造で
きないこと、圧力に応じて変位するダイアフラムが自身
の残留応力により弾性変形するため、空隙量または歪み
量が設計値から変化して所定の性能が得られないことが
挙げられる。
【０００６】本発明の目的は、ダイヤフラムを少ない工
程で安価に封止できる圧力センサの提供にある。
程で安価に封止できる圧力センサの提供にある。
【０００７】
【課題を解決するための手段】前記課題を解決するため
の手段として、半導体基板表面に固定する足場部分と圧
力の変化に応じて変位するダイアフラム部分とを有する
０.１ないし１.３μｍのほぼ一定の空隙で半導体基板上
に配したダイアフラム構造と、本ダイアフラムの端面部
をＬＰＣＶＤ（Low Pressure Chemical Vapor Depositi
on）法により堆積した酸化シリコン膜で気密封止するこ
と、によって達成される。
の手段として、半導体基板表面に固定する足場部分と圧
力の変化に応じて変位するダイアフラム部分とを有する
０.１ないし１.３μｍのほぼ一定の空隙で半導体基板上
に配したダイアフラム構造と、本ダイアフラムの端面部
をＬＰＣＶＤ（Low Pressure Chemical Vapor Depositi
on）法により堆積した酸化シリコン膜で気密封止するこ
と、によって達成される。
【０００８】
【発明の実施の形態】本発明を静電容量式圧力センサに
適用にした第１実施例の断面図を図１に、平面図を図２
に示す。
適用にした第１実施例の断面図を図１に、平面図を図２
に示す。
【０００９】本実施例は足場１０，ダイアフラム封止部
２０，接続部３０，空隙５０，半導体基板１１０，誘電
体１２０，固定電極１３０，ダイアフラム配線１３０
ｃ，バリア層１４０，ダイアフラム構造１５０，ＬＰＣ
ＶＤシリコン酸化膜１６０からなる。
２０，接続部３０，空隙５０，半導体基板１１０，誘電
体１２０，固定電極１３０，ダイアフラム配線１３０
ｃ，バリア層１４０，ダイアフラム構造１５０，ＬＰＣ
ＶＤシリコン酸化膜１６０からなる。
【００１０】被測定媒体、たとえば空気はＬＰＣＶＤシ
リコン酸化膜１６０を介しダイアフラム構造１５０に圧
力を加えその圧力の大きさに応じてダイアフラム構造１
５０は変位する。その変位の大きさは空隙５０の圧力と
空気の圧力の差に比例する。空隙５０はＬＰＣＶＤシリ
コン酸化膜１６０を堆積する際に真空にほぼ等しい３０
Ｐａから１２０Ｐａ程度の真空状態で封止されるため、
本センサは絶対圧センサとして用いることが出来る。図
示していないがダイアフラム構造１５０の少なくとも固
定電極１３０側表面ないしダイアフラム構造１５０全体
は不純物ドープにより導電化されている。このため固定
電極１３０とダイアフラム構造１５０の間の静電容量は
空気の圧力に応じて変化し圧力検出が可能である。
リコン酸化膜１６０を介しダイアフラム構造１５０に圧
力を加えその圧力の大きさに応じてダイアフラム構造１
５０は変位する。その変位の大きさは空隙５０の圧力と
空気の圧力の差に比例する。空隙５０はＬＰＣＶＤシリ
コン酸化膜１６０を堆積する際に真空にほぼ等しい３０
Ｐａから１２０Ｐａ程度の真空状態で封止されるため、
本センサは絶対圧センサとして用いることが出来る。図
示していないがダイアフラム構造１５０の少なくとも固
定電極１３０側表面ないしダイアフラム構造１５０全体
は不純物ドープにより導電化されている。このため固定
電極１３０とダイアフラム構造１５０の間の静電容量は
空気の圧力に応じて変化し圧力検出が可能である。
【００１１】半導体基板１１０は半導体に一般的に用い
られている単結晶シリコン基板、ＳＯＩ（Silicon on I
nsulator）基板，エピタキシャル基板等を用いることが
出来る。安価に高集積化できることで知られているＣ−
ＭＯＳデバイスと本発明の圧力センサを同一基板上に形
成する場合には、抵抗率８〜１２Ωcm程度のｎ型または
ｐ型単結晶ＣＺ基板を用いる。
られている単結晶シリコン基板、ＳＯＩ（Silicon on I
nsulator）基板，エピタキシャル基板等を用いることが
出来る。安価に高集積化できることで知られているＣ−
ＭＯＳデバイスと本発明の圧力センサを同一基板上に形
成する場合には、抵抗率８〜１２Ωcm程度のｎ型または
ｐ型単結晶ＣＺ基板を用いる。
【００１２】誘電体１２０は半導体基板１１０上に熱酸
化膜、ＣＶＤ（Chemical VaporDeposition）酸化膜，Ｃ
ＶＤ窒化膜等で形成することが出来る。酸化シリコン膜
の比誘電率は３〜４程度、ＣＶＤ窒化膜は７程度である
ことを考慮すると、固定電極１３０と半導体基板１１０
間の浮遊容量は酸化シリコン膜の方が少ないため有利で
ある。Ｃ−ＭＯＳデバイスと同時形成する際には、誘電
体１２０として熱酸化膜（フィールド酸化膜）を用いる
ことが可能であり、工程数の低減につながるためより安
価な圧力センサを提供することが出来る。
化膜、ＣＶＤ（Chemical VaporDeposition）酸化膜，Ｃ
ＶＤ窒化膜等で形成することが出来る。酸化シリコン膜
の比誘電率は３〜４程度、ＣＶＤ窒化膜は７程度である
ことを考慮すると、固定電極１３０と半導体基板１１０
間の浮遊容量は酸化シリコン膜の方が少ないため有利で
ある。Ｃ−ＭＯＳデバイスと同時形成する際には、誘電
体１２０として熱酸化膜（フィールド酸化膜）を用いる
ことが可能であり、工程数の低減につながるためより安
価な圧力センサを提供することが出来る。
【００１３】固定電極１３０は半導体基板１１０上に形
成しているため、圧力により変位しない構造である。固
定電極１３０は不純物ドープにより導電化した多結晶シ
リコン膜が最適であり、特にＣＭＯＳデバイスのゲート
配線と同一部材で一括加工すると安価である。同様に、
ダイアフラム配線１３０ｃも固定電極１３０と同一部材
から形成され、ダイアフラム構造１５０からの配線引き
出しの役割を為している。固定電極１３０，固定電極配
線１３０ａとも導電性の膜であれば代用は可能であり、
シリサイド薄膜も適している。
成しているため、圧力により変位しない構造である。固
定電極１３０は不純物ドープにより導電化した多結晶シ
リコン膜が最適であり、特にＣＭＯＳデバイスのゲート
配線と同一部材で一括加工すると安価である。同様に、
ダイアフラム配線１３０ｃも固定電極１３０と同一部材
から形成され、ダイアフラム構造１５０からの配線引き
出しの役割を為している。固定電極１３０，固定電極配
線１３０ａとも導電性の膜であれば代用は可能であり、
シリサイド薄膜も適している。
【００１４】接続部３０はダイアフラム配線１３０ｃ上
のバリア層１４０を一部除去することによりダイアフラ
ム構造１５０とダイアフラム配線１３０ｃ間の電気的な
コンタクトを得る構造である。
のバリア層１４０を一部除去することによりダイアフラ
ム構造１５０とダイアフラム配線１３０ｃ間の電気的な
コンタクトを得る構造である。
【００１５】バリア層１４０はダイアフラム構造１５０
に過負荷がかかったときに固定電極１３０と接触し、電
気的にショートすることを防止するとともに、ダイアフ
ラム構造１５０と固定電極１３０間の表面リーク電流を
低減している。またバリア層１４０は空隙５０を分離層
１７０の犠牲層エッチングにより除去し形成する際のエ
ッチングバリアの役割も担っている。
に過負荷がかかったときに固定電極１３０と接触し、電
気的にショートすることを防止するとともに、ダイアフ
ラム構造１５０と固定電極１３０間の表面リーク電流を
低減している。またバリア層１４０は空隙５０を分離層
１７０の犠牲層エッチングにより除去し形成する際のエ
ッチングバリアの役割も担っている。
【００１６】空隙５０は固定電極１３０とダイアフラム
構造１５０間の容量間隔を決定しており、０.１〜１.３
μｍのほぼ均一な厚さで堆積された分離層１７０をエッ
チング除去することにより得られる。このため空隙５０
は、ほぼ０.１〜１.３μｍの一定な間隔に保たれる。
構造１５０間の容量間隔を決定しており、０.１〜１.３
μｍのほぼ均一な厚さで堆積された分離層１７０をエッ
チング除去することにより得られる。このため空隙５０
は、ほぼ０.１〜１.３μｍの一定な間隔に保たれる。
【００１７】なお、本図にはエッチングにより除去され
るため図示されていないが、分離層１７０の一例として
は、ＰＳＧ等のシリコン酸化膜を用いることが可能であ
る。足場１０はダイアフラム構造１５０を半導体基板１
１０に機械的に固定する部分である。足場１０は分離層
１７０をホトリソグラフィによるマスク形成後、部分的
にエッチングし、その後ダイアフラム構造１５０を形成
することにより得られる。
るため図示されていないが、分離層１７０の一例として
は、ＰＳＧ等のシリコン酸化膜を用いることが可能であ
る。足場１０はダイアフラム構造１５０を半導体基板１
１０に機械的に固定する部分である。足場１０は分離層
１７０をホトリソグラフィによるマスク形成後、部分的
にエッチングし、その後ダイアフラム構造１５０を形成
することにより得られる。
【００１８】ダイアフラム構造１５０は本実施例では多
結晶シリコンが最適であるが、他の素材から成る導電性
ないし絶縁性の膜によっても気密封止されたダイアフラ
ム構造１５０を有する圧力センサを得ることが出来る。
ダイアフラム構造１５０は０.１〜１.３μｍのほぼ均一
な厚さで堆積された分離層１７０上に堆積するため、分
離層１７０のエッチング後の下地とはほぼ均一な間隔で
形成される。
結晶シリコンが最適であるが、他の素材から成る導電性
ないし絶縁性の膜によっても気密封止されたダイアフラ
ム構造１５０を有する圧力センサを得ることが出来る。
ダイアフラム構造１５０は０.１〜１.３μｍのほぼ均一
な厚さで堆積された分離層１７０上に堆積するため、分
離層１７０のエッチング後の下地とはほぼ均一な間隔で
形成される。
【００１９】ダイアフラム封止部２０はダイアフラム構
造１５０の端部であり、ＬＰＣＶＤシリコン酸化膜１６
０を用いてダイアフラム構造１５０を密封封止する部分
である。ダイアフラム封止部２０の形状はＬＰＣＶＤシ
リコン酸化膜１６０の製造条件と空隙５０の量に依存す
る。
造１５０の端部であり、ＬＰＣＶＤシリコン酸化膜１６
０を用いてダイアフラム構造１５０を密封封止する部分
である。ダイアフラム封止部２０の形状はＬＰＣＶＤシ
リコン酸化膜１６０の製造条件と空隙５０の量に依存す
る。
【００２０】本発明の圧力センサに関し空隙５０を気密
封止する際に考慮する封止材料の条件は、空隙５０の気
密性を長期間保つため緻密な膜質であること、ダイアフ
ラム構造１５０の圧力による変形を実質的に妨げない空
隙５０を固定電極１３０およびダイアフラム構造１５０
間に有すること、圧力センサの基準圧力とするため空隙
５０内が真空であること、ダイアフラム構造１５０の電
荷蓄積や電流リークを防止するため絶縁性を有すること
である。本発明では、これらの条件をすべて満足する材
料としてＬＰＣＶＤ（Low Pressure Chemical Vapor De
position）シリコン酸化膜を採用した。ＬＰＣＶＤシリ
コン酸化膜は高温（７００から８００℃程度）で熱エネ
ルギーによりシリコン酸化膜を堆積するため、他の製法
例えば４００℃程度で形成するプラズマＣＶＤ法で堆積
した膜と比較して緻密な膜質を有する。また半導体基板
表面はセンサ構造体による段差面を有するため、基板表
面と基板に垂直な面に対する膜の付き具合であるステッ
プカバレッジを考慮する必要がある。ＬＰＣＶＤシリコ
ン酸化膜では表面部の厚さに対して側面部には８０％以
上の厚さの堆積膜を形成することが出来る。他の材料と
してＬＰＣＶＤ窒化膜が考えられるが、堆積時の膜の残
留応力（実測値１.５Ｇｐａ 程度）がシリコン酸化膜
（実測値０.１５Ｇｐａ)と比較して非常に大きいため約
２５００Å以上堆積すると膜自身の残留応力でクラック
が発生する欠点がある。
封止する際に考慮する封止材料の条件は、空隙５０の気
密性を長期間保つため緻密な膜質であること、ダイアフ
ラム構造１５０の圧力による変形を実質的に妨げない空
隙５０を固定電極１３０およびダイアフラム構造１５０
間に有すること、圧力センサの基準圧力とするため空隙
５０内が真空であること、ダイアフラム構造１５０の電
荷蓄積や電流リークを防止するため絶縁性を有すること
である。本発明では、これらの条件をすべて満足する材
料としてＬＰＣＶＤ（Low Pressure Chemical Vapor De
position）シリコン酸化膜を採用した。ＬＰＣＶＤシリ
コン酸化膜は高温（７００から８００℃程度）で熱エネ
ルギーによりシリコン酸化膜を堆積するため、他の製法
例えば４００℃程度で形成するプラズマＣＶＤ法で堆積
した膜と比較して緻密な膜質を有する。また半導体基板
表面はセンサ構造体による段差面を有するため、基板表
面と基板に垂直な面に対する膜の付き具合であるステッ
プカバレッジを考慮する必要がある。ＬＰＣＶＤシリコ
ン酸化膜では表面部の厚さに対して側面部には８０％以
上の厚さの堆積膜を形成することが出来る。他の材料と
してＬＰＣＶＤ窒化膜が考えられるが、堆積時の膜の残
留応力（実測値１.５Ｇｐａ 程度）がシリコン酸化膜
（実測値０.１５Ｇｐａ)と比較して非常に大きいため約
２５００Å以上堆積すると膜自身の残留応力でクラック
が発生する欠点がある。
【００２１】ＬＰＣＶＤシリコン酸化膜１６０の本実施
例での製造条件は、デポ温度７２０〜７８０℃，デポ圧
３０〜１２０Ｐａ，デポガスはケイ酸エチル（ＴＥＯ
Ｓ：Tetraethylorthosilicate）＋酸素（Ｏ2）を採用し
た。
例での製造条件は、デポ温度７２０〜７８０℃，デポ圧
３０〜１２０Ｐａ，デポガスはケイ酸エチル（ＴＥＯ
Ｓ：Tetraethylorthosilicate）＋酸素（Ｏ2）を採用し
た。
【００２２】上記製造条件のＬＰＣＶＤシリコン酸化膜
１６０で空隙５０の気密封止が可能な領域の実験結果を
図８に示した。空隙量ｄが０.３〜２.０μｍの試料を空
隙５０が気密封止されるまでＬＰＣＶＤシリコン酸化膜
１６０を堆積する。次に上記試料の断面をＳＥＭ（Scan
ning Electron Microscopy）で観察し、空隙の気密封止
に必要な最低膜厚さａ，有効空隙量ｇを測定した。空隙
の気密封止に必要な最低膜厚さａはダイアフラム構造１
５０の端面部近傍で空隙５０が完全に封止される場所に
おける半導体基板１１０からの厚みである。有効空隙量
ｇはａの測定点から１０μｍ内側の点における空隙の間
隔である。空隙の気密封止に必要な最低膜厚さａは空隙
量ｄが大きくなるにつれてａ線で図示するごとく増大し
た。また有効空隙量ｇも空隙量ｄが大きくなるにつれて
ｇ線で図示するごとく増大する。
１６０で空隙５０の気密封止が可能な領域の実験結果を
図８に示した。空隙量ｄが０.３〜２.０μｍの試料を空
隙５０が気密封止されるまでＬＰＣＶＤシリコン酸化膜
１６０を堆積する。次に上記試料の断面をＳＥＭ（Scan
ning Electron Microscopy）で観察し、空隙の気密封止
に必要な最低膜厚さａ，有効空隙量ｇを測定した。空隙
の気密封止に必要な最低膜厚さａはダイアフラム構造１
５０の端面部近傍で空隙５０が完全に封止される場所に
おける半導体基板１１０からの厚みである。有効空隙量
ｇはａの測定点から１０μｍ内側の点における空隙の間
隔である。空隙の気密封止に必要な最低膜厚さａは空隙
量ｄが大きくなるにつれてａ線で図示するごとく増大し
た。また有効空隙量ｇも空隙量ｄが大きくなるにつれて
ｇ線で図示するごとく増大する。
【００２３】ＬＰＣＶＤシリコン酸化膜１６０を膜厚さ
１.９〜２.０μｍ以上堆積するとクラックが発生する。
この原因は、ＬＰＣＶＤシリコン酸化膜１６０の堆積時
に発生する残留応力（熱応力＋真正応力）がＬＰＣＶＤ
シリコン酸化膜１６０自身の破壊強度を上回るからであ
ると言われている。このようなクラックは塵埃の元とな
り半導体の歩留まりを低下する原因である。このため、
実質的に有効な最大の空隙量ｄは１.３μｍ以下に制限
される。また、空隙量ｄが０.１μｍ以下の場合、ＬＰ
ＣＶＤシリコン酸化１６０が空隙５０内に入り込み実質
的に有効な空隙量がほとんどなくなるためダイアフラム
構造１５０の変位を妨げるため圧力センサとして機能し
ない。このため実質的に有効な空隙量ｄは０.１μｍ 以
上である。以上の様な構成にすることによって、０.１
〜１.３μｍの空隙５０をより少ない工程で３０Ｐａか
ら１２０Ｐａ程度のほぼ真空状態に気密封止でき安価
で、浮遊容量が小さいため良好な特性で、自動車用とし
ても安定した信頼度の高い圧力センサを提供できる。
１.９〜２.０μｍ以上堆積するとクラックが発生する。
この原因は、ＬＰＣＶＤシリコン酸化膜１６０の堆積時
に発生する残留応力（熱応力＋真正応力）がＬＰＣＶＤ
シリコン酸化膜１６０自身の破壊強度を上回るからであ
ると言われている。このようなクラックは塵埃の元とな
り半導体の歩留まりを低下する原因である。このため、
実質的に有効な最大の空隙量ｄは１.３μｍ以下に制限
される。また、空隙量ｄが０.１μｍ以下の場合、ＬＰ
ＣＶＤシリコン酸化１６０が空隙５０内に入り込み実質
的に有効な空隙量がほとんどなくなるためダイアフラム
構造１５０の変位を妨げるため圧力センサとして機能し
ない。このため実質的に有効な空隙量ｄは０.１μｍ 以
上である。以上の様な構成にすることによって、０.１
〜１.３μｍの空隙５０をより少ない工程で３０Ｐａか
ら１２０Ｐａ程度のほぼ真空状態に気密封止でき安価
で、浮遊容量が小さいため良好な特性で、自動車用とし
ても安定した信頼度の高い圧力センサを提供できる。
【００２４】更に、一般的なＩＣ製造プロセスを用いて
製造できるため、回路部との１チップ化が可能となり、
小型化，低価格化が可能となる。
製造できるため、回路部との１チップ化が可能となり、
小型化，低価格化が可能となる。
【００２５】図２（ａ）は円形状のダイアフラム構造１
５０と足場１０配置、図２（ｂ）は四角状のダイアフラ
ム構造１５０，分割した固定電極１３０，分割した足場
１０の配置を平面的に示した図である。
５０と足場１０配置、図２（ｂ）は四角状のダイアフラ
ム構造１５０，分割した固定電極１３０，分割した足場
１０の配置を平面的に示した図である。
【００２６】図２（ａ）はダイアフラム構造１５０の圧
力および残留応力による弾性変形に不均一が生じないよ
う、ダイアフラム構造１５０および固定電極１３０を真
円状とし、足場１０はダイアフラム構造１５０の外周部
に同心円上に分割して配置した例である。足場１０間の
間隔および個数は分離層１７０のエッチングに影響を及
ぼさないように配置する必要がある。
力および残留応力による弾性変形に不均一が生じないよ
う、ダイアフラム構造１５０および固定電極１３０を真
円状とし、足場１０はダイアフラム構造１５０の外周部
に同心円上に分割して配置した例である。足場１０間の
間隔および個数は分離層１７０のエッチングに影響を及
ぼさないように配置する必要がある。
【００２７】固定電極配線１３０ａは固定電極１３０の
配線をダイアフラム構造１５０外に引き出している。ダ
ミー配線１３０ｂは固定電極配線１３０ａにより生じる
ダイアフラム構造１５０構造の非対称を打ち消すため、
固定電極配線１３０ａと点対称に配置する。
配線をダイアフラム構造１５０外に引き出している。ダ
ミー配線１３０ｂは固定電極配線１３０ａにより生じる
ダイアフラム構造１５０構造の非対称を打ち消すため、
固定電極配線１３０ａと点対称に配置する。
【００２８】図２（ｂ）はダイアフラム構造１５０に加
わる圧力ないしダイアフラム構造１５０自身の残留応力
による弾性変形に不均一が生じないよう、ダイアフラム
構造１５０および固定電極１３０を正方形に分割して配
置した例である。足場１０はダイアフラム構造１５０を
等分するように配置している。この場合も図２(ａ)と同
様に、ダミー配線１３０ｂを配しダイアフラム構造１５
０の対称性を保つことができる。
わる圧力ないしダイアフラム構造１５０自身の残留応力
による弾性変形に不均一が生じないよう、ダイアフラム
構造１５０および固定電極１３０を正方形に分割して配
置した例である。足場１０はダイアフラム構造１５０を
等分するように配置している。この場合も図２(ａ)と同
様に、ダミー配線１３０ｂを配しダイアフラム構造１５
０の対称性を保つことができる。
【００２９】以上の様な構成にすることによって、ダイ
アフラム構造１５０変形の不均一性を低減できるため圧
力センサの測定誤差を低減できる。
アフラム構造１５０変形の不均一性を低減できるため圧
力センサの測定誤差を低減できる。
【００３０】本発明を静電容量式圧力センサに適用した
第２実施例の断面図を図３に、平面図を図４に示す。
第２実施例の断面図を図３に、平面図を図４に示す。
【００３１】本実施例は足場１０，ダイアフラム封止部
２０，接続部３０，段差構造４０，空隙５０，半導体基
板１１０，誘電体１２０，固定電極１３０，バリア層１
４０，ダイアフラム構造１５０，ＬＰＣＶＤシリコン酸
化膜１６０からなる。
２０，接続部３０，段差構造４０，空隙５０，半導体基
板１１０，誘電体１２０，固定電極１３０，バリア層１
４０，ダイアフラム構造１５０，ＬＰＣＶＤシリコン酸
化膜１６０からなる。
【００３２】図３と図１の相違点は誘電体１２０に段差
を設けることにより、ダイアフラム構造１５０に段差構
造４０を形成した点にある。誘電体１２０の段差形成後
CVDにより堆積するバリア層１４０，分離層１７０はほ
ぼ均一な厚さであるため、段差構造４０を形成しても空
隙５０はダイアフラム構造１５０を通じてほぼ一定に保
たれる。ダイアフラム構造１５０に生じた残留応力はダ
イアフラム構造１５０自身を湾曲変形させるが、この段
差構造４０の湾曲変形の低減効果により、ダイアフラム
構造１５０自身の変位量を少なくすることができる。
を設けることにより、ダイアフラム構造１５０に段差構
造４０を形成した点にある。誘電体１２０の段差形成後
CVDにより堆積するバリア層１４０，分離層１７０はほ
ぼ均一な厚さであるため、段差構造４０を形成しても空
隙５０はダイアフラム構造１５０を通じてほぼ一定に保
たれる。ダイアフラム構造１５０に生じた残留応力はダ
イアフラム構造１５０自身を湾曲変形させるが、この段
差構造４０の湾曲変形の低減効果により、ダイアフラム
構造１５０自身の変位量を少なくすることができる。
【００３３】ダイアフラム構造１５０が多結晶シリコン
の場合、５６０℃から６８０℃程度でＬＰＣＶＤ法によ
り堆積する。この場合、残留応力は堆積温度から室温に
戻す際に発生する熱応力と、膜自身に内在する真正応力
によって発生することが知られている。熱応力は半導体
基板１１０と多結晶シリコンとの熱膨張係数差による。
真正応力は多結晶シリコンの製造条件により大きく変化
するが、結晶化の度合いの違いにより発生し、膜の厚さ
方向に対して応力分布を持つことが知られている。段差
構造４０はリブの働きをするためこの残留応力によるダ
イアフラム構造１５０の変形を防止している。また同様
な効果は凹状の段差構造４０のみでなく、固定電極１３
０による凸状の構造によって達成することができる。こ
の段差構造のもう一つの利点はダイアフラム構造１５０
が残留応力によって変形する方向を制限することが可能
な点にある。リブを凹状に形成した場合には下側に、凸
状の場合には上側に変形を制限できる。
の場合、５６０℃から６８０℃程度でＬＰＣＶＤ法によ
り堆積する。この場合、残留応力は堆積温度から室温に
戻す際に発生する熱応力と、膜自身に内在する真正応力
によって発生することが知られている。熱応力は半導体
基板１１０と多結晶シリコンとの熱膨張係数差による。
真正応力は多結晶シリコンの製造条件により大きく変化
するが、結晶化の度合いの違いにより発生し、膜の厚さ
方向に対して応力分布を持つことが知られている。段差
構造４０はリブの働きをするためこの残留応力によるダ
イアフラム構造１５０の変形を防止している。また同様
な効果は凹状の段差構造４０のみでなく、固定電極１３
０による凸状の構造によって達成することができる。こ
の段差構造のもう一つの利点はダイアフラム構造１５０
が残留応力によって変形する方向を制限することが可能
な点にある。リブを凹状に形成した場合には下側に、凸
状の場合には上側に変形を制限できる。
【００３４】以上の様な構成にすることによって、残留
応力による変形の低減手段である段差構造４０をダイア
フラム構造１５０が有するため、初期変位が所定の値か
らずれることを防止できかつ変形の方向を制御すること
が可能となるため圧力センサの誤差を低減できる。
応力による変形の低減手段である段差構造４０をダイア
フラム構造１５０が有するため、初期変位が所定の値か
らずれることを防止できかつ変形の方向を制御すること
が可能となるため圧力センサの誤差を低減できる。
【００３５】図４に段差構造の平面配置を示した。図４
（ａ）は円形ダイアフラム構造１５０に段差構造４０を
同心円上に配置した様子を示し、図４（ｂ）は円形ダイ
アフラム構造１５０において、段差構造４０を半径方向
に配置した様子を示している。図４（ａ）はダイアフラ
ム構造１５０における残留応力が厚み方向に分布をもつ
ため曲げモーメントが存在する場合に有効な構造であ
り、図４（ｂ）はダイアフラム構造１５０に平面方向の
残留応力を有する場合に有効な構造である。
（ａ）は円形ダイアフラム構造１５０に段差構造４０を
同心円上に配置した様子を示し、図４（ｂ）は円形ダイ
アフラム構造１５０において、段差構造４０を半径方向
に配置した様子を示している。図４（ａ）はダイアフラ
ム構造１５０における残留応力が厚み方向に分布をもつ
ため曲げモーメントが存在する場合に有効な構造であ
り、図４（ｂ）はダイアフラム構造１５０に平面方向の
残留応力を有する場合に有効な構造である。
【００３６】以上の様な構成にすることによって、残留
応力による変形低減手段である段差構造をダイアフラム
構造が有するため測定誤差を低減でき自動車用としても
良好な特性の圧力センサを提供できる。
応力による変形低減手段である段差構造をダイアフラム
構造が有するため測定誤差を低減でき自動車用としても
良好な特性の圧力センサを提供できる。
【００３７】本発明の圧力センサの製造工程を図５に示
す。
す。
【００３８】ＩＣ製造用の半導体基板１１０に誘電体１
２０を半導体基板１１０の熱酸化により形成する（図５
（ａ））。次に誘電体１２０に段差構造４０をホトリソ
グラフィによるマスキング後に所定の部分をドライエッ
チングにすることにより得る（図５（ｂ））。第１実施
例は図５（ｂ）を削除した他は、共通の工程で製造でき
る。図５（ｃ）は導電性の多結晶シリコン等から固定電
極１３０とダイアフラム配線１３０ｃをホト・エッチ工
程により一括加工した様子を示す。
２０を半導体基板１１０の熱酸化により形成する（図５
（ａ））。次に誘電体１２０に段差構造４０をホトリソ
グラフィによるマスキング後に所定の部分をドライエッ
チングにすることにより得る（図５（ｂ））。第１実施
例は図５（ｂ）を削除した他は、共通の工程で製造でき
る。図５（ｃ）は導電性の多結晶シリコン等から固定電
極１３０とダイアフラム配線１３０ｃをホト・エッチ工
程により一括加工した様子を示す。
【００３９】図５（ａ）〜（ｃ）工程までの絶好の代替
案として、ＭＯＳデバイスのフィールド酸化膜と誘電体
１２０，ゲート配線と固定電極１３０を共通化して工程
の簡略化を計る方法がある。この場合図５（ａ）〜
（ｃ）は下記に述べる、よく知られている工程と置き換
えることが可能である。まず、半導体基板１１０に窒化
膜を形成し、窒化膜にフィールド酸化膜を形成したい部
分だけ除去する。次に熱酸化を行いフィールド酸化膜を
選択的に形成した後、窒化膜を除去する。ゲート配線は
ドーピングした多結晶シリコン膜またはシリサイド膜等
より形成されるが、同時にフィールド酸化膜上に固定電
極１３０およびダイアフラム配線１３０ｃも一括加工す
る。
案として、ＭＯＳデバイスのフィールド酸化膜と誘電体
１２０，ゲート配線と固定電極１３０を共通化して工程
の簡略化を計る方法がある。この場合図５（ａ）〜
（ｃ）は下記に述べる、よく知られている工程と置き換
えることが可能である。まず、半導体基板１１０に窒化
膜を形成し、窒化膜にフィールド酸化膜を形成したい部
分だけ除去する。次に熱酸化を行いフィールド酸化膜を
選択的に形成した後、窒化膜を除去する。ゲート配線は
ドーピングした多結晶シリコン膜またはシリサイド膜等
より形成されるが、同時にフィールド酸化膜上に固定電
極１３０およびダイアフラム配線１３０ｃも一括加工す
る。
【００４０】図５（ｄ）はＬＰＣＶＤ窒化膜のバリア層
１４０を堆積した後、ホト・エッチ工程によりダイアフ
ラム配線１３０ｃとダイアフラム構造１５０の接続部３
０を加工した様子を示す。図６（ｅ）は分離層１７０を
堆積した後、ホト・エッチ工程によりダイアフラム構造
１５０の半導体基板１１０との足場１０を加工した様子
を示す。分離層１７０の厚みは、０．１〜１.３μｍに
規定される。分離層170はシリコン酸化膜が用いられる
ことが多く、本実施例ではＨＦ系のエッチング液でエッ
チ速度の速いＰＳＧを用いる。
１４０を堆積した後、ホト・エッチ工程によりダイアフ
ラム配線１３０ｃとダイアフラム構造１５０の接続部３
０を加工した様子を示す。図６（ｅ）は分離層１７０を
堆積した後、ホト・エッチ工程によりダイアフラム構造
１５０の半導体基板１１０との足場１０を加工した様子
を示す。分離層１７０の厚みは、０．１〜１.３μｍに
規定される。分離層170はシリコン酸化膜が用いられる
ことが多く、本実施例ではＨＦ系のエッチング液でエッ
チ速度の速いＰＳＧを用いる。
【００４１】図６（ｆ）は足場１０を加工した分離層１
７０上に堆積した後、分離層１７０を下地としてホト・
エッチ加工によりダイアフラム構造１５０を形成したも
のである。ダイアフラム構造１５０を導電化するにはダ
イアフラム構造１５０に不純物ドープする方法がある。
不純物ドープの方法はダイアフラム構造１５０としての
多結晶シリコン堆積後に固層拡散であるリン処理やイオ
ン注入する方法がある。もしくは多結晶シリコンを堆積
中に不純物を混ぜドープド多結晶シリコンを堆積する方
法がある。また分離層１７０にｐ型ないしｎ型の不純物
を高濃度に含むＰＳＧを用いた場合、多結晶シリコン堆
積後のアニールによりＰＳＧ中の不純物が多結晶シリコ
ン中に固層拡散し多結晶シリコンを導電化する方法もあ
る。
７０上に堆積した後、分離層１７０を下地としてホト・
エッチ加工によりダイアフラム構造１５０を形成したも
のである。ダイアフラム構造１５０を導電化するにはダ
イアフラム構造１５０に不純物ドープする方法がある。
不純物ドープの方法はダイアフラム構造１５０としての
多結晶シリコン堆積後に固層拡散であるリン処理やイオ
ン注入する方法がある。もしくは多結晶シリコンを堆積
中に不純物を混ぜドープド多結晶シリコンを堆積する方
法がある。また分離層１７０にｐ型ないしｎ型の不純物
を高濃度に含むＰＳＧを用いた場合、多結晶シリコン堆
積後のアニールによりＰＳＧ中の不純物が多結晶シリコ
ン中に固層拡散し多結晶シリコンを導電化する方法もあ
る。
【００４２】図６（ｇ）は形成した分離層１７０をエッ
チングにより除去した様子を示す。ＬＰＣＶＤ窒化膜の
バリア層１４０とＰＳＧの分離層１７０の組み合わせの
場合、ＨＦ系エッチング溶液でウエットエッチングする
ことができるが、分離層170のサイドエッチ量とバリア
層１４０の選択比により本実施例ではダイアフラム構造
１５０の直径は最大４００μｍ程度まで可能である。
チングにより除去した様子を示す。ＬＰＣＶＤ窒化膜の
バリア層１４０とＰＳＧの分離層１７０の組み合わせの
場合、ＨＦ系エッチング溶液でウエットエッチングする
ことができるが、分離層170のサイドエッチ量とバリア
層１４０の選択比により本実施例ではダイアフラム構造
１５０の直径は最大４００μｍ程度まで可能である。
【００４３】図６（ｈ）はＬＰＣＶＤシリコン酸化膜１
６０によりダイアフラム構造１５０を気密封止した様子
を示す。
６０によりダイアフラム構造１５０を気密封止した様子
を示す。
【００４４】ＬＰＣＶＤシリコン酸化膜１６０の本実施
例での製造条件は、デポ温度７２０〜７８０℃、デポ圧
３０〜１２０Ｐａ、デポガスはケイ酸エチル（ＴＥＯ
Ｓ：Tetraethylorthosilicate）＋酸素（Ｏ2）を採用し
た。このため、空隙５０をＬＰＣＶＤシリコン酸化膜１
６０の堆積時の圧力である３０Ｐａから１２０Ｐａ程度
のほぼ真空状態に気密封止することが可能である。
例での製造条件は、デポ温度７２０〜７８０℃、デポ圧
３０〜１２０Ｐａ、デポガスはケイ酸エチル（ＴＥＯ
Ｓ：Tetraethylorthosilicate）＋酸素（Ｏ2）を採用し
た。このため、空隙５０をＬＰＣＶＤシリコン酸化膜１
６０の堆積時の圧力である３０Ｐａから１２０Ｐａ程度
のほぼ真空状態に気密封止することが可能である。
【００４５】本製造プロセスによってＣＭＯＳ回路と同
一基板上に一体化した半導体式圧力センサを製造でき、
かつ、小型で安価な、ダイアフラム構造１５０の残留応
力の影響を受けにくい圧力センサが提供できる。
一基板上に一体化した半導体式圧力センサを製造でき、
かつ、小型で安価な、ダイアフラム構造１５０の残留応
力の影響を受けにくい圧力センサが提供できる。
【００４６】以上は本発明を静電容量式圧力センサに適
用した実施例を示したが、本発明は検出原理の異なるピ
エゾ抵抗式圧力センサに適用することも可能である。
用した実施例を示したが、本発明は検出原理の異なるピ
エゾ抵抗式圧力センサに適用することも可能である。
【００４７】本発明をピエゾ抵抗式圧力センサに適用し
た第３実施例の断面図を図７に示す。
た第３実施例の断面図を図７に示す。
【００４８】本実施例は足場１０，ダイアフラム封止部
２０，接続部３０，空隙５０，半導体基板１１０，誘電
体１２０，ダイアフラム配線１３０ｃ，バリア層１４
０，ダイアフラム構造１５０，ＬＰＣＶＤシリコン酸化
膜１６０，ピエゾ抵抗素子200,導電体２１０からなる。
２０，接続部３０，空隙５０，半導体基板１１０，誘電
体１２０，ダイアフラム配線１３０ｃ，バリア層１４
０，ダイアフラム構造１５０，ＬＰＣＶＤシリコン酸化
膜１６０，ピエゾ抵抗素子200,導電体２１０からなる。
【００４９】被測定媒体である空気等の圧力はＬＰＣＶ
Ｄシリコン酸化膜１６０を介してダイアフラム構造１５
０を歪ませる。ダイアフラム構造１５０の歪みが最大に
なる場所に設置されたピエゾ抵抗素子２００は、この歪
みに応じて抵抗値を変化する。歪み抵抗の変化は導電体
２１０，接続部３０，ダイアフラム配線１３０ｃを介し
検出回路に接続する。従って空気の圧力に応じてピエゾ
抵抗値が変化し圧力検出が可能である。本実施例におい
ても第１実施例と同様に０.１〜１.３μｍの空隙５０を
真空封止できるため、絶対圧センサとして利用できる。
Ｄシリコン酸化膜１６０を介してダイアフラム構造１５
０を歪ませる。ダイアフラム構造１５０の歪みが最大に
なる場所に設置されたピエゾ抵抗素子２００は、この歪
みに応じて抵抗値を変化する。歪み抵抗の変化は導電体
２１０，接続部３０，ダイアフラム配線１３０ｃを介し
検出回路に接続する。従って空気の圧力に応じてピエゾ
抵抗値が変化し圧力検出が可能である。本実施例におい
ても第１実施例と同様に０.１〜１.３μｍの空隙５０を
真空封止できるため、絶対圧センサとして利用できる。
【００５０】ピエゾ抵抗素子２００はよく知られるよう
に、歪みにより比抵抗が変化する効果を有する素子であ
る。ダイアフラム構造１５０を多結晶シリコンで形成し
た場合は、ダイアフラム構造１５０自体の一部をｐ型な
いしｎ型の不純物層にすることでピエゾ抵抗素子とする
ことが可能である。
に、歪みにより比抵抗が変化する効果を有する素子であ
る。ダイアフラム構造１５０を多結晶シリコンで形成し
た場合は、ダイアフラム構造１５０自体の一部をｐ型な
いしｎ型の不純物層にすることでピエゾ抵抗素子とする
ことが可能である。
【００５１】導電体２１０はピエゾ抵抗素子２００とダ
イアフラム配線１３０ｃを電気的に接続している。
イアフラム配線１３０ｃを電気的に接続している。
【００５２】以上ような構成にすることにより、０.１
〜１.３μｍの空隙５０をより少ない工程で３０Ｐａか
ら１２０Ｐａ程度のほぼ真空状態に気密封止でき、ダイ
アフラムをＬＰＣＶＤ法により堆積した酸化シリコン膜
で完全に被覆したため、浮遊容量やリーク電流が少なく
自動車用としても良好な特性で安定した信頼度の高い圧
力センサを提供できる。さらに、残留応力による変形の
低減手段である段差構造４０をダイアフラム構造１５０
が有するため、初期変位が所定の値からずれることを防
止できかつ変形の方向を制御することが可能となり圧力
センサの誤差を低減できる。
〜１.３μｍの空隙５０をより少ない工程で３０Ｐａか
ら１２０Ｐａ程度のほぼ真空状態に気密封止でき、ダイ
アフラムをＬＰＣＶＤ法により堆積した酸化シリコン膜
で完全に被覆したため、浮遊容量やリーク電流が少なく
自動車用としても良好な特性で安定した信頼度の高い圧
力センサを提供できる。さらに、残留応力による変形の
低減手段である段差構造４０をダイアフラム構造１５０
が有するため、初期変位が所定の値からずれることを防
止できかつ変形の方向を制御することが可能となり圧力
センサの誤差を低減できる。
【００５３】また、ＣＭＯＳ回路と同一基板上に一体化
した半導体式圧力センサを製造できるため、回路部との
１チップ化が可能となり、小型化，低価格化が可能とな
る。
した半導体式圧力センサを製造できるため、回路部との
１チップ化が可能となり、小型化，低価格化が可能とな
る。
【００５４】
【発明の効果】本発明によれば、ダイヤフラムを少ない
工程で安価に封止できる。
工程で安価に封止できる。
【図１】本発明の第１実施例の断面形状。
【図２】本発明の第１実施例の平面図。
【図３】本発明の第２実施例の断面形状。
【図４】本発明の第２実施例の平面形状。
【図５】本発明の製造工程図。
【図６】本発明の製造工程図。
【図７】本発明の第３実施例の断面形状。
【図８】本発明の圧力センサで気密封止が可能な条件。
１０…足場、２０…ダイアフラム封止部、３０…接続
部、４０…段差構造、５０…空隙、１１０…半導体基
板、１２０…誘電体、１３０…固定電極、130a…固定電
極配線、１３０ｂ…ダミー配線、１３０ｃ…ダイアフラ
ム配線、１４０…バリア層、１５０…ダイアフラム構
造、１６０…ＬＰＣＶＤシリコン酸化膜、１７０…分離
層、２００…ピエゾ抵抗素子、２１０…導電体、ａ…空
隙の気密封止に必要な最低膜厚さ、ｄ…空隙量、ｇ…有
効空隙量。
部、４０…段差構造、５０…空隙、１１０…半導体基
板、１２０…誘電体、１３０…固定電極、130a…固定電
極配線、１３０ｂ…ダミー配線、１３０ｃ…ダイアフラ
ム配線、１４０…バリア層、１５０…ダイアフラム構
造、１６０…ＬＰＣＶＤシリコン酸化膜、１７０…分離
層、２００…ピエゾ抵抗素子、２１０…導電体、ａ…空
隙の気密封止に必要な最低膜厚さ、ｄ…空隙量、ｇ…有
効空隙量。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 市川 範男 茨城県ひたちなか市高場2477番地 株式会 社日立カーエンジニアリング内 (72)発明者 栗生 誠司 茨城県ひたちなか市高場2477番地 株式会 社日立カーエンジニアリング内 (72)発明者 嶋田 智 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 斉藤 明彦 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 半沢 恵二 茨城県ひたちなか市高場2477番地 株式会 社日立カーエンジニアリング内
Claims (9)
- 【請求項１】半導体基板と、前記半導体基板表面に固定
する足場部分を有し、圧力の変化に応じて変位するダイ
アフラムと、を備えた半導体式圧力センサにおいて、 前記半導体基板表面と前記ダイアフラムとの間を０.１
ないし１.３μｍのほぼ一定の空隙とし、 ＬＰＣＶＤ法により堆積された酸化シリコン膜によっ
て、前記空隙を気密封止したことを特徴とする半導体式
圧力センサ。 - 【請求項２】請求項１において、 前記ダイアフラムに段差構造を備えたことを特徴とする
半導体式圧力センサ。 - 【請求項３】請求項２において、 前記段差構造をほぼ前記ダイアフラムの外周に向かって
放射状に配したことを特徴とする半導体式圧力センサ。 - 【請求項４】請求項２において、 前記段差構造をほぼ前記ダイアフラムの外周に平行に配
したことを特徴とする半導体式圧力センサ。 - 【請求項５】ア）半導体基板に誘電体を形成する工程、 イ）誘電体上に電極ないし配線となる導電層を形成する
工程、 ウ）導電層ないし誘電体を保護するバリア層を形成する
工程、 エ）上記バリア層上に０.１〜１.３μｍのほぼ一定厚さ
の分離層を形成する工程、 オ）上記分離層上にダイアフラム構造を形成する工程、 カ）上記分離層をウエットエッチングにより除去する工
程、 キ）ＬＰＣＶＤシリコン酸化膜によりダイアフラム構造
の端面を密封しダイアフラム構造で覆われた空隙を真空
封止する工程、 を含む半導体式圧力センサの製造方法。 - 【請求項６】ア）半導体基板に誘電体を形成する工程、 イ）上記誘電体を加工しダイアフラム構造に基板の段差
を利用した段差構造を設ける工程、 ウ）誘電体上に電極ないし配線となる導電層を形成する
工程、 エ）導電層ないし誘電体を保護するバリア層を形成する
工程、 オ）上記バリア層上に０.１〜１.３μｍのほぼ一定厚さ
の分離層を形成する工程、 カ）上記分離層上にダイアフラム構造を形成する工程、 イ）上記分離層をウエットエッチングにより除去する工
程、 ク）ＬＰＣＶＤシリコン酸化膜によりダイアフラム構造
の端面を密封しダイアフラム構造で覆われた空隙を真空
封止する工程、 を含む半導体式圧力センサの製造方法。 - 【請求項７】ア）半導体基板にＭＯＳデバイスと一括し
て誘電体ないし上記誘電体の段差を利用しダイアフラム
構造に段差構造を形成する工程、 イ）誘電体上に電極ないし配線となる導電層を形成する
工程、 ウ）導電層ないし誘電体を保護するバリア層を形成する
工程、 エ）上記バリア層上に０.１ないし１.３μｍのほぼ一定
厚さの分離層を形成する工程、 オ）上記分離層上にダイアフラム構造を形成する工程、 カ）上記分離層をウエットエッチングにより除去する工
程、 キ）ＬＰＣＶＤシリコン酸化膜によりダイアフラム構造
の端面を密封しダイアフラム構造で覆われた空隙を真空
封止する工程、 を含む半導体式圧力センサの製造方法。 - 【請求項８】請求項１〜７のいずれか記載の半導体式圧
力センサは、静電容量式であることを特徴とする半導体
式圧力センサまたは半導体式圧力センサの製造方法。 - 【請求項９】請求項１〜７のいずれか記載の半導体式圧
力センサは、ピエゾ抵抗式であることを特徴とする半導
体式圧力センサまたは半導体式圧力センサの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08544498A JP3441961B2 (ja) | 1998-03-31 | 1998-03-31 | 半導体圧力センサ |
| US09/103,612 US6167761B1 (en) | 1998-03-31 | 1998-06-24 | Capacitance type pressure sensor with capacitive elements actuated by a diaphragm |
| EP99105163A EP0947816B1 (en) | 1998-03-31 | 1999-03-30 | Capacitive type pressure sensor |
| DE69922727T DE69922727T2 (de) | 1998-03-31 | 1999-03-30 | Kapazitiver Druckwandler |
| US10/247,637 US6877383B2 (en) | 1998-03-31 | 2002-09-20 | Capacitive type pressure sensor |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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