CN102121856B - 半导体压力传感器及其制造方法 - Google Patents
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Abstract
本发明涉及半导体压力传感器及其制造方法。硅衬底(10)具有贯通孔(12)。在硅衬底(10)上形成有多晶硅膜(20)。多晶硅膜(20)在贯通孔(12)的上方具有膜片(24)。在多晶硅膜(20)上形成有绝缘膜(22)。具有压电电阻效应的多晶硅应变计电阻(R1、R2、R3、R4)形成在绝缘膜(22)上。多晶硅布线(W1、W2、W3、W4)将多晶硅应变计电阻(R1、R2、R3、R4)连接成电桥状。多晶硅应变计电阻(R1、R2)配置在膜片(24)的中央部，并分别具有并联连接的多个电阻，并且结构以及朝向相同。
Description
技术领域
本发明涉及将具有压电电阻效应的多个多晶硅应变计电阻(polysilicon gauge resistances)连接成电桥(bridge)状的半导体压力传感器及其制造方法，特别涉及制造偏差少的半导体压力传感器及其制造方法。
背景技术
作为压力传感器之一，有半导体压力传感器。在该半导体压力传感器中，在膜片(diaphragm)上，将具有压电电阻效应的多个多晶硅应变计电阻连接成电桥状(例如，参照专利文献1)。
专利文献1：特表平10-511459号公报
多个多晶硅应变计电阻是通过对多晶硅膜进行构图而形成的。但是，存在如下问题：各多晶硅应变计电阻的电阻值产生偏差，不能够得到所希望的压电电阻。
发明内容
本发明是为了解决上述课题而提出的，其目的在于得到制造偏差少的半导体压力传感器及其制造方法。
本发明提供一种半导体压力传感器，其特征在于，具有：衬底，具有贯通孔；多晶硅膜，形成在所述衬底上，并且在所述贯通孔的上方具有膜片；绝缘膜，形成在所述多晶硅膜上；第一、第二、第三以及第四多晶硅应变计电阻，形成在所述绝缘膜上，并且具有压电电阻效应；以及多晶硅布线，将所述第一、第二、第三以及第四多晶硅应变计电阻连接成电桥状，所述第一以及第二多晶硅应变计电阻配置在所述膜片的中央部，且分别具有并联连接的多个电阻，并且结构以及朝向相同。
根据本发明，能够得到制造偏差少的半导体压力传感器。
附图说明
图1是表示实施方式1的半导体压力传感器的俯视图。
图2是沿着图1的A-A’的剖视图。
图3是实施方式1的半导体压力传感器的电路图。
图4是表示实施方式1的多晶硅应变计电阻的俯视图。
图5是用于说明实施方式1的半导体压力传感器的制造方法的剖视图。
图6是用于说明实施方式1的半导体压力传感器的制造方法的剖视图。
图7是用于说明实施方式1的半导体压力传感器的制造方法的剖视图。
图8是用于说明实施方式1的半导体压力传感器的制造方法的剖视图。
图9是用于说明实施方式1的半导体压力传感器的制造方法的剖视图。
图10是用于说明实施方式1的半导体压力传感器的制造方法的剖视图。
图11是用于说明实施方式1的半导体压力传感器的制造方法的剖视图。
图12是表示多晶硅电阻的宽度和电阻变化率的关系的图。
图13是表示实施方式1的半导体压力传感器的变形例1的俯视图。
图14是表示实施方式1的半导体压力传感器的变形例2的剖视图。
图15是表示相对于多晶硅的表面硼浓度的电阻变化率的图。
图16是表示实施方式2的多晶硅应变计电阻的剖视图。
图17是表示实施方式2的多晶硅应变计电阻的俯视图。
图18是用于说明实施方式2的多晶硅应变计电阻的制造方法的变形例的剖视图。
图19是用于说明实施方式3的多晶硅应变计电阻的制造方法的剖视图。
图20是用于说明实施方式3的多晶硅应变计电阻的制造方法的俯视图。
图21是用于说明实施方式3的多晶硅应变计电阻的制造方法的变形例的剖视图。
图22是用于说明实施方式3的多晶硅应变计电阻的制造方法的变形例的俯视图。
图23是用于说明实施方式4的半导体压力传感器的制造方法的剖视图。
图24是用于说明实施方式4的半导体压力传感器的制造方法的剖视图。
图25是用于说明实施方式4的半导体压力传感器的制造方法的剖视图。
图26是用于说明实施方式4的半导体压力传感器的制造方法的俯视图。
图27是用于说明实施方式4的半导体压力传感器的制造方法的剖视图。
图28是用于说明实施方式4的半导体压力传感器的制造方法的俯视图。
图29是用于说明实施方式5的半导体压力传感器的制造方法的剖视图。
图30是用于说明实施方式5的半导体压力传感器的制造方法的剖视图。
图31是用于说明实施方式5的半导体压力传感器的制造方法的剖视图。
图32是用于说明实施方式5的半导体压力传感器的制造方法的俯视图。
图33是用于说明实施方式5的半导体压力传感器的制造方法的剖视图。
图34是用于说明实施方式5的半导体压力传感器的制造方法的俯视图。
图35是表示实施方式6的半导体压力传感器的俯视图。
图36是表示实施方式6的半导体压力传感器的变形例的俯视图。
图37是表示实施方式7的半导体压力传感器的俯视图。
图38是沿着图36的B-B’的剖视图。
图39是表示实施方式7的半导体压力传感器的变形例的剖视图。
图40是表示实施方式8的半导体压力传感器的剖视图。
图41是表示实施方式8的半导体压力传感器的变形例的剖视图。
图42是用于说明实施方式9的半导体压力传感器的制造方法的剖视图。
图43是用于说明实施方式10的半导体压力传感器的制造方法的剖视图。
图44是用于说明实施方式10的半导体压力传感器的制造方法的剖视图。
图45是用于说明实施方式10的半导体压力传感器的制造方法的剖视图。
图46是用于说明实施方式10的半导体压力传感器的制造方法的剖视图。
图47是用于说明实施方式10的半导体压力传感器的制造方法的剖视图。
图48是用于说明实施方式10的半导体压力传感器的制造方法的剖视图。
其中，附图标记说明如下：
10硅衬底(衬底)
12贯通孔
14、18、22、26绝缘膜
16、20掺杂多晶硅膜
24膜片(diaphragm)
32、34、36、42、78开口
44、48多晶硅膜
54、68凸部
58凹部
62隔离槽
64间隙
70、74槽
72侧面蚀刻防止层
R1、R2、R3、R4多晶硅应变计电阻
P1、P2、P3、P4铝焊盘
W1、W2、W3、W4多晶硅布线
具体实施方式
下面，参照附图对本发明的实施方式进行说明。对同样的构成要素标注相同的附图标记，并且省略说明。
实施方式1
图1是表示实施方式1的半导体压力传感器的俯视图。图2是沿着图1的A-A’的剖视图。
硅衬底10在中央部具有贯通孔12。在硅衬底10上依次形成有绝缘膜14、掺杂多晶硅膜16、绝缘膜18、掺杂多晶硅膜20以及绝缘膜22。掺杂多晶硅膜20在贯通孔12的上方具有膜片24。在绝缘膜22上形成有多晶硅应变计电阻R1、R2、R3、R4以及多晶硅布线W1、W2、W3、W4。
在多晶硅应变计电阻R1、R2、R3、R4以及多晶硅布线W1、W2、W3、W4上依次形成有绝缘膜26以及氮化膜28。铝焊盘P1、P2、P3、P4经由形成在绝缘膜26以及氮化膜28上的开口分别连接在多晶硅布线W1、W2、W3、W4上。在铝焊盘P1、P2、P3、P4的外周部以及氮化膜28上形成有玻璃涂层30。
图3是实施方式1的半导体压力传感器的电路图。多晶硅应变计电阻R1、R2、R3、R4具有压电电阻效应。多晶硅布线W1、W2、W3、W4将多晶硅应变计电阻R1、R2、R3、R4连接成电桥状。当膜片24由于压力而发生变位时，多晶硅应变计电阻R1、R2、R3、R4的电阻值发生变化，输出与压力相对应的输出电压Vout。
多晶硅应变计电阻R1、R2、R3、R4分别为相同结构。另外，对于多晶硅应变计电阻的电阻值来说，与电流流动的方向垂直的方向的应力几乎不发生变化，所以，多晶硅应变计电阻R1、R2、R3、R4的朝向也相同。
多晶硅应变计电阻R1、R2配置在膜片24的中央部。多晶硅应变计电阻R3、R4配置在膜片24的外周部。更详细地说，多晶硅应变计电阻R3、R4处在膜片24的中心线上，夹着膜片24的中心点配置在对称的位置上。
在从膜片24的上方施加压力的情况下，膜片24向下侧变位。在该情况下，由于配置在膜片24的外周部的多晶硅应变计电阻R3、R4受到拉伸应力，所以，电阻值向+侧发生变化。由于配置在膜片24的中央部的多晶硅应变计电阻R1、R2受到压缩应力，所以，电阻值向-侧发生变化。
例如，当将多晶硅应变计电阻R1、R2、R3、R4的初始状态的电阻值分别设为100Ω，将施加1atm(0.098MPa)的压力时的多晶硅应变计电阻R1、R2的电阻变化率设为+1％、多晶硅应变计电阻R3、R4的电阻变化率设为-1％，将输入电压Vin设为5V时，输出电压Vout为50mV。
图4是表示实施方式1的多晶硅应变计电阻的俯视图。多晶硅应变计电阻R1、R2、R3、R4分别具有并联连接的多个电阻。
接着，对实施方式1的半导体压力传感器的制造方法进行说明。
首先，如图5所示，在结晶方位(100)的硅衬底10上形成热氧化膜等的绝缘膜14。在硅衬底10的中央部，在绝缘膜14上形成开口32，在开口32的周围形成开口34。
接着，如图6所示，以填埋开口32以及开口34的方式，在硅衬底10以及绝缘膜14上形成掺杂多晶硅膜16，在开口32和开口34之间的区域，在掺杂多晶硅膜16上形成开口36。在此，填埋到开口32中的掺杂多晶硅膜16成为牺牲层38，填埋到开口34中的掺杂多晶硅膜16成为锚形体(anchor)40。
接着，如图7所示，以填埋开口36的方式，在绝缘膜14以及掺杂多晶硅膜16上形成TEOS(Tetraethyl Orthosilicate：原硅酸四乙酯)等的绝缘膜18，在锚形体40(开口34)的上方，在绝缘膜18上形成开口42。
接着，如图8所示，以填埋开口42的方式，在掺杂多晶硅膜16以及绝缘膜18上形成掺杂多晶硅膜20。掺杂多晶硅膜20经由开口42与锚形体40连接。在掺杂多晶硅膜20上，利用CVD(Chemical VaporDeposition)形成HTO(High Temperature Oxide)等的绝缘膜22。
接着，在绝缘膜22上形成多晶硅膜44，对多晶硅膜44进行构图，由此，同时形成多晶硅应变计电阻R1、R2、R3、R4和多晶硅布线W1、W2、W3、W4。
接着，如图9所示，在多晶硅应变计电阻R1、R2、R3、R4以及多晶硅布线W1、W2、W3、W4上形成HTO等的绝缘膜26。在该状态下，向多晶硅应变计电阻R1、R2、R3、R4以及多晶硅布线W1、W2、W3、W4注入硼等杂质。进行兼有硼的活性化和膜片24的应力控制的热处理。
接着，利用CVD在绝缘膜26上形成氮化膜28。在绝缘膜26以及氮化膜28上形成开口，形成经由该开口分别与多晶硅布线W1、W2、W3、W4连接的铝焊盘P1、P2、P3、P4。在铝焊盘P1、P2、P3、P4的外周部以及氮化膜28上形成玻璃涂层30。使硅衬底10薄膜化至200μm左右，在硅衬底10的下表面形成掩模46。
接着，如图10所示，利用TMAH(Tetramethylammonium hydroxide：四甲基氢氧化铵)等的碱性蚀刻液，从下表面侧对硅衬底10进行各向异性蚀刻，形成到达填埋在开口32中的牺牲层38的贯通孔12。此外，对于掩模46来说，考虑照相制版的重合偏移以及侧面蚀刻量而形成。
接着，如图11所示，连续地用TMAH等的碱性蚀刻液进行处理，对牺牲层38进行各向同性蚀刻。由此，相对于绝缘膜14以及绝缘膜18有选择地蚀刻除去牺牲层38。伴随于此，硅衬底10被进行侧面蚀刻，形成膜片24由锚形体40支撑的结构。另外，在蚀刻中，绝缘膜14、绝缘膜18以及硅衬底10的(111)面成为蚀刻阻挡层。在使用了TMAH的情况下，对于由TEOS等的氧化膜构成的绝缘膜14以及绝缘膜18来说，相对于硅或多晶硅，得到充分的蚀刻选择比。
接着，利用HF处理，相对于掺杂多晶硅膜16以及掺杂多晶硅膜20有选择地蚀刻除去开口34以及开口42的内侧所配置的绝缘膜14以及绝缘膜18。然后，除去掩模46。利用以上的工序，制造出实施方式1的半导体压力传感器。
如上所述，多晶硅应变计电阻R1、R2、R3、R4分别具有并联连接的多个电阻。在此，多晶硅的压电电阻系数与杂质浓度成反比例，进而，与电阻的宽度成反比例。图12是表示多晶硅电阻的宽度和电阻变化率的关系的图。因此，为了得到大的灵敏度，需要降低杂质浓度，减小电阻的宽度。但是，当电阻值变大时，电阻值的偏差变大，担心特性恶化。因此，使多晶硅应变计电阻R1、R2、R3、R4为并联连接的多个电阻。由此，在利用多晶硅膜的构图形成该结构的情况下，由于能够减小电阻值的偏差，所以，能够得到最佳的压电电阻。因而，能够得到制造偏差少的半导体压力传感器。
另外，由于膜片24的面积取决于锚形体40所支撑的掺杂多晶硅膜20的区域的面积，所以，能够高精度地控制。由于膜片24的厚度取决于掺杂多晶硅膜20的CVD沉积厚度，所以，能够高精度地控制，并且易于薄膜化。由于多晶硅应变计电阻R1、R2、R3、R4的形成位置取决于仅表面侧的照相制版精度，所以，能够高精度地控制。
图13是表示实施方式1的半导体压力传感器的变形例1的俯视图。与图1不同，多晶硅布线W1、W2、W3、W4覆盖膜片24的大致整个面。由此，能够使施加在膜片24上的应力均匀，测定精度变好。
图14是表示实施方式1的半导体压力传感器的变形例2的剖视图。除去膜片24上的玻璃涂层30。由此，能够消除玻璃涂层30的应力对膜片24的影响。此外，也可以残留多晶硅应变计电阻R1、R2、R3、R4上的玻璃涂层30，除去除此之外的膜片24上的玻璃涂层30。
图15是表示相对于多晶硅的表面硼浓度的电阻变化率的图。对多晶硅的厚度为0.05μm、0.15μm、0.45μm的情况进行了调查。其结果是，在厚度为0.15μm的情况下，能够对电阻变化率和表面硼浓度进行对数近似，偏差小。因此，优选使多晶硅应变计电阻R1、R2、R3、R4的厚度为0.1～0.3μm。由此，能够得到压电电阻效应变高并且偏差小的多晶硅应变计电阻。
实施方式2
关于实施方式2的多晶硅应变计电阻及其制造方法，仅对与实施方式1不同的部分进行说明。
图16是表示实施方式2的多晶硅应变计电阻的剖视图，图17是表示实施方式2的多晶硅应变计电阻的俯视图。在本实施方式中，多晶硅应变计电阻R1、R2、R3、R4比多晶硅布线W1、W2、W3、W4薄。由此，能够减小多晶硅应变计电阻R1、R2、R3、R4的剖面面积而增大压电电阻，所以，测定精度变好。另外，使多晶硅布线W1、W2、W3、W4变厚，也能够减小布线电阻。
接着，对实施方式2的多晶硅应变计电阻的制造方法进行说明。首先，在绝缘膜22上形成厚度为0.3μm以上的多晶硅膜44。接着，对多晶硅膜44进行构图，从而形成多晶硅布线W1、W2、W3、W4。
接着，以覆盖多晶硅布线W1、W2、W3、W4的方式，在绝缘膜22上的整个面形成比多晶硅膜44薄的多晶硅膜48。此时，多晶硅膜48以距离多晶硅布线W1、W2、W3、W4的外周1μm以上的方式包围多晶硅布线W1、W2、W3、W4的外周。接着，对多晶硅膜48进行构图，从而形成多晶硅应变计电阻R1、R2、R3、R4。
接着，在多晶硅应变计电阻R1、R2、R3、R4以及多晶硅布线W1、W2、W3、W4上形成HTO等的绝缘膜26。然后，向整个面注入硼等的杂质。利用在后面工序中进行的热处理，使杂质活性化。
如上所述，由于多晶硅应变计电阻R1、R2、R3、R4比多晶硅布线W1、W2、W3、W4薄，所以，能够减小多晶硅应变计电阻R1、R2、R3、R4的剖面面积减小而增大压电电阻，因而测定精度变好。另外，增厚多晶硅布线W1、W2、W3、W4，也能够减小布线电阻。
此外，在多晶硅应变计电阻R1、R2、R3、R4的杂质浓度为最佳的注入条件下，也存在杂质没有充分深地扩散到多晶硅布线W1、W2、W3、W4中的情况。在该情况下，如图18所示，在多晶硅应变计电阻R1、R2、R3、R4上形成绝缘膜26，在多晶硅布线W1、W2、W3、W4上，在绝缘膜26上形成开口。并且，将绝缘膜26作为掩模，向多晶硅布线W1、W2、W3、W4注入杂质。
由此，即使在相同的注入条件下，也能够使杂质充分深地扩散到多晶硅布线W1、W2、W3、W4中。另外，多晶硅应变计电阻R1、R2、R3、R4的杂质浓度比多晶硅布线W1、W2、W3、W4的杂质浓度低。因此，减小布线电阻，并且增大压电电阻，能够提高测定精度。
实施方式3
关于实施方式3的多晶硅应变计电阻的制造方法，仅对与实施方式1不同的部分进行说明。图19是用于说明实施方式3的多晶硅应变计电阻的制造方法的俯视图，图20是其剖视图。
首先，在绝缘膜22上形成薄的多晶硅膜44，对多晶硅膜44进行构图，从而形成多晶硅应变计电阻R1、R2、R3、R4以及多晶硅布线W1、W2、W3、W4。
接着，在多晶硅应变计电阻R1、R2、R3、R4以及多晶硅布线W1、W2、W3、W4上形成HTO等的绝缘膜26。然后，在多晶硅应变计电阻R1、R2、R3、R4的杂质浓度为最佳的注入条件下，注入硼等杂质。
接着，在多晶硅应变计电阻R1、R2、R3、R4上形成光致抗蚀剂50。更详细地说，在多晶硅应变计电阻R1、R2、R3、R4的并联连接的多个电阻的内侧配置光致抗蚀剂50。然后，将绝缘膜26作为掩模，在多晶硅布线W1、W2、W3、W4的杂质浓度为最佳的注入条件下，向多晶硅布线W1、W2、W3、W4注入硼等杂质。此时，对于光致抗蚀剂50来说，考虑扩散距离来配置。利用在后面工序中进行的热处理，使杂质活性化。
由此，多晶硅应变计电阻R1、R2、R3、R4的杂质浓度比多晶硅布线W1、W2、W3、W4的杂质浓度低。因此，减小布线电阻，并且增大压电电阻，能够提高测定精度。
此外，不使用光致抗蚀剂50，如图21以及图22所示那样，在多晶硅应变计电阻R1、R2、R3、R4上形成绝缘膜26，在多晶硅布线W1、W2、W3、W4上，在绝缘膜26上形成开口，将绝缘膜26作为掩模，向多晶硅布线W1、W2、W3、W4注入杂质也可以。由此，能够得到同样效果。
实施方式4
关于实施方式4的半导体压力传感器的制造方法，仅对与实施方式1不同的部分进行说明。
首先，如图23所示，在掺杂多晶硅膜20上形成HTO等的绝缘膜52。将绝缘膜52构图成并列排列的凸部状。
接着，如图24所示，在整个面形成绝缘膜22。由于绝缘膜22形成在构图后的绝缘膜52上，所以，具有多个凸部54。
接着，如图25所示，在整个面形成多晶硅膜44。然后，如图26所示，以包围绝缘膜22的凸部54的方式形成抗蚀剂56。
接着，如图27以及图28所示，对多晶硅膜44进行各向异性蚀刻，在多个凸部54的侧壁作为侧墙而残留，形成多晶硅应变计电阻R1、R2、R3、R4。此时，也同时形成多晶硅布线W1、W2、W3、W4。然后，注入硼等杂质，利用热处理使杂质活性化。
如上所述，将多晶硅应变计电阻R1、R2、R3、R4形成为侧墙，由此，不管照相制版性能如何，都能够形成剖面面积小的多晶硅应变计电阻R1、R2、R3、R4。由于多晶硅的压电电阻效应与剖面面积成反比例，所以，能够得到高灵敏度的半导体压力传感器。
实施方式5
关于实施方式5的半导体压力传感器的制造方法，仅对与实施方式1不同的部分进行说明。
首先，如图29所示，在掺杂多晶硅膜20上形成HTO等的绝缘膜56。在绝缘膜56上形成并列排列的多个凹部58。
接着，如图30所示，以覆盖多个凹部58内的方式，在绝缘膜56上形成绝缘膜22。
接着，如图31所示，以填埋由绝缘膜22覆盖的多个凹部58的方式，在绝缘膜22上形成多晶硅膜44。然后，如图32所示，以包围多个凹部58的方式，形成抗蚀剂60。
接着，如图33以及图34所示，以在多个凹部58内残留多晶硅膜44的方式对多晶硅膜44进行各向异性蚀刻，从而形成填埋在多个凹部58内的多晶硅应变计电阻R1、R2、R3、R4。此时，也同时形成多晶硅布线W1、W2、W3、W4。然后，注入硼等杂质，利用热处理，使杂质活性化。
在上述的工序中，控制覆盖多个凹部58内的绝缘膜22的厚度，由此，不管照相制版性能如何，都能够形成剖面面积小的多晶硅应变计电阻R1、R2、R3、R4。由于多晶硅的压电电阻效应与剖面面积成反比例，所以，能够得到高灵敏度的半导体压力传感器。
实施方式6
关于实施方式6的半导体压力传感器，仅对与实施方式1不同的部分进行说明。图35是表示实施方式6的半导体压力传感器的俯视图。
多晶硅应变计电阻R3、R4配置在膜片24的外侧。因此，仅是多晶硅应变计电阻R1、R2的电阻值相对于膜片24的变位而发生变化。
在此，由于多晶硅的压电电阻效应与电阻剖面面积成反比例，所以，为了提高灵敏度，需要减小电阻宽度以及膜厚。但是，尤其是电阻宽度受到照相制版精度和蚀刻精度的影响，偏差大，进而，当电阻宽度变小时，偏差的影响也变大。相对于此，极其接近的多晶硅应变计电阻R1、R2能够稳定地形成。因此，能够实现半导体压力传感器的高精度化。
由于只是多晶硅应变计电阻R1、R2的电阻值相对于膜片24的变位发生变化，所以，针对压力的灵敏度减少。但是，由于在膜片24的外周部产生的拉伸应力只不过是在膜片24的中央部产生的压缩应力的1/3左右，所以，灵敏度的下降是20％左右。
图36是表示实施方式6的半导体压力传感器的变形例的俯视图。多晶硅应变计电阻R3、R4的结构与多晶硅应变计电阻R1、R2的结构不同，电阻值比多晶硅应变计电阻R1、R2小。由此，由于能够抑制多晶硅应变计电阻R3、R4的电阻值的偏差，所以，能够抑制偏置电压的偏差。
实施方式7
关于实施方式7的半导体压力传感器，仅对与实施方式1不同的部分进行说明。图37是表示实施方式7的半导体压力传感器的俯视图。图38是沿着图37的B-B’的剖视图。
配置有铝焊盘P1、P2、P3、P4以及铝布线的外周区域的掺杂多晶硅膜20与形成有膜片24的中央区域的掺杂多晶硅膜20被隔离槽62隔离。隔离槽62被绝缘膜22填埋。
由此，能够防止铝焊盘P1、P2、P3、P4以及铝布线的膜应力或接合时的冲击传递给膜片24。因此，由于能够缩短膜片24和铝焊盘P1、P2、P3、P4的间隔，所以，能够进一步小型化。
图39是表示实施方式7的半导体压力传感器的变形例的剖视图。隔离槽62被多晶硅布线W1、W2、W3、W4填埋。由此，能够充分填埋隔离槽62。另外，如实施方式2所示那样，若使多晶硅布线W1、W2、W3、W4厚膜化，则能够容易地形成。
实施方式8
关于实施方式8的半导体压力传感器，仅对与实施方式1不同的部分进行说明。图40是表示实施方式8的半导体压力传感器的剖视图。
充分确保硅衬底10上的牺牲层38的长度(10μm以上)，从而在贯通孔12的外侧附近，在硅衬底10和掺杂多晶硅膜20之间形成有间隙64。因此，在从上方对膜片24施加压力而使膜片24向下侧变位的情况下，硅衬底10成为阻挡物。由此，即使在对膜片24施加过大的压力的情况下，也能够防止膜片24发生破坏。
图41是表示实施方式8的半导体压力传感器的变形例的剖视图。在牺牲层38上形成开口66，由此，在间隙64，在多晶硅膜20的下表面形成凸部68(微坑(dimple))。由此，能够防止膜片24粘合在硅衬底10上。
实施方式9
关于实施方式9的半导体压力传感器的制造方法，仅对与实施方式1不同的部分进行说明。
如图42所示，在开口32和开口34之间的区域，在硅衬底10上形成槽70。然后，将绝缘膜14填埋在槽70中，形成侧面蚀刻防止层72。
对于侧面蚀刻防止层72来说，在形成贯通孔12后除去牺牲层38时，防止侧面蚀刻。由此，在不能充分获取锚形体40的内侧的绝缘膜14的长度的情况下，也能够充分地进行具有余裕的蚀刻，能够完全除去牺牲层38。因此，半导体压力传感器的制造变得容易。
此外，在取得10μm的锚形体40的内侧的绝缘膜14的长度、并且在90℃下使用25wt％的TMAH的情况下，在完全除去牺牲层38后，硅衬底10被进行侧面蚀刻，到达锚形体40的时间约为120分钟。在该时间内，如果考虑晶片面内或批次间的晶片厚度以及硅蚀刻速率的偏差，完成所有的膜片24的形成，则无需侧面蚀刻防止层72。
实施方式10
关于实施方式10的半导体压力传感器的制造方法，仅对与实施方式1不同的部分进行说明。
首先，如图43所示，以包围结晶方位(100)的硅衬底10的中央部的方式，在硅衬底10的上表面形成槽74。
接着，如图44所示，以填埋槽74的方式，在硅衬底10上形成热氧化膜等的绝缘膜76，在槽74的外侧，在绝缘膜76上形成开口78。填埋在槽74中的绝缘膜76成为侧面蚀刻防止层80。
接着，如图45所示，以填埋开口78的方式，在硅衬底10以及绝缘膜76上形成掺杂多晶硅膜20。利用CVD在掺杂多晶硅膜20上形成HTO等的绝缘膜22。在此，填埋在开口78中的掺杂多晶硅膜20成为锚形体82。
在绝缘膜22上，与实施方式1同样地形成多晶硅应变计电阻R1、R2、R3、R4以及多晶硅布线W1、W2、W3、W4。
接着，如图46所示，与实施方式1同样地向多晶硅应变计电阻R1、R2、R3、R4以及多晶硅布线W1、W2、W3、W4注入杂质，形成绝缘膜26、氮化膜28、铝焊盘P1、P2、P3、P4以及玻璃涂层30。
另外，使硅衬底10薄膜化到200μm左右，在硅衬底10的下表面形成正型抗蚀剂等的掩模84。此外，对于掩模84来说，考虑照相制版的重合偏移以及侧面蚀刻量而形成。
接着，如图47所示，将绝缘膜76作为蚀刻阻挡层，从下表面侧对硅衬底10的中央部进行ICP(Inductively Coupled Plasma：感应耦合等离子体)干法蚀刻，形成贯通孔12。
当在形成贯通孔12后连续地进行ICP干法蚀刻时，产生凹口。由此，对硅衬底10进行侧面蚀刻，直到形成在锚形体82的内侧的侧面蚀刻防止层80为止。
接着，如图48所示，利用HF处理，相对于掺杂多晶硅膜20有选择地蚀刻除去在开口78的内侧配置的绝缘膜76以及在槽74中填埋的绝缘膜76。然后，除去掩模84。利用以上的工序，制造出实施方式10的半导体压力传感器。
如上所述，作为用于形成贯通孔12的蚀刻，与实施方式1不同，使用干法蚀刻。由此，由于能够对贯通孔12进行垂直加工，所以，能够进一步小型化。另外，在槽74中填埋绝缘膜76作为侧面蚀刻防止层80，从而能够抑制凹口的扩展。
Claims (17)
1.一种半导体压力传感器，其特征在于，具有：
衬底，具有贯通孔；
多晶硅膜，形成在所述衬底上，并且在所述贯通孔的上方具有膜片；
绝缘膜，形成在所述多晶硅膜上；
第一、第二、第三以及第四多晶硅应变计电阻，形成在所述绝缘膜上，并且具有压电电阻效应；以及
多晶硅布线，将所述第一、第二、第三以及第四多晶硅应变计电阻连接成电桥状，
所述第一以及第二多晶硅应变计电阻配置在所述膜片的中央部，并分别具有并联连接的多个电阻，并且，所述第一以及第二多晶硅应变计电阻的结构以及朝向相同。
2.如权利要求1所述的半导体压力传感器，其特征在于，
所述第一、第二、第三以及第四多晶硅应变计电阻比所述多晶硅布线薄。
3.如权利要求1或2所述的半导体压力传感器，其特征在于，
所述第一、第二、第三以及第四多晶硅应变计电阻的杂质浓度比所述多晶硅布线的杂质浓度低。
4.如权利要求1所述的半导体压力传感器，其特征在于，
所述绝缘膜具有多个凸部，
所述第一、第二、第三以及第四多晶硅应变计电阻是在所述多个凸部的侧壁形成的侧墙。
5.如权利要求1所述的半导体压力传感器，其特征在于，
所述绝缘膜具有多个凹部，
所述第一、第二、第三以及第四多晶硅应变计电阻填埋到所述多个凹部内。
6.如权利要求1、2、4、5中任一项所述的半导体压力传感器，其特征在于，
所述第三以及第四多晶硅应变计电阻配置在所述膜片的外周部，并且，结构以及朝向与所述第一以及第二多晶硅应变计电阻的结构以及朝向相同。
7.如权利要求1、2、4、5中任一项所述的半导体压力传感器，其特征在于，
所述第三以及第四多晶硅应变计电阻配置在所述膜片的外侧。
8.如权利要求1、2、4、5中任一项所述的半导体压力传感器，其特征在于，
还具有形成在所述绝缘膜上并且与所述多晶硅布线连接的焊盘，
配置有所述焊盘的区域的所述多晶硅膜和形成有所述膜片的区域的所述多晶硅膜被隔离槽隔离。
9.如权利要求1、2、4、5中任一项所述的半导体压力传感器，其特征在于，
在所述贯通孔的外侧附近，在所述衬底和所述多晶硅膜之间形成有间隙，
在所述间隙中，在所述多晶硅膜的下表面形成有凸部。
10.一种半导体压力传感器的制造方法，其特征在于，具有：
在衬底上形成第一绝缘膜，在所述第一绝缘膜上形成第一开口以及配置在所述第一开口的周围的第二开口的工序；
以填埋所述第一开口以及所述第二开口的方式，在所述衬底以及所述第一绝缘膜上形成第一多晶硅膜，在所述第一开口和所述第二开口之间的区域，在所述第一多晶硅膜上形成第三开口的工序；
以填埋所述第三开口的方式，在所述第一绝缘膜以及所述第一多晶硅膜上形成第二绝缘膜，在所述第二开口的上方，在所述第二绝缘膜上形成第四开口的工序；
以填埋所述第四开口的方式，在所述第一多晶硅膜以及所述第二绝缘膜上形成第二多晶硅膜的工序；
在所述第二多晶硅膜上形成第三绝缘膜的工序；
在所述第三绝缘膜上形成具有压电电阻效应的第一、第二、第三以及第四多晶硅应变计电阻和将所述第一、第二、第三以及第四多晶硅应变计电阻连接成电桥状的多晶硅布线的工序；
从下表面侧对所述衬底进行蚀刻，形成到达在所述第一开口中所填埋的所述第一多晶硅膜的贯通孔的工序；
在形成所述贯通孔后，相对于所述第一绝缘膜以及所述第二绝缘膜有选择地蚀刻除去在所述第一开口中填埋的所述第一多晶硅膜的工序；以及
除去在所述第一开口中填埋的所述第一多晶硅膜之后，相对于所述第一多晶硅膜以及所述第二多晶硅膜有选择地蚀刻除去配置在所述第二开口以及所述第四开口的内侧的所述第一绝缘膜以及所述第二绝缘膜的工序，
所述第二多晶硅膜在所述贯通孔的上方具有膜片，
所述第一以及第二多晶硅应变计电阻配置在所述膜片的中央部，并分别具有并联连接的多个电阻，并且，所述第一以及第二多晶硅应变计电阻的结构以及朝向相同。
11.如权利要求10所述的半导体压力传感器的制造方法，其特征在于，
在所述第三绝缘膜上形成第三多晶硅膜，对所述第三多晶硅膜进行构图，由此，同时形成所述第一、第二、第三以及第四多晶硅应变计电阻和所述多晶硅布线。
12.如权利要求10所述的半导体压力传感器的制造方法，其特征在于，
在所述第三绝缘膜上形成第三多晶硅膜，对所述第三多晶硅膜进行构图，由此，形成所述多晶硅布线，
在所述第三绝缘膜上形成比所述第三多晶硅膜薄的第四多晶硅膜，对所述第四多晶硅膜进行构图，由此，形成所述第一、第二、第三以及第四多晶硅应变计电阻。
13.如权利要求10～12中任一项所述的半导体压力传感器的制造方法，其特征在于，还具有：
在所述第一、第二、第三以及第四多晶硅应变计电阻上形成第四绝缘膜的工序；以及
将所述第四绝缘膜作为掩模，向所述多晶硅布线注入杂质的工序。
14.如权利要求10所述的半导体压力传感器的制造方法，其特征在于，
在所述第三绝缘膜上形成多个凸部，
在所述第三绝缘膜上形成第三多晶硅膜，
对所述第三多晶硅膜进行各向异性蚀刻，作为侧墙残留在所述多个凸部的侧壁，由此，形成所述第一、第二、第三以及第四多晶硅应变计电阻。
15.如权利要求10所述的半导体压力传感器的制造方法，其特征在于，还具有：
在所述第二多晶硅膜上形成第四绝缘膜的工序；以及
在所述第四绝缘膜上形成多个凹部的工序，
以覆盖所述多个凹部内的方式，在所述第四绝缘膜上形成所述第三绝缘膜，
以填埋由所述第三绝缘膜覆盖的所述多个凹部的方式，在所述第三绝缘膜上形成第三多晶硅膜，
以在所述多个凹部内残留所述第三多晶硅膜的方式，对所述第三多晶硅膜进行蚀刻，由此，形成所述第一、第二、第三以及第四多晶硅应变计电阻。
16.如权利要求10所述的半导体压力传感器的制造方法，其特征在于，还具有：
在所述第一开口和所述第二开口之间的区域，在所述衬底上形成槽的工序；以及
将所述第一绝缘膜填埋到所述槽中，形成侧面蚀刻防止层的工序。
17.一种半导体压力传感器的制造方法，其特征在于，具有：
以包围衬底的中央部的方式，在所述衬底的上表面形成槽的工序；
以填埋所述槽的方式，在所述衬底上形成第一绝缘膜，在所述槽的外侧，在所述第一绝缘膜上形成开口的工序；
以填埋所述开口的方式，在所述衬底以及所述第一绝缘膜上形成多晶硅膜的工序；
在所述多晶硅膜上形成第二绝缘膜的工序；
在所述第二绝缘膜上形成具有压电电阻效应的第一、第二、第三以及第四多晶硅应变计电阻和将所述第一、第二、第三以及第四多晶硅应变计电阻连接成电桥状的多晶硅布线的工序；
将所述第一绝缘膜作为蚀刻阻挡层，从下表面侧对所述衬底的所述中央部进行干法蚀刻，形成贯通孔的工序；以及
形成所述贯通孔之后，相对于所述多晶硅膜有选择地蚀刻除去配置在所述开口的内侧的所述第一绝缘膜以及填埋在所述槽中的所述第一绝缘膜的工序，
所述多晶硅膜在所述贯通孔的上方具有膜片，
所述第一以及第二多晶硅应变计电阻配置在所述膜片的中央部，并分别具有并联连接的多个电阻，并且，所述第一以及第二多晶硅应变计电阻的结构以及朝向相同。
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