JPH06213747A - 容量型半導体センサ - Google Patents

Abstract

(57)【要約】 【目的】 容量型半導体センサの密閉室の密閉度を高度
に保ちつつ上部電極からの信号の取り出しを容易にす
る。 【構成】 半導体基板の一面に下部電極を形成し、その
下部電極を取り囲むように枠状の絶縁膜を一様に形成
し、その絶縁膜上に導電膜を形成し、一方半導体基板の
裏面には容量型半導体センサの密閉室に対応する位置に
鐘部を形成し、上部電極を導電膜に接合して設けること
で、半導体基板と絶縁膜、導電膜と上部電極とによって
容量型半導体センサの密閉空間を構成し、上部電極を導
電膜を介して外部に引き出す構造とした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、圧力あるいは加速度の
変化による２つの電極間の距離の変位に伴い、２つの電
極間の静電容量が変化するのを検知して圧力あるいは加
速度を検出する容量型半導体センサに関するものであ
る。

【０００２】

【従来の技術】従来、容量型半導体圧力センサには、例
えば、特公平４−２０１３１号公報に開示されるような
ものが提案されている。図７、図８は該公報に示される
容量型半導体圧力センサの構造を示す図である。

【０００３】図７、図８において、容量型半導体圧力セ
ンサの密閉空間である基準室２３はパイレックスガラス
よりなる絶縁カバー３０と下側の凹部が形成されたＰ型
の半導体基板２５との接合により形成されている。２６
は下側のＰ型の半導体基板２５に形成された測定圧力導
入孔である。４１、４２は下側のＰ型の半導体基板２５
に形成されたＮ型シリコンの単結晶からなる電極であ
り、基板２５に設けられたＮ型半導体からなるリード５
１、５２によって基準室２３が形成されるセンサ外部の
外部端子６１、６２に接続されている。一方、３１は上
側の絶縁カバー３０に設けられた上部電極であり、基板
２５，５４に設けられたアルミニウムパッド２７を介し
て同じく基板２５に形成されたＮ型半導体からなるリー
ド５４に接続され、外部端子６４へ取り出されている。
そして、基準室２３の周りには電極４１、４２および３
１によってコンデンサが形成されている。一般に、コン
デンサの静電容量Ｃは、 Ｃ＝ε＊Ｓ／ｄ ・・・・・（式１） （ε：誘電率，Ｓ：電極面積，ｄ：電極間隔）で求めら
れる。ここで、電極面積は一定であるが電極間隔は測定
圧力導入孔２６に導入される測定圧力によって変化す
る。

【０００４】したがって、圧力導入孔２６に測定圧力が
導入されると、基準室２３と圧力導入孔２６に導入され
た測定圧力の電極間隔が変化する。静電容量Ｃは電極間
隔ｄの変化によって変化するので、この静電容量Ｃの変
化量を外部端子６１、６２および６４より検出すること
により、電極間隔の変化、すなわち圧力変化の測定が可
能となる。

【０００５】

【発明が解決しようとする課題】ところで、容量型半導
体センサにおける上部の電極３１の外部への取り出しに
際しては２つの制約がある。すなわち、基準室２３の密
閉度を保持するということと、下部電極４１（４２）の
取り出しにおけるリード５１（５２）との干渉を回避す
るということである。前記公報に示される従来の容量型
半導体圧力センサにおいては、上部の電極３１を外部端
子６４への取り出しをアルミニウムパッド２７を介して
行っているが、基準室２３の密閉度を保つためには、ア
ルミニウムパッド２７の形成時において、アルミニウム
パッド２７とそれ以外の基準室２３の側壁との高さを正
確に一致させなければならず、アルミニウムパッド２７
の形成には高精度な加工が要求される。従来のように一
部に取り出し部（アルミニウムパッド２７）を形成しな
ければならない構造のものでは加工時に下側の基板１の
平坦度を正確に出すことは困難であった。また、上部の
電極３１と下部の電極４３（４２）のリードの干渉を回
避するために、回路設計上の制約を受けて、設計の自由
度が小さくなるという問題もあった。

【０００６】本発明は上記の事情に鑑みてなされたもの
であり、その目的とするところは、下側の基板と上側の
基板との接合部分全体に表面が平坦な導電膜を設けるこ
とにより、２つの電極のギャップ空間の密閉度を保ち、
電極間隔を高精度に制御し製品の性能を向上させること
である。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に本発明の容量型半導体センサは、半導体基板の片面に
形成された第一の電極と、該第一の電極と平行に前記半
導体基板に形成されたダイヤフラム部と、前記第一の電
極が形成された半導体基板面に前記第一の電極を包囲す
るように、かつ表面が平坦に形成された絶縁膜と、該絶
縁膜上に表面が平坦に形成された導電膜と、該導電膜に
接合し、前記第一の電極と対向するように設けられた第
二の電極とを有し、前記半導体基板と、前記絶縁膜及び
前記導電膜と、前記第二の電極によって密閉空間が形成
されることを特徴としている。

【０００８】

【作用】本発明による容量型半導体センサの作用を説明
する。容量型半導体センサの基準室は半導体基板と、該
半導体基板の一面に一様に形成された第一の電極を包囲
する絶縁膜および該絶縁膜上に一様に形成される導電膜
と、該導電膜に接合する第二の電極とにより形成され
る。絶縁膜および導電膜は半導体基板上に一様な膜厚で
形成され、導電膜は第二の電極を容量型半導体センサ外
の素子への取り出し部として作用する。電極間の密閉度
は平坦な導電膜と、その導電膜と接合する第二の電極に
より高度に保たれることになる。

【０００９】

【実施例】以下に、本発明を加速度測定用の容量型半導
体加速度センサに適用したものについてその構造と製造
方法についての具体的な実施例を示す。

【００１０】図１は本発明の実施例である容量型半導体
加速度センサの断面図であり、図２ないし図４の（ａ）
〜（ｌ）は本発明の実施例である容量型半導体加速度セ
ンサの製造過程を示す図、図５は図３の（ｊ）の平面図
を示している。図１および図５において、１はｎ型のシ
リコン層であり、２はｐ型のシリコン層である。ｎ型の
シリコン層１はｐ型のシリコン層２上にエピタキシャル
成長によって形成されたものである。１６はｐ型のシリ
コン層２に形成された鐘部である。７はｎ型のシリコン
層１上に形成されたｐ⁺ 領域で、図５に示すように平面
正方形の下部電極であって、本発明の第一電極に相当す
るものである。下部電極７は図５に示すように基板上の
他の素子領域（図示せず）と配線パターン２０によって
接続されている。３はｎ型のシリコン層１上に下部電極
７とその周囲を除いて下部電極７を包囲するように枠状
に一様に形成されたＳｉＯ₂ の絶縁膜であり、４はポリ
シリコンの膜であり、容量型半導体加速度センサの密閉
室１９を成す側壁の一部となるべく、前記ＳｉＯ₂ 絶縁
膜３上に一様に形成されている。５はポリシリコン膜４
上に形成されたＳｉＮの絶縁膜である。１２はＳｉＯ₂
である層間絶縁膜であり、密閉室１９の側壁の一部とな
って一様にＳｉＮ絶縁膜５上およびＳｉＯ₂絶縁膜３上
に形成されている。１３はＡｌ（アルミニウム）からな
る導電膜で、密閉室１９の側壁の最も上部を構成する層
であり、層間絶縁膜１２上に一様に形成されている。１
７はＡｌ膜である上部電極であって、本発明の第二電極
に相当するものであり、導電膜１３と接合して下部電極
７と対向して、かつ平行に設けらている。ただし導電膜
１３および上部電極１７はＡｌに限られるものではな
い。１８はパイレックスガラスからなるガラス基板で上
部電極１７と接合している。ＳｉＯ₂ の絶縁膜３、ポリ
シリコン膜４、ＳｉＮの絶縁膜５、ＳｉＯ₂ からなる層
間絶縁膜１２、Ａｌ（アルミニウム）からなる導電膜１
３の順にｎ型のシリコン層１上に一様な厚さをもって、
図５に示すように下部電極７を包囲する平面正方形の枠
状に形成されている。そして、ｎ型のシリコン層１、Ｓ
ｉＯ₂ の絶縁膜３、ポリシリコン膜４、ＳｉＮ５、導電
膜１３、および上部電極１７によって密閉室１９が形成
されている。

【００１１】次に、図２ないし図４の（ａ）〜（ｌ）に
基づいて本実施例の容量型半導体加速度センサの製造方
法について説明する。本実施例の容量型半導体加速度セ
ンサはＣＭＯＳ集積回路と同時に形成される。まず、ｐ
型のシリコン層２の上にｎ型シリコン層１がエピタキシ
ャル成長により形成されたウエーハを高温（９５０°
Ｃ）の酸素雰囲気中にさらし、シリコンの酸化膜を２０
００Å程度成長させ、ＳｉＯ₂ 絶縁膜３を形成する。そ
して、容量型半導体加速度センサの下部電極７と、下部
電極７からシリコン層１上の他の素子領域につながる配
線パターン部を開口したフォトレジスト膜パターンをＳ
ｉＯ₂ 絶縁膜３上に形成し、パターンニングされたフォ
トレジスト膜をマスクにして、イオン注入法により、不
純物をｎ型シリコン層１内に打ち込む。この時、フォト
レジスト膜の開口部以外は不純物がフォトレジスト膜に
より途中で阻止されてｎ型シリコン層１には到達しな
い。不純物としてはホウ素を用いる。そして、フォトレ
ジスト膜を取り除き、打ち込まれた不純物を約１２００
°Ｃで熱拡散させてｎ型シリコン層１にｐ⁺ 領域を形成
する。このようにして不純物が打ち込まれた領域はｐ⁺
領域となり下部電極７および配線２０が形成される（図
２（ａ））。次に、ポリシリコン膜４をＳｉＯ₂絶縁膜
３上に形成し、続いてポリシリコン膜４上にＳｉＮ絶縁
膜５を形成する（図２（ｂ））。次に、ＳｉＮ絶縁膜５
上にフォトレジスト膜で素子分離領域を開口したフォト
レジストパターンを形成する。このあとフォトレジスト
の開口部のＳｉＮ絶縁膜５およびポリシリコン膜４を化
学腐食によるエッチングで取り除き、ＳｉＮ絶縁膜５お
よびポリシリコン膜４に開口部６を形成する（図２
（ｃ））。ＳｉＮ絶縁膜５は酸化されにくい性質があ
り、フォトレジスト膜の除去後、パターンニングされた
ＳｉＮ絶縁膜５およびポリシリコン膜４をマスクにし
て、高温（約１０００°Ｃ）で開口部６のＳｉＯ₂ 絶縁
膜３を選択的に成長させ、フィールド酸化膜３’を形成
する（図２（ｄ））。このフィールド酸化膜３’は素子
を互いに分離・絶縁する目的のために形成されるもので
ある。

【００１２】ここで、通常のＣＭＯＳ製造工程ではＳｉ
Ｎ絶縁膜５およびポリシリコン膜４を全て除去するが、
本実施例では、ポリシリコン膜４およびＳｉＮ絶縁膜５
のうちの下部電極７を包囲する平面正方形の枠状部分を
残して、それ以外のポリシリコン膜４およびＳｉＮ絶縁
膜５をエッチングにより除去する（図２（ｅ））。そし
て残されたポリシリコン膜４およびＳｉＮ絶縁膜５は後
述する容量型半導体加速度センサの密閉室１９の側壁の
一部を形成することになる。

【００１３】次に、ＣＭＯＳ領域８にソース領域９、ド
レイン領域１０、およびゲート電極１１を形成する。こ
れは、ＣＭＯＳ領域８のＳｉＯ₂ 絶縁膜３上に、マスク
を用いてゲート電極１１とそれにつながる配線パターン
を形成する。そして、ソース領域９およびドレイン領域
１０が形成されるべき部分を開口するフォトレジスト膜
パターンを形成し、イオン注入法により不純物のホウ素
を開口部に打ち込み、打ち込まれた不純物を熱拡散させ
る。すると、ｎ型シリコン層１のＣＭＯＳ領域８にはｐ
⁺ 領域のソース領域９およびドレイン領域１０が形成さ
れる（図２（ｆ））。

【００１４】ＣＭＯＳ領域８形成後、層間絶縁膜である
ＳｉＯ₂ 膜１２をウエハ表面全面に形成し（図２
（ｇ））、ＣＭＯＳ領域８のソース領域９およびドレイ
ン領域１０を後述する金属配線と接続するためのコンタ
クト・ホールを形成する。すなわち、ソース・ドレイン
領域９，１０上の層間絶縁膜１２および容量型半導体加
速度センサの側壁で囲まれる内部に存在する層間絶縁膜
１２以外にフォトレジスト膜のマスクパターンを形成
し、マスクパターンの開口部の層間絶縁膜１２をパター
ニングする。つぎに、層間絶縁膜１２上に１μｍ程度の
厚さのＡｌ導電膜１３を形成し、Ａｌ導電膜１３を残し
たい部分、すなわち容量型半導体加速度センサの密閉室
１９の側壁部分およびＣＭＯＳ領域８のコンタクト・ホ
ール、さらには半導体加速度センサから外部素子へ後述
の上部電極１７を取り出すための配線パターン部分にフ
ォトレジスト膜のマスクパターンを形成し、フォトレジ
スト膜の開口部のＡｌ導電膜１３をエッチングにより選
択的に除去する（図３（ｈ））。それからウエーハの表
面に素子および配線等を保護するＰＳＧ膜等のパッシベ
ーション１４を約１μｍ形成する。続いて基板の両面に
ＳｉＮ膜１５を０．５〜１．０μｍ程度の厚さでウエー
ハの両面に形成する。このあと、ウエーハの裏面に形成
されたＳｉＮ膜１１のパターンニングを行う。詳しく
は、半導体加速度センサの密閉室１９のウエーハ反対側
のｐ型のシリコン層２に形成されたＳｉＮ膜１１の一部
除去して開口部２１を形成する（図３（ｉ））。そし
て、ＳｉＮ膜１１をエッチングマスクとして開口部２１
のｐ型のシリコン層２をエッチングして、鐘部１６を形
成する。つまり、裏面のＳｉＮ膜１５がパターンニング
されたウエーハをアルカリの溶剤に浸漬させて、ＳｉＮ
膜１５をマスクとしてｐ型のシリコン層２をウエットエ
ッチングしたあと鐘部１６を形成する。このあとドライ
エッチングによりウエーハ上のＳｉＮ膜１５を除去し、
さらにＣＭＯＳ領域８の素子上のパッシベーション１４
を残すように、マスク等をもちいてパッシベーション１
４を除去する（図３（ｊ））。

【００１５】つぎに、パイレックスガラス１８上に０．
１μｍ程度の厚さでＡｌを成膜し、容量型半導体加速度
センサの上部電極１７をパターニングする。上部電極１
７は前記導電膜９と上部電極１４とが接合して密閉室１
９を形成し得る大きさに形成される。そして、フォトレ
ジスト膜をエッチングマスクとして上部電極１７が形成
されていない部分のパイレックスガラス１８を適切な深
さでエッチングする。このように形成されたパイレック
スガラス１８を上部電極１７を導電膜１３に当接させ、
上部電極１７と導電膜１３とを熱圧着により接合する
（図４（ｋ））。上部電極１７と導電膜１３とは同種の
Ａｌであるため簡単に接合される。接合後はダイシング
により上部電極以外のパイレックスガラス１８を切断し
て除去する（図４（ｌ））。

【００１６】以上説明した製造方法によって得られる実
施例の容量型半導体加速度センサによれば、上部電極１
４の外部素子への取り出しはその下部で接合する導電膜
１３により取り出され、したがって、ワイヤボンドも必
要なくなる。従来のように容量型半導体加速度センサの
上部電極１７取り出し部での加工精度によって密閉室の
密閉度が損なわれることがなく、密閉室１９の側壁はＣ
ＭＯＳ製造工程で造られる絶縁膜（３，５，１２）や導
電膜１３で一様な高さに形成されるため、密閉室の密閉
度が高度に保たれる。また、電極間隔は絶縁膜（３，
５，１２）および導電膜１３の厚さにより精度よく制御
できる。さらに、パイレックスガラスの形状が単純なた
め、歩留りの向上も期待できる。

【００１７】以上の説明は容量型半導体加速度センサに
ついてのものであるが、図６に示すように本発明は容量
型半導体圧力センサへの展開が可能である。図６は容量
型半導体圧力センサの一例を示すものであって、図１と
同一部分については同じ符号を付してある。図６の容量
型半導体圧力センサは、密閉室１９部分に対応するｐ型
のシリコン層２をエッチングによって除去し、測定圧力
導入孔２１が形成された台座２３にｐ型のシリコン層２
を接合固定した構造となっている。密閉室１９を真空状
態にしておくことによって導入孔２１から導かれる気体
の圧力Ｐを測定することができる。すなわち、密閉室１
９内圧力Ｐ₀ （真空）と導入孔２１から導かれる圧力Ｐ
の相対圧力差によって上部電極１７と下部電極７との極
板距離が変化し、極板距離の変化による静電容量の変化
を圧力に換算するものである。

【００１８】この容量型半導体圧力センサにおいても容
量型半導体加速度センサと同様な効果が期待できる。

【００１９】

【発明の効果】本発明の容量型半導体センサによれば、
基板上に第一の電極を包囲するように一様に形成された
絶縁膜上に導電膜を一様に形成し、その導電膜に接合す
る第二の電極によって容量型半導体の密閉室を密閉する
構造としたことで、第二の電極の取り出しに際して密閉
室の側壁を加工することが必要ないため密閉室の密閉度
が高度に保証される。さらに第二の電極は導電膜の任意
の位置から取り出せるため、基板上の回路設計の自由度
が大きくなるという効果を奏する。

【図面の簡単な説明】

【図１】 本発明の実施例である容量型半導体加速度セ
ンサの断面図。

【図２】 本発明の実施例である容量型半導体加速度セ
ンサの製造工程の説明図。

【図３】 本発明の実施例である容量型半導体加速度セ
ンサの製造工程の説明図。

【図４】 本発明の実施例である容量型半導体加速度セ
ンサの製造工程の説明図。

【図５】 図３（ｊ）の平面図。

【図６】 本発明の実施例である容量型半導体圧力セン
サの断面図。

【図７】 従来の容量型半導体圧力センサの平面図。

【図８】 従来の容量型半導体圧力センサの断面図。

【符号の説明】

１・・・ｎ型シリコン層 ２・・・ｐ型シリコン層 ３・・・ＳｉＯ₂ 絶縁膜 ４・・・ポリシリコン膜 ５・・・ＳｉＮ絶縁膜 ６・・・開口部 ７・・・下部電極 ９・・・ソース領域 １０・・・ドレイン領域 １１・・・ゲート電極 １２・・・層間絶縁膜 １３・・・導電膜（Ａｌ） １４・・・パッシベーション膜 １５・・・ＳｉＮ膜 １６・・・鐘部 １７・・・上部電極 １８・・・パイレックスガラス １９・・・密閉室 ２０・・・配線パターン ２１・・・測定圧力導入孔 ２２・・・台座

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体基板の片面に形成された第一の電
   極と、 該第一の電極と平行に前記半導体基板に形成されたダイ
   ヤフラム部と、 前記第一の電極が形成された半導体基板面に前記第一の
   電極を包囲するように、かつ表面が平坦に形成された絶
   縁膜と、 該絶縁膜上に表面が平坦に形成された導電膜と、 該導電膜に接合し、前記第一の電極と対向するように設
   けられた第二の電極とを有し、 前記半導体基板と、前記絶縁膜及び前記導電膜と、前記
   第二の電極によって密閉空間が形成されることを特徴と
   する容量型半導体センサ。