JP2011158317A - 圧力センサ - Google Patents
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Abstract
【課題】半導体基板に対する信号処理回路の専有面積の削減と性能向上を図る。
【解決手段】従来例ではp型の半導体基板の主表面側にn型の導電型領謔ェ形成され、当該n型導電型領域にピエゾ抵抗素子並びにCMOS集積回路が形成されていた。このため、nチャネル型MOS構造の専有面積が増えてしまうという問題や、n型導電型領域にpウェル領域を形成するとpウェルの濃度が高くなり過ぎてnチャネル型MOS構造の性能が低下するといった問題があった。これに対して本実施形態ではp型の半導体基板1の主表面側にp型導電型領域(pウェル領域)20が形成され、当該pウェル領域20にピエゾ抵抗素子並びにCMOS集積回路が形成されているため、特許文献1の従来例における上記問題を解決し、半導体基板1に対する信号処理回路Bの専有面積の削減と性能向上が図れる。
【選択図】 図1
【解決手段】従来例ではp型の半導体基板の主表面側にn型の導電型領謔ェ形成され、当該n型導電型領域にピエゾ抵抗素子並びにCMOS集積回路が形成されていた。このため、nチャネル型MOS構造の専有面積が増えてしまうという問題や、n型導電型領域にpウェル領域を形成するとpウェルの濃度が高くなり過ぎてnチャネル型MOS構造の性能が低下するといった問題があった。これに対して本実施形態ではp型の半導体基板1の主表面側にp型導電型領域(pウェル領域)20が形成され、当該pウェル領域20にピエゾ抵抗素子並びにCMOS集積回路が形成されているため、特許文献1の従来例における上記問題を解決し、半導体基板1に対する信号処理回路Bの専有面積の削減と性能向上が図れる。
【選択図】 図1
Description
本発明は、圧力センサに関し、特に圧力を電気信号に変換する圧力変換部と当該圧力変換部で変換された電気信号を処理する信号処理回路とを単一の半導体基板に形成してなる圧力センサに関する。
従来、ダイヤフラム並びにピエゾ抵抗素子からなる圧力変換部と、圧力変換部で変換された電気信号を処理する信号処理回路とを単一の半導体基板に形成してなる圧力センサが種種提供されている。
例えば、特許文献1に記載されている圧力センサは、単結晶のシリコン基板にダイヤフラム並びにピエゾ抵抗素子が形成されるとともに当該ダイヤフラムの周囲に信号処理回路が形成されている。かかる従来例では、ピエゾ抵抗素子を形成するプロセスと信号処理回路を形成するプロセスを同時に行うことで製造コストが低減できる。
ところで特許文献1に記載されている従来例においては、p型の単結晶シリコン基板の主表面側にn型のエピタキシャル・シリコン層が形成され、当該n型のエピタキシャル・シリコン層にp型の不純物拡散領域からなるピエゾ抵抗素子が形成される。さらに、n型のエピタキシャル・シリコン層にpウェル領域が形成され、このpウェル領域内に信号処理回路のnチャネル型MOS構造が形成されるとともにn型のエピタキシャル・シリコン層内にpチャネル型MOS構造が同時に形成されてCMOS集積回路が構成されている。
しかしながら、上記従来例のようにn型のエピタキシャル・シリコン層にpウェル領域を形成し、さらに、このpウェル領域内にnチャネル型MOS構造を形成した場合、pウェル領域の分だけnチャネル型MOS構造の専有面積が増えてしまうという問題や、n型のエピタキシャル・シリコン層にpウェル領域を形成するとpウェルの濃度が高くなり過ぎてnチャネル型MOS構造の性能が低下するという問題が生じる。
本発明は上記事情に鑑みて為されたものであり、その目的は、半導体基板に対する信号処理回路の専有面積の削減と性能向上が図れる圧力センサを提供することにある。
請求項1の発明は、上記目的を達成するために、圧力を電気信号に変換する圧力変換部と当該圧力変換部で変換された電気信号を処理する信号処理回路とを単一の半導体基板に形成してなる圧力センサであって、前記圧力変換部は前記半導体基板を部分的に薄くしてなるダイヤフラムと、当該ダイヤフラムの表面に形成される複数のピエゾ抵抗素子とを有し、前記信号処理回路は前記半導体基板表面における前記ダイヤフラムの周囲に形成されるCMOS集積回路からなり、前記半導体基板表面に設けられたp型の導電型領域に前記信号処理回路が形成され、当該p型導電型領域にn型の不純物拡散によるn型の導電型領域が形成されるとともに、当該n型導電型領域にp型の不純物が拡散されることにより前記ピエゾ抵抗素子が形成されていることを特徴とする。
請求項1の発明によれば、前記信号処理回路が前記半導体基板表面に設けられたp型の導電型領域に形成され、当該p型導電型領域にn型の不純物拡散によるn型の導電型領域が形成されるとともに、当該n型導電型領域にp型の不純物が拡散されることにより前記ピエゾ抵抗素子が形成されているので、n型の導電型領域にピエゾ抵抗素子並びに信号処理回路が形成される従来例と比較して、半導体基板に対する信号処理回路の専有面積の削減と性能向上が図れる。
請求項2の発明は、請求項1の発明において、前記圧力変換部は、前記信号処理回路の製造プロセスにおいて表面側に形成された薄膜層が前記ピエゾ抵抗素子の形成領域以外で除去されてなることを特徴とする。
請求項2の発明によれば、薄膜層による圧力変換部の感度低下を抑制することができる。
請求項3の発明は、請求項2の発明において、前記圧力変換部は、前記薄膜層が前記ピエゾ抵抗素子の形成領域も含めて除去されてなることを特徴とする。
請求項3の発明によれば、薄膜層による圧力変換部の感度低下をさらに抑制することができる。
請求項4の発明は、請求項1〜3の何れか1項の発明において、前記ダイヤフラムの表面には保護膜と当該保護膜の応力を調整するための応力調整膜とが形成されていることを特徴とする。
請求項4の発明によれば、保護膜に生じる応力を応力調整膜の応力で相殺することができる。
請求項5の発明は、請求項1〜4の何れか1項の発明において、前記ピエゾ抵抗素子の表面に絶縁薄膜層が形成されるとともに当該絶縁薄膜層の表面に導体薄膜層が形成されていることを特徴とする。
請求項5の発明によれば、導体薄膜層がシールドとなって外部電界によるピエゾ抵抗素子の抵抗値変化を抑制することができる。
請求項6の発明は、請求項5の発明において、前記導体薄膜層は前記信号処理回路に給電される電源電圧の高電位側又は低電位側と電気的に接続されていることを特徴とする。
請求項7の発明は、請求項1〜6の何れか1項の発明において、前記ピエゾ抵抗素子は、当該ピエゾ抵抗素子の抵抗値よりも低い抵抗値を有して前記半導体基板表面に形成された不純物拡散領域によって他のピエゾ抵抗素子並びに前記信号処理回路と電気的に接続されていることを特徴とする。
請求項7の発明によれば、ピエゾ抵抗素子以外の部分の抵抗値変化の影響を低減して検出精度を高めることができる。
請求項8の発明は、請求項1〜7の何れか1項の発明において、前記ピエゾ抵抗素子が形成されている前記n型導電型領域が前記信号処理回路に給電する電源電圧の高電位側と電気的に接続されていることを特徴とする。
請求項9の発明は、請求項1〜8の何れか1項の発明において、前記圧力変換部は絶縁体薄膜からなる保護膜で覆われていることを特徴とする。
請求項9の発明によれば、圧力変換部を電気的、化学的、物理的に保護することができる。
本発明によれば、半導体基板に対する信号処理回路の専有面積の削減と性能向上が図れるという効果がある。
以下、図面を参照して本発明の実施形態を詳細に説明する。
(実施形態1)
図1(a)は本実施形態の圧力センサの平面図、同図(b)は同じく断面図、同図(c)は同じく要部断面図である。この圧力センサは、単結晶シリコン基板からなる半導体基板1のダイヤフラム2の主表面側(図1(a),(c)における上面側)に、4つのピエゾ抵抗素子(以下、ピエゾ抵抗と略す)R1,R2,R3,R4が形成された圧力変換部10を備えている。ダイヤフラム2は、異方性エッチング技術などによって半導体基板1の裏面側(図1(a),(c)における下面側)に平面視略角錐台形状の凹所1aを設けることで形成されている。なお、以下では半導体基板1のうちで均一の厚みを有しているダイヤフラム2の外側の部分をフレーム3と呼ぶことにする。
図1(a)は本実施形態の圧力センサの平面図、同図(b)は同じく断面図、同図(c)は同じく要部断面図である。この圧力センサは、単結晶シリコン基板からなる半導体基板1のダイヤフラム2の主表面側(図1(a),(c)における上面側)に、4つのピエゾ抵抗素子(以下、ピエゾ抵抗と略す)R1,R2,R3,R4が形成された圧力変換部10を備えている。ダイヤフラム2は、異方性エッチング技術などによって半導体基板1の裏面側(図1(a),(c)における下面側)に平面視略角錐台形状の凹所1aを設けることで形成されている。なお、以下では半導体基板1のうちで均一の厚みを有しているダイヤフラム2の外側の部分をフレーム3と呼ぶことにする。
4つのピエゾ抵抗R1,R2,R3,R4は半導体基板1の厚み方向(図1(b)における上下方向)からみてダイヤフラム2の4つの辺のほぼ中央に配置されている。また、圧力変換部10は、図2に示すように回路的には4つのピエゾ抵抗R1,R2,R3,R4のブリッジ回路で構成されている。
圧力変換部10の出力電圧Vsは、信号処理回路Bにより増幅される。信号処理回路Bは、圧力変換部10の出力端の一方、つまりピエゾ抵抗R3とピエゾ抵抗R4との接続点が非反転入力端子に接続されるオペアンプOP1と、圧力変換部10の出力端の他方、つまりピエゾ抵抗R1とピエゾ抵抗R2との接続点が非反転入力端子に接続されるオペアンプOP2とを備えている。これら2つのオペアンプOP1,OP2の出力は別のオペアンプOP3によって差動増幅される。信号処理回路Bは、上述の3つのオペアンプOP1,OP2,OP3と、抵抗R11〜R14と、抵抗R12'〜R14'とで構成される。ここにおいて、抵抗R12とR12'とは同じ抵抗値になるように設計され、同様に、抵抗R13と抵抗R13'とは同じ抵抗値になるように設計され、抵抗R14と抵抗R14'とは同じ抵抗値になるように設計されている。なお、圧力変換部10は、半導体基板1の主表面側に形成された図示しないパッド電極などを介して電源VDDとグランドGNDに接続される。
したがって、図2に示す信号処理回路Bの出力電圧Voutは、Vout=Vs(1+2R12/R11)×(R14/R13)となる。また、信号処理回路Bは、抵抗R11および抵抗R12の抵抗温度係数を所望のセンサ特性に応じて数百ppmないし数千ppmの範囲でそれぞれ適宜設定することにより(要するに、抵抗R11と抵抗R12とで抵抗温度係数を異ならせることにより)、抵抗R11と抵抗R12とで温度補償回路を構成している。同様に、抵抗R11と抵抗R12'とで温度補償回路を構成している。すなわち、信号処理回路Bは、圧力変換部10の出力を増幅する機能と温度補償する機能とを備えている。また、上記信号処理回路Bの抵抗R11〜R14、抵抗R12'〜R14'は拡散抵抗により構成される。さらに、上述の各オペアンプOP1〜OP3はそれぞれMOSFETなどにより構成される。ただし、上述した信号処理回路Bの機能並びに回路構成はそれぞれ一例にすぎず、その他の機能を追加したり、同一の機能を別の回路構成で実現することも勿論可能である。
ところで、上記信号処理回路Bは、図1(c)に示すように半導体基板1の主表面側において従来周知のCMOSプロセスにより形成されるCMOS集積回路からなる。なお、信号処理回路Bは半導体基板1のうちのフレーム3に対応する領域Xにのみ形成される(図1(a)及び(c)参照)。
図1(c)に示すように半導体基板1の主表面側全体にp型導電型領域20が形成され、さらにp型導電型領域20に形成された酸化膜22がパターニングされ、パターニングで酸化膜22が除去された部分のp型導電型領域20内にn型の不純物拡散領域21A,21Bが形成されている。そして、これらのn型不純物拡散領域(n型導電型領域)21A,21Bにp型の不純物が拡散されることにより、一方のn型導電型領域21Aにはピエゾ抵抗Ri(i=1,2,3,4)を構成するp型不純物拡散領域24Aが形成され、他方のn型導電型領域21Bにはp型のMOSFETのドレイン領域及びソース領域となるp型不純物拡散領域24B,24Cが形成される。なお、p型不純物拡散領域24B,24Cに挟まれたn型導電型領域21Bの表面側(図1における上面側)には前記p型MOSFETのゲート領域となる多結晶シリコン層25が形成される。このように、ピエゾ抵抗R1〜R4と信号処理回路BとはCMOSプロセスによって同時に形成することが可能である。ただし、図示は省略するが、p型導電型領域20にはn型のMOSFET構造も同時に形成されている。また、ピエゾ抵抗Riが形成されているn型導電型領域21Aは後述する層間配線38等によって電源VDDの高電位側と接続されている。
さらに、p型導電型領域20の表面側には配線用の薄膜層30が形成されている。この薄膜層30は、シリコン酸化膜からなる第1〜第4の絶縁薄膜層31〜34と、第1〜第3の絶縁薄膜層31〜33の表面(第2〜第4の絶縁薄膜層32〜34との界面)に形成された金属薄膜からなる第1〜第3の導体薄膜層35〜37と、これら第1〜第3の導体薄膜層35〜37同士を電気的に接続する層間配線38とを有している。なお、ピエゾ抵抗Riと信号処理回路Bとは層間配線38を介して第1の導体薄膜層35によって電気的に接続されている。
ここで、特許文献1に記載されている従来例においては、p型の半導体基板の主表面側にn型の導電型領域(n型のエピタキシャル・シリコン層)が形成され、当該n型導電型領域にピエゾ抵抗素子並びにCMOS集積回路が形成されていた。このため、nチャネル型MOS構造の専有面積が増えてしまうという問題や、n型導電型領域にpウェル領域を形成するとpウェルの濃度が高くなり過ぎてnチャネル型MOS構造の性能が低下するといった問題があった。
これに対して本実施形態では、上述のように半導体基板1の主表面側にp型導電型領域20が形成され、当該p型導電型領域20にCMOS集積回路が形成され、当該p型導電型領域20にn型の不純物拡散によるn型導電型領域21Aが形成されるとともに、当該n型導電型領域21Aにp型の不純物が拡散されることにより前記ピエゾ抵抗Riが形成されているため、特許文献1の従来例における上記問題を解決し、半導体基板1に対する信号処理回路Bの専有面積の削減と性能向上が図れる。
(実施形態2)
実施形態1においては、ダイヤフラム2も含めて半導体基板1の主表面側全体に薄膜層30が形成されている。この場合、以下のような問題が生じる。
実施形態1においては、ダイヤフラム2も含めて半導体基板1の主表面側全体に薄膜層30が形成されている。この場合、以下のような問題が生じる。
1)ダイヤフラム2の実質的な厚みが薄膜層30によって増えるため、ダイヤフラム2が撓み難くなって検出感度が低下してしまう。
2)ピエゾ抵抗Riがダイヤフラム2の中立面に近付いてしまうため、ピエゾ抵抗Riがダイヤフラム2の表面にあるときと比較して中立面にあるときの方が同じ圧力に対する撓み量が小さくなって検出感度が低下してしまう。
3)外部から圧力が加わっていないときにも薄膜層30の内部応力によってダイヤフラム2が撓んでしまうため、圧力変換部10の出力電圧Vsのオフセットが大きくなってしまう。
4)薄膜層30の内部応力の影響により圧力変換部10の出力電圧Vsと外部から加わる圧力の大きさとが比例しなくなる。
そこで本実施形態では、図3に示すようにダイヤフラム2の主表面側に形成されている薄膜層30のうちでピエゾ抵抗Riの形成領域以外の薄膜層30(図3(a)における斜線部分)をエッチングなどの適宜の方法で除去している。つまり、圧力変換部10は、図3(b)に示すようにピエゾ抵抗Riの形成領域のみが薄膜層30で覆われ、図3(c)に示すようにピエゾ抵抗Riの形成領域を除くダイヤフラム2の主表面側にp型導電型領域20が露出している。
而して、ダイヤフラム2の主表面側の薄膜層30が除去されることにより、上記1)〜4)の問題を全て解決することができる。ただし、ダイヤフラム2を電気的、化学的、物理的に保護するため、ダイヤフラム2の主表面側に露出するp型導電型領域20を絶縁体薄膜(酸化膜)からなる保護膜で覆うことが望ましい。
(実施形態3)
実施形態2においては、ダイヤフラム2の主表面側に形成されている薄膜層30のうちでピエゾ抵抗Riの形成領域以外の薄膜層30を除去している。これに対して本実施形態では、図4に示すようにピエゾ抵抗Riの形成領域を含めてダイヤフラム2の主表面側に形成されている薄膜層30(図4(a)における斜線部分)を除去している点に特徴がある。
実施形態2においては、ダイヤフラム2の主表面側に形成されている薄膜層30のうちでピエゾ抵抗Riの形成領域以外の薄膜層30を除去している。これに対して本実施形態では、図4に示すようにピエゾ抵抗Riの形成領域を含めてダイヤフラム2の主表面側に形成されている薄膜層30(図4(a)における斜線部分)を除去している点に特徴がある。
而して、上述のようにピエゾ抵抗Riの形成領域の薄膜層30を除去することにより、上記1),2)の問題をさらに改善することができる。ただし、ダイヤフラム2並びにピエゾ抵抗、薄膜層30の端面を電気的、化学的、物理的に保護するため、ダイヤフラム2並びにピエゾ抵抗、薄膜層30の端面を絶縁体薄膜(酸化膜)からなる保護膜40で覆うことが望ましい(図4(b),(c)参照)。
(実施形態4)
既に説明したように、ダイヤフラム2の主表面側に薄膜層30が形成される場合、薄膜層30の絶縁薄膜層31〜34に生じる圧縮応力により、
3)外部から圧力が加わっていないときにも薄膜層30の内部応力によってダイヤフラム2が撓んでしまうため、圧力変換部10の出力電圧Vsのオフセットが大きくなってしまう。
既に説明したように、ダイヤフラム2の主表面側に薄膜層30が形成される場合、薄膜層30の絶縁薄膜層31〜34に生じる圧縮応力により、
3)外部から圧力が加わっていないときにも薄膜層30の内部応力によってダイヤフラム2が撓んでしまうため、圧力変換部10の出力電圧Vsのオフセットが大きくなってしまう。
4)薄膜層30の内部応力の影響により圧力変換部10の出力電圧Vsと外部から加わる圧力の大きさとが比例しなくなる。
という問題が生じる。なお、上記3),4)の問題は薄膜層30とp型導電型領域20との間に介在する酸化膜22によっても生じる。
という問題が生じる。なお、上記3),4)の問題は薄膜層30とp型導電型領域20との間に介在する酸化膜22によっても生じる。
そこで本実施形態では、図5(a)に示すように薄膜層30の絶縁薄膜層31〜34や酸化膜22(請求項4における保護膜)に生じる圧縮応力を相殺するため、引張応力を生じる応力調整膜41がダイヤフラム2と対向する絶縁薄膜層31〜34の層間に形成されている。なお、応力調整膜41としては窒化シリコン膜が用いられ、当該窒化シリコン膜の形成時の条件や膜厚によって引張応力の大きさを調整することができる。
上述のように本実施形態によれば、圧力調整膜41に生じる引張応力によって保護膜(薄膜層30の絶縁薄膜層31〜34や酸化膜22)に生じる圧縮応力を相殺することにより、上記3),4)の問題を解決することができる。なお、圧力調整膜41は、図5(a)に示す実施形態1の構造だけでなく、図5(b)に示す実施形態2の構造並びに図5(c)に示す実施形態3の構造の何れにも痘p可能である。
(実施形態5)
ところで、圧力変換部10のピエゾ抵抗Riに外部電界(外部電源VDDの給電路の周囲に生じる電界や外来ノイズなど)が印加された場合、ピエゾ抵抗Riの抵抗値が変化して検出誤差を生じる虞がある。
ところで、圧力変換部10のピエゾ抵抗Riに外部電界(外部電源VDDの給電路の周囲に生じる電界や外来ノイズなど)が印加された場合、ピエゾ抵抗Riの抵抗値が変化して検出誤差を生じる虞がある。
そこで本実施形態では、図6に示すようにピエゾ抵抗Riの表面(上面)に絶縁薄膜層22を形成するとともに当該絶縁薄膜層22の表面(上面)に導体薄膜層42を形成している。さらに、この導体薄膜層42を信号処理回路Bに給電される電源電圧VDDの高電位側又は低電位側(GND)と電気的に接続している。
而して、導体薄膜層42がシールドとなって外部電界の影響によるピエゾ抵抗Riの抵抗値変化を抑制し、圧力センサの検出誤差(出力変動)を防ぐことができる。なお、本実施形態の構造は、図6に示した実施形態1の構造だけでなく、実施形態2〜4の何れの構造にも適用可能である。
(実施形態6)
実際のピエゾ抵抗Riは、図7に示すように1つ以上のピエゾ抵抗素子部50が、素子間接続部51によって電気的に直列接続されるとともに、一対の回路接続部52によって信号処理回路Bに電気的に接続されて構成されている。ここで、素子間接続部51や回路接続部52は導電路として機能するので、圧力が印加されたときに生じる抵抗値の変化が少ないことが望ましい。
実際のピエゾ抵抗Riは、図7に示すように1つ以上のピエゾ抵抗素子部50が、素子間接続部51によって電気的に直列接続されるとともに、一対の回路接続部52によって信号処理回路Bに電気的に接続されて構成されている。ここで、素子間接続部51や回路接続部52は導電路として機能するので、圧力が印加されたときに生じる抵抗値の変化が少ないことが望ましい。
そこで本実施形態では、素子間接続部51並びに回路接続部52を形成する不純物拡散領域の不純物濃度をピエゾ抵抗素子部50の不純物濃度よりも十分に高くして素子間接続部51並びに回路接続部52の抵抗値を下げている。その結果、素子間接続部51並びに回路接続部52の抵抗値がピエゾ抵抗Riの抵抗値に占める割合が低下するので、圧力センサの検出感度を高めることができる。なお、本実施形態の構造は、実施形態1〜5の全ての構造に適用可能である。
1 半導体基板
2 ダイヤフラム
3 フレーム
20 p型導電型領域
B 信号処理回路
2 ダイヤフラム
3 フレーム
20 p型導電型領域
B 信号処理回路
Claims (9)
- 圧力を電気信号に変換する圧力変換部と当該圧力変換部で変換された電気信号を処理する信号処理回路とを単一の半導体基板に形成してなる圧力センサであって、
前記圧力変換部は前記半導体基板を部分的に薄くしてなるダイヤフラムと、当該ダイヤフラムの表面に形成される複数のピエゾ抵抗素子とを有し、
前記信号処理回路は前記半導体基板表面における前記ダイヤフラムの周囲に形成されるCMOS集積回路からなり、
前記半導体基板表面に設けられたp型の導電型領域に前記信号処理回路が形成され、当該p型導電型領域にn型の不純物拡散によるn型の導電型領域が形成されるとともに、当該n型導電型領域にp型の不純物が拡散されることにより前記ピエゾ抵抗素子が形成されていることを特徴とする圧力センサ。 - 前記圧力変換部は、前記信号処理回路の製造プロセスにおいて表面側に形成された薄膜層が前記ピエゾ抵抗素子の形成領域以外で除去されてなることを特徴とする請求項1記載の圧力センサ。
- 前記圧力変換部は、前記薄膜層が前記ピエゾ抵抗素子の形成領域も含めて除去されてなることを特徴とする請求項2記載の圧力センサ。
- 前記ダイヤフラムの表面には保護膜と当該保護膜の応力を調整するための応力調整膜とが形成されていることを特徴とする請求項1〜3の何れか1項に記載の圧力センサ。
- 前記ピエゾ抵抗素子の表面に絶縁薄膜層が形成されるとともに当該絶縁薄膜層の表面に導体薄膜層が形成されていることを特徴とする請求項1〜4の何れか1項に記載の圧力センサ。
- 前記導体薄膜層は前記信号処理回路に給電される電源電圧の高電位側又は低電位側と電気的に接続されていることを特徴とする請求項5記載の圧力センサ。
- 前記ピエゾ抵抗素子は、当該ピエゾ抵抗素子の抵抗値よりも低い抵抗値を有して前記半導体基板表面に形成された不純物拡散領域によって他のピエゾ抵抗素子並びに前記信号処理回路と電気的に接続されていることを特徴とする請求項1〜6の何れか1項に記載の圧力センサ。
- 前記ピエゾ抵抗素子が形成されている前記n型導電型領域が前記信号処理回路に給電する電源電圧の高電位側と電気的に接続されていることを特徴とする請求項1〜7の何れか1項に記載の圧力センサ。
- 前記圧力変換部は絶縁体薄膜からなる保護膜で覆われていることを特徴とする請求項1〜8の何れか1項に記載の圧力センサ。
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