JP2014048237A - 磁気ホールセンサー - Google Patents

Abstract

【課題】ホール素子のバックバイアス電圧を調整する事により、消費電流の増大を回避しつつ、磁気ホールセンサーの応力による磁気感度の変動を補正する。
【解決手段】印加磁場に比例する起電力を出力する磁気ホールセンサー１であって、磁気センサー部１１０のセンサーホール素子１１１と、このセンサーホール素子と同一形状、同一サイズ、および同一構造のホール素子である応力検知ホール素子１２１を有する、若しくはセンサーホール素子１１１そのものを兼用する応力検知部１２０と、センサーホール素子１１１にかかる機械的応力による磁気感度の変動を補正するために前記応力検知ホール素子１２１からの応力検知信号を受けて、この応力検知信号に基づき応力変動に依存したバックバイアス電圧を生成する信号処理部１３０と、を備える。
【選択図】 図１

Description

本発明は、磁気ホールセンサーに関し、特に、シリコン基板上に形成されたホール素子にかかる機械的応力の影響を低減するための技術に関する。

磁気ホールセンサーは、携帯電話の開閉スイッチや電流センサー等の様々な分野で使用されている。磁気ホールセンサーの特徴として、非接触型であること、汚れに強いこと、等が挙げられる。
図６は、一般的な磁気ホールセンサーの構成を示す図であって、図６（ａ）は定電流駆動型の磁気ホールセンサー、図６（ｂ）は定電圧駆動型の磁気ホールセンサーである。

図６（ａ）に示すように、定電流駆動型の磁気ホールセンサーは、ホール素子の電源端子が定電流源と直列に接続されて電源および接地間に接続されてなる。ホール素子の出力端子は図示しない制御回路に接続され、出力端子間の電圧が、ホール素子の起電力Ｖ_Ｈとなる。そして、定電流源により駆動電流Ｉがホール素子に供給される。
定電圧駆動型の磁気ホールセンサーは、図６（ｂ）に示すように、定電圧源とホール素子とが直列に接続されてなり、定電圧源により駆動電圧Ｖが供給される。そして、ホール素子の出力端子間の電圧がホール素子の起電力Ｖ_Ｈとなる。

ホール素子の起電力Ｖ_Ｈは、定電流駆動型の磁気ホールセンサーの場合には、駆動電流Ｉと印加磁場Ｂとを用いて次式（１）で表され、定電圧駆動型の磁気ホールセンサーの場合には、駆動電圧Ｖと印加磁場Ｂとを用いて、次式（１）で表される。
Ｖ_Ｈ＝Ｓ_Ｉ×Ｉ×Ｂ＝Ｓ_Ｖ×Ｖ×Ｂ ……（１）
（１）式中のＳ_Ｉはホール素子を定電流駆動した場合の磁気感度（定電流磁気感度）である。Ｓ_Ｖはホール素子を定電圧駆動した場合の磁気感度（定電圧磁気感度）である。Ｂはホール素子に印加される磁場強度である。

ところで、ホール素子には様々な形状があり、例えば、図８に示されるＳｑｕａｒｅ型、図９に示されるＧｒｅｅｋ−Ｃｒｏｓｓ型などがある。
これらのホール素子は形状により磁気感度Ｓが異なるが、いずれも、対向して位置する電源端子Ｃｐ、Ｃｎに電流を印加し、これら電源端子ＣｐおよびＣｎを結ぶ直線と直交する線分上に設けられている出力端子Ｖｐ、Ｖｎから起電力を取り出す構成となっている。

磁気ホールセンサーは、各種分野で使用され普及してきているが、磁気検出精度の正確さへの要求はますます厳しくなっている。
ここで問題となるのは、磁気ホールセンサーに使用されているホール素子の機械的応力の影響である。機械的応力は、製造、パッケージング、経年劣化等で生じる。ホール素子に機械的応力がかかると、磁気感度Ｓの変化（ピエゾホール効果）により、起電力Ｖ_Ｈが変化し、所望の精度を得ることが困難となる。

ここで、ピエゾ抵抗効果およびピエゾホール効果について説明する。
ある抵抗体の長手方向に応力σ_Ｌ、長手方向に直交する方向に応力σ_Ｔがそれぞれ印加された場合、長手方向の抵抗値は次式（２）のように表される。
Ｒ＝Ｒ_０×（１＋π_Ｌ×σ_Ｌ＋π_Ｔ×σ_Ｔ） ……（２）

（２）式において、π_Ｌ、π_Ｔは、それぞれ、長手方向のピエゾ抵抗係数、長手方向と直交する方向のピエゾ抵抗係数である。ピエゾ抵抗係数とは、応力に対する抵抗の変動を係数にしたものである。一般的にＩＣ製造に使用されているＳｉ（シリコン）の（１００）ウェハでは、ピエゾ抵抗係数π_Ｌ、π_Ｔは、＜００１＞方向とのなす角θを用いて、次式（３）のように表される。
π_Ｌ＝π_１１−２×（π_１１−π_１２−π_４４）×ｃｏｓ^２θ×ｓｉｎ^２θ
π_Ｔ＝π_１２−２×（π_１１−π_１２−π_４４）×ｃｏｓ^２θ×ｓｉｎ^２θ
……（３）
（３）式中の、π_１１、π_１２、π_４４は、それぞれ応力テンソル成分である。

ホール素子の＜００１＞方向の抵抗をＲ_１、＜０１０＞方向の抵抗をＲ_２とし、抵抗Ｒ_１の長手方向、この抵抗Ｒ_１の長手方向に直交する方向に、応力σ_Ｘ、σ_Ｙがそれぞれ印加された場合、各抵抗Ｒ_１、Ｒ_２の応力変動ΔＲ_１、ΔＲ_２は、次式（４）で表すことができる。
ΔＲ_１／Ｒ_１０＝π_１１×σ_Ｘ＋π_１２×σ_Ｙ
ΔＲ_２／Ｒ_２０＝π_１１×σ_Ｙ＋π_１２×σ_Ｘ ……（４）

（４）式中のＲ_１０、Ｒ_２０は、Ｒ_１、Ｒ_２それぞれの無応力時の抵抗値である。
各抵抗Ｒ_１およびＲ_２の応力変動を加算すると次式（５）となる。
（ΔＲ_１／Ｒ_１０）＋（ΔＲ_２／Ｒ_２０）＝（π_１１＋π_１２）（σ_Ｘ＋σ_Ｙ）
……（５）

また、上記と同様に、ホール素子の＜００１＞方向の抵抗をＲ_１、＜０１０＞方向の抵抗をＲ_２とし、抵抗Ｒ_１の長手方向、この抵抗Ｒ_１の長手方向に直交する方向に、応力σ_Ｘ、σ_Ｙがそれぞれ印加された場合、定電流感度Ｓ_Ｉの応力変動ΔＳ_Ｉは次式（６）で表すことができる。
ΔＳ_Ｉ／Ｓ_Ｉ０＝Ｐ_１２×（σ_Ｘ＋σ_Ｙ） ……（６）
（６）式において、Ｓ_Ｉ０は無応力時の定電流感度である。Ｐ_１２はピエゾホール係数である。ピエゾホール係数とは、応力に対する磁気感度の変動を係数化したものである。

次式（７）に示すように、前記（６）式を（５）式で割り算した（５）式と（６）式との商を補正係数とすることで、応力補正が可能となる。
（ΔＳ_Ｉ／Ｓ_Ｉ０）／｛（ΔＲ_１／Ｒ_１０）＋（ΔＲ_２／Ｒ_２０）｝
＝Ｐ_１２／（π_１１＋π_１２） ……（７）

ここで、図１０は、特許文献１に開示されている磁気ホールセンサーの回路構成を簡略化して示す図である。
特許文献１の磁気ホールセンサー９００は、応力により抵抗値が変動する効果（ピエゾ抵抗効果）を用い、応力による磁気ホールセンサー９００の磁気感度の変動をキャンセリングするように構成されている。

この磁気ホールセンサー９００は、ホール素子９１０を２方向から駆動し、応力による抵抗値の変動に比例関係をもたせるように電流源９２０を調整する構成となっている。ホール素子９１０を２方向から駆動する理由は、前述の式（７）で示した。すなわち、抵抗Ｒ_１の長手方向と抵抗Ｒ_１の長手方向に直交する方向と、に応力σ_Ｘ、σ_Ｙがそれぞれ印加された場合に前記（７）式が成り立ち、その結果、（７）式を補正係数として用いることによって、応力補正を行うことができるためである。

圧縮応力が印加された場合、ホール素子９１０の抵抗値は増加し、感度は減少する。逆に引っ張り応力が印加された場合、ホール素子９１０の抵抗値は減少し、感度は増加する。
この関係を用い、ホール素子９１０の抵抗値と駆動電流源９２０とに比例関係をもたせることで、応力による磁気感度変動を補正するようになっている。
特許文献１の磁気ホールセンサー９００は、以上のようにして機械的応力の影響を低減した所望の起電力を取り出すことができる構成となっている。

米国特許第６４８３３０１号明細書

しかしながら、図１０に示すように、応力による感度変動を駆動電流によって補正する方法にあっては、その分、消費電流が増えてしまう。また、ＩＣ（ホール素子９１０）の消費電流は、磁気感度精度同様、重要なパラメータであり、応力により消費電流が増減することは、大きな問題となる。
そこで、本発明は、上記した問題点に着目してなされたものであり、機械的応力の影響を、消費電流を変えることなく的確に低減することの可能な磁気ホールセンサーを提供することを目的としている。

本発明の一態様は、印加磁場に比例する起電力を出力する磁気ホールセンサー（例えば、図１の磁気ホールセンサー１）であって、センサーホール素子（例えば図１のセンサーホール素子１１１）と、応力検知ホール素子（例えば図１の応力検知ホール素子１２１）を用いて前記センサーホール素子にかかる機械的応力を検知する応力検知部（例えば図１の応力検知部１２０）と、前記応力検知部で検知された前記機械的応力に基づいて前記センサーホール素子のバックバイアス電圧を調整する信号処理部（例えば図１の信号処理部１３０）と、を備えることを特徴とする磁気ホールセンサーである。

前記応力検知部は前記機械的応力に応じた応力検知信号を生成し、前記信号処理部は前記応力検知信号に基づき前記バックバイアス電圧を調整するものであってよい。
前記応力検知部は、前記応力検知ホール素子を駆動する駆動部（例えば図１の応力検知ホール駆動源１２２）を有し、当該駆動部により前記応力検知ホール素子を駆動したときの当該応力検知ホール素子の抵抗値に応じた前記応力検知信号を生成し、前記駆動部は、前記応力検知信号が、応力に対して比例関係または反比例関係の特性で変動するように、前記応力検知ホール素子を駆動するものであってよい。

前記信号処理部は、前記応力検知信号に基づき、当該応力検知信号の応力による変動に依存した前記センサーホール素子の前記バックバイアス電圧を生成するものであってよい。
前記信号処理部は、前記センサーホール素子のバックバイアス係数およびピエゾホール係数とピエゾ抵抗係数との比と、無応力時の前記応力検知ホール素子の抵抗値と、が格納されたメモリ（例えば図５のメモリ１３１）と、前記応力検知ホール素子への駆動電流または駆動電圧の印加方向が異なる複数の前記応力検知信号を加算する加算部（例えば図５の加算部１３２）と、前記メモリに格納された信号と前記加算部の出力とをもとに演算して前記バックバイアス電圧を生成する演算部（例えば図５の演算部１３３）と、を備えていてよい。

前記応力検知部は、前記応力検知ホール素子への駆動電流または駆動電圧の印加方向が異なる複数の前記応力検知信号を加算する加算部、を有し、前記信号処理部は、前記センサーホール素子のバックバイアス係数およびピエゾホール係数とピエゾ抵抗係数との比と、無応力時の前記応力検知ホール素子の抵抗値と、が格納されたメモリと、前記メモリに格納された信号と前記加算部の出力とをもとに演算して前記バックバイアス電圧を生成する演算部と、を備えていてよい。

前記応力検知ホール素子のピエゾ抵抗係数と前記センサーホール素子のピエゾホール係数との比は、前記応力検知ホール素子の抵抗の変動と前記センサーホール素子の感度の変動との比と比例する関係を有するものであってよい。
前記センサーホール素子と前記応力検知ホール素子とは同一の機能構成を有するものであってよい。
前記応力検知ホール素子は前記センサーホール素子と同一形状、同一サイズ、および同一構造のホール素子であってよい。
前記応力検知ホール素子として前記センサーホール素子を兼用してよい。

本発明によれば、応力検知ホール素子により検知したセンサーホール素子にかかる機械的応力に基づき、センサーホール素子のバックバイアス電圧を調整する構成としたため、消費電流の増大を回避しつつ、磁気ホールセンサーの応力による磁気感度の変動を補正することができる。

本発明の一実施形態に係る磁気ホールセンサーの構成の一例を示す図である。 本発明の一実施形態に係る磁気ホールセンサーのホール素子の断面図である。 本発明の一実施形態に係る磁気ホールセンサーの応力検知部の具体的な回路構成の一例を示す図である。 本発明の一実施形態に係る磁気ホールセンサーの磁気センサー部の具体的な回路構成の一例を示す図である。 発明の一実施形態に係る磁気ホールセンサーの信号処理部に関する具体的な回路構成の一例を示す図である。 一般的な磁気ホールセンサーの構成を示す図である。 応力検知部のその他の例である。 ホール素子の形状の一例を示す図である。 ホール素子の形状の一例を示す図である。 特許文献１に記載の磁気ホールセンサーの回路構成を簡略化して示す図である。

以下、本発明の実施形態について、図面を参照しながら説明する。
以下の説明において参照する各図では、他の図と同等部分は同一符号によって示される。
図１は、本実施形態に係る磁気ホールセンサーの一例を示す構成図である。
本実施形態に係る磁気ホールセンサー１は、図１に示すように、磁気センサー部１１０と、応力検知部１２０と、信号処理部１３０と、を含んで構成される。

磁気センサー部１１０は、センサーホール素子１１１と、当該センサーホール素子１１１を駆動するセンサーホール駆動源１１２と、を備える。
応力検知部１２０は、応力検知ホール素子１２１と、前記応力検知ホール素子１２１を駆動する応力検知ホール駆動源１２２と、を備える。ここで、応力検知ホール素子１２１は、前記センサーホール素子１１１と兼用しても良いし、前記センサーホール素子と同一形状、同一サイズ、および同一構造のホール素子を用いても良い。

信号処理部１３０は、ＤＳＰ（Digital Signal Processor）などを用いたデジタル演算処理を行う演算部として構成してもよく、あるいはアナログ回路を組み合わせてアナログ演算処理を行う演算部として構成してもよい。
信号処理部１３０の出力電圧Ｖ_ＣＯＭＰは、前記センサーホール素子１１１の一端に入力される。電圧Ｖ_ＣＯＭＰを増加させると、バックバイアス効果でセンサーホール素子１１１の感度が増加する。信号処理部１３０では、この関係を用いて応力補正を行う。すなわち、電圧Ｖ_ＣＯＭＰをバックバイアス電圧として用いて、センサーホール素子１１１の感度を調整する。

図２は、図１のセンサーホール素子１１１および応力検知ホール素子１２１の具体的構成の一例を示す断面図である。ここではホール素子２として説明する。
図２に示すように、まずＰ型Ｓｉ基板（Ｐ−Ｓｕｂ）２１０の上に、Ｎ型ウェル層２２０を形成している。
一方、Ｐ型Ｓｉ基板２１０に形成された積層構造の表面には、酸化膜２４０が形成され、保護膜として用いられている。酸化膜２４０とＰ型Ｓｉ基板２１０との界面には、ダングリングボンドが形成されているため、１／ｆノイズを発生する。この１／ｆノイズを回避するために、酸化膜２４０の直下にＰ型カバー層２５０を形成し、ＰＮ接合面に発生する空乏層を活用している。

前記Ｐ型カバー層２５０には、接地電圧Ｖ_ＧＮＤが入力される、また図２において、２３０はＮ型コンタクト層であり外部接続端子となる高濃度領域であって、一方の外部接続端子は例えば電圧値可変の電圧源Ｖｖに接続される。他方の外部接続端子は、センサーホール素子１１１として用いられる場合には、図２に示すように、前記信号処理部１３０の出力電圧Ｖ_ＣＯＭＰが入力される。一方、ホール素子２が応力検知ホール素子１２１として用いられる場合には、ホール素子２の一方のＮ型コンタクト層２３０は例えば電圧値可変の電圧源Ｖｖに接続され、他方のＮ型コンタクト層２３０には接地電圧Ｖ_ＧＮＤが入力される。

ここで、Ｎ型ウェル層２２０は、熱により拡散させて形成するため、表面では濃く、深いほど薄いという濃度勾配が発生する。
このホール素子２において、Ｐ型カバー層２５０とＮ型ウェル層２２０との間の電圧差を変えると空乏層幅Ｗが変化する。この関係は次式（８）で与えられる。

（８）式中の、Ｗは空乏層幅、ｋ_Ｓｉはシリコン誘導率、ε_０は真空の誘電率、ｑは電子素量、Ｎ_Ｄはドナー密度、Ｎ_Ａはアクセプター密度、Ｖ_Ｄは拡散電位、Ｖ_Ｂｉａｓは外部バイアス電圧であって、電圧源Ｖｖの電圧とＰ型カバー層２５０への入力電圧（Ｖ_ＣＯＭＰ：センサーホール素子１１１の場合、またはＶ_ＧＮＤ：応力検知ホール素子１２１の場合）とにより決まる電圧である。
（８）式から、外部バイアス電圧Ｖ_Ｂｉａｓを大きくすると、空乏層幅Ｗは広がる事が分かる。

前述の通り、Ｎ型ウェル層２２０は、表面から深くなるほど、濃度は薄くなる。また、外部バイアス電圧Ｖ_Ｂｉａｓを大きくすると、濃度が薄い所を電流は流れる事となる。ここでホール素子２を定電流駆動した場合の磁気感度Ｓ_Ｉは、次式（９）で表すことができる。
Ｓ_Ｉ＝Ｇ×｛γ_Ｈ／（ｑ×ｎ×ｄ）｝×ＩＢ ……（９）
（９）式中のＧはホール素子２の形状によって決まる形状ファクタ、γ_Ｈは散乱因子、ｎはキャリア濃度、ｄはホール素子２の実効厚み、である。
つまり、外部バイアス電圧Ｖ_Ｂｉａｓを大きくすると、キャリア濃度ｎは小さくなるので、定電流感度Ｓ_Ｉは増加する。

図３は、図１の応力検知部１２０の具体的な回路構成の一例を示す図である。
応力検知部１２０は、一般的なＶ−Ｉ変換回路、若しくは定電流源で実現できる。
具体的には、図３（ａ）に示すように、例えば、応力検知部１２０は、応力検知ホール素子１２１と、オペアンプ１２２１と、Ｎチャネル型ＭＯＳトランジスタ１２２２(以下、単に「トランジスタ１２２２」という)と、を備える。オペアンプ１２２１とトランジスタ１２２２とで応力検知ホール駆動源１２２を構成している。そして、オペアンプ１２２１の一方の入力端およびトランジスタ１２２２のソース端子が応力検知ホール素子１２１の電源端子（前記図２の電圧源Ｖｖに接続されるＮ型コンタクト層２３０に対応）と接続され、他方の電源端子（前記図２の接地電圧Ｖ_ＧＮＤに接続されるＮ型コンタクト層２３０に対応）は接地される。

オペアンプ１２２１は、一方の入力端に定電圧源１２２１ａにより定電圧Ｖ_ＩＮが入力され、他方の入力端には電圧Ｖ_１が入力される。この電圧Ｖ_１は、トランジスタ１２２２のソース端電圧である。
トランジスタ１２２２のソース端子には、前記オペアンプ１２２１の仮想接地により定電圧Ｖ_ＩＮと等しい電圧Ｖ_１が印加され、電圧Ｖ_１と応力検知ホール素子１２１の抵抗値Ｒ_Ｈとで決まる電流を、トランジスタ１２２２のドレイン端子から信号Ｓ_{ＳＴＲＥＳＳ}として出力するように構成されている。

また、図３（ｂ）に示すように、応力検知ホール駆動源１２２を定電流源１２２３で構成することも可能である。具体的には、電源−接地間に、定電流源１２２３と直列に接続した応力検知ホール素子１２１とを接続する。
定電流源１２２３から供給される電流Ｉ_ＩＮと、応力検知ホール素子１２１の抵抗値Ｒ_Ｈとで決まる電圧を、信号Ｓ_{ＳＴＲＥＳＳ}として出力するように構成されている。

図３で示す回路構成を有する応力検知部１２０の場合、信号Ｓ_{ＳＴＲＥＳＳ}は、次式（１０）で表すことができる。
Ｓ_{ＳＴＲＥＳＳ}＝Ｖ_ＩＮ／｛Ｒ_０×（１＋π×σ）｝＝Ｉ_ＩＮ×Ｒ_０×（１＋π×σ）
……（１０）
（１０）式中、Ｒ_０は応力検知ホール素子１２１の無応力時の抵抗値、πは応力検知ホール素子１２１のピエゾ抵抗係数を簡易的に表した係数、σは応力検知ホール素子１２１の応力テンソルを簡易的に表したものである。
（１０）式では、オペアンプ１２２１の入力が近似的に等しくみなせるために、電圧Ｖ_ＩＮと電圧Ｖ_１を同じ値としている。
（１０）式のように、応力検知ホール素子１２１の抵抗Ｒ_Ｈの変動に、比例関係、反比例関係を持たせることが可能である。

図４は、図１の磁気センサー部１１０の具体的な回路構成の一例を示す図である。
磁気センサー部１１０は、前述のようにセンサーホール素子１１１と、センサーホール駆動源１１２と、を備える。センサーホール駆動源１１２は、一般的な定電流源で構成される。センサーホール素子１１１の一方の電源端子には、センサーホール駆動源１１２が接続され、他方の電源端子には信号処理部１３０の出力であるＶ_ＣＯＭＰが接続される。
センサーホール素子１１１は、応力検知ホール素子１２１と兼用しても良いし、センサーホール素子１１１と同一形状、同一サイズ、および同一構造のホール素子を隣接してレイアウトしても良い。

図４の構成を有する磁気センサー部１１０の場合、センサーホール素子１１１の出力である電圧Ｖ_Ｈは次式（１１）で表される。
Ｖ_Ｈ＝Ｉ_Ｂ×Ｂ×Ｓ_Ｉ０×｛１＋Ｐ_１２×（σ_Ｘ＋σ_Ｙ）｝
×（１＋ｋ_ＢＢ×Ｖ_ＣＯＭＰ）
……（１１）
（１１）式中のＩ_Ｂはセンサーホール駆動源１１２より供給される電流、Ｂは印加磁場、Ｓ_Ｉ０は無応力時の定電流感度、Ｐ_１２はセンサーホール素子１１１のピエゾホール係数、σ_X、σ_Ｙはセンサーホール素子１１１の応力テンソル、ｋ_ＢＢはセンサーホール素子１１１のバックバイアス係数、である。

（１１）式から、電圧Ｖ_ＣＯＭＰを調整すれば、応力補正が可能であることが分かる。（１１）式において、ピエゾホール係数の項と電圧Ｖ_ＣＯＭＰの項と、の積が「１」となれば補正できるので、（１１）式を電圧Ｖ_ＣＯＭＰについて式変形をする。
｛１＋Ｐ_１２×（σ_Ｘ＋σ_Ｙ）｝×（１＋ｋ_ＢＢ×Ｖ_ＣＯＭＰ）＝１
Ｖ_ＣＯＭＰ
＝｛−Ｐ_１２×（σ_Ｘ＋σ_Ｙ）｝／［ｋ_ＢＢ×｛１＋Ｐ_１２×（σ_Ｘ＋σ_Ｙ）｝］
＝｛−Ｑ×（π_１１＋π_１２）×（σ_Ｘ＋σ_Ｙ）｝
／｛ｋ_ＢＢ×（１＋Ｑ×（π_１１＋π_１２）×（σ_Ｘ＋σ_Ｙ））｝
……（１２）
（１２）式中のＱはセンサーホール素子１１１のピエゾホール係数とピエゾ抵抗係数との比であって、次式（１３）で表される。
Ｑ＝Ｐ_１２／（π_１１＋π_１２） ……（１３）

図５は、図１の信号処理部１３０の一例を示す具体的な回路構成図である。
信号処理部１３０は、メモリ１３１と、加算部１３２と、演算部１３３と、を備える。
メモリ１３１には、センサーホール素子１１１のバックバイアス係数ｋ_ＢＢ、センサーホール素子１１１のピエゾホール係数とピエゾ抵抗係数との比Ｑ、および応力検知ホール素子１２１の無応力時の抵抗値Ｒ_０が格納されている。

演算部１３３の出力はＶ_ＣＯＭＰとして、磁気センサー部１１０へ出力される。加算部１３２は、応力検知部１２０からの出力信号Ｓ_{ＳＴＲＥＳＳ１}とＳ_{ＳＴＲＥＳＳ２}とを加算する。なお、加算部１３２は、応力検知部１２０側に設けても良い。演算部１３３には、入力信号として、センサーホール素子１１１のバックバイアス係数ｋ_ＢＢに関する信号Ｓ_ｋＢＢと、センサーホール素子１１１のピエゾホール係数とピエゾ抵抗係数の比Ｑに関する信号Ｓ_Ｑと、応力検知ホール素子１２１の無応力時の抵抗値Ｒ_０に関する信号Ｓ_Ｒ０と、加算部１３２からの出力信号Ｓ_ＳＵＭと、が入力される。信号Ｓ_Ｒ０は、加算部１３２で演算してもよく、また、演算部１３３と加算部１３２とは、一つのブロックとして構成し、一つのブロック内で演算してもよい。

応力検知部１２０からの出力信号Ｓ_{ＳＴＲＥＳＳ１}およびＳ_{ＳＴＲＥＳＳ２}は、それぞれ電流方位を変えた信号である。例えば、図３において、応力検知ホール素子１２１を２つ設けることによって、電流方位を替えてもよいし、チョッパ−スイッチ回路を設け、１つの応力検知ホール素子１２１において電流方位を切り替えるように構成してもよい。また、例えば図７に示すように、図３（ａ）に示す応力検知部１２０において、応力検知ホール素子１２１の隣接する端子どうしを端子対とし、一方の端子対（ｔ１１、ｔ２１）は応力検知ホール駆動源１２２に接続し、他方の端子対（ｔ１２、ｔ２２）は接地することにより、応力検知ホール駆動源１２２および接地間に、端子２つずつ、すなわち端子ｔ１１およびｔ１２と、端子ｔ２１およびｔ２２とを並列に接続し、これら端子に同時に電流供給を行って並列駆動するようにしてもよい。なお、このように並列駆動する場合には、応力検知部１２０からの出力信号Ｓ_{ＳＴＲＥＳＳ}として、電流方位の異なる２つの出力信号の和が出力されることになる。

応力検知部１２０からの出力信号Ｓ_{ＳＴＲＥＳＳ１}およびＳ_{ＳＴＲＥＳＳ２}を加算部１３２で加算すると、前記（５）式と同様、加算部１３２の出力信号Ｓ_ＳＵＭは、次式（１４）で表される。
Ｓ_ＳＵＭ＝Ｒ_１＋Ｒ_２＝Ｒ_０×｛２＋（π_Ｌ＋π_Ｔ）×（σ_Ｘ＋σ_Ｙ）｝
（π_Ｌ＋π_Ｔ）×（σ_Ｘ＋σ_Ｙ）＝（Ｒ_１＋Ｒ_２−２Ｒ_０）／Ｒ_０
……（１４）

演算部１３３で、（１２）式を満足するような信号処理をすればよく、またセンサーホール素子１１１と応力検知ホール素子１２１とは同一特性を有するため、（１２）式と（１４）式とを組み合わせると、次式（１５）を得ることができる。
Ｖ_ＣＯＭＰ＝｛−Ｑ×（（Ｒ_１＋Ｒ_２−２Ｒ_０）／Ｒ_０）｝
／［ｋ_ＢＢ×｛１＋Ｑ×（（Ｒ_１＋Ｒ_２−２Ｒ_０）／Ｒ_０）｝］
……（１５）

このように、本実施形態では、センサーホール素子１１１のバックバイアスを調整することにより、応力によるセンサーホール素子１１１の磁気感度の変化を抑制する構成とした。そのため、消費電流の増加を回避しつつ、磁気感度の変動を抑制することができる。
また、本実施形態では、応力検知部１２０では、応力検知ホール素子１２１に定電圧または定電流を印加し、応力検知ホール素子の抵抗値の変動を、定電圧または定電流の変動とすることで応力検知を行っているため、応力変動を容易に検知することができる。

また、応力検知ホール素子１２１として、センサーホール素子１１１と同一形状、同一サイズおよび同一構造のホール素子を用いること、すなわち特性が等しいホール素子を用いることによって、形状、サイズ、構造などが異なるホール素子を用いることによる製造バラツキによる応力検知の精度低下を軽減することができる。

なお、上記実施形態では、センサーホール素子１１１と応力検知ホール素子１２１とを同一機能構成を有するホール素子で構成した場合について説明したが、これに限るものではない。前記信号処理部１３０の出力であるＶ_ＣＯＭＰは、前記センサーホール素子１１１の特性で決まる（１２）式と、前記応力検知ホール素子１２１で決まる（１４）式とから決まる前記（１５）式で表すことができるため、例えば、前記センサーホール素子１１１と応力検知ホール素子１２１との特性の差により生じる電圧Ｖ_ＣＯＭＰの変動分相当を例えば補正係数として求めておき、この補正係数を考慮して、電圧Ｖ_ＣＯＭＰを演算するようにすればよい。

本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。

１ 磁気ホールセンサー
２ ホール素子
１１０ 磁気センサー部
１１１ センサーホール素子
１１２ センサーホール駆動源
１２０ 応力検知部
１２１ 応力検知ホール素子
１２２ 応力検知ホール駆動源
１２２１ オペアンプ
１２２２ Ｎチャネル型ＭＯＳトランジスタ
１２２３ 定電流源
１３０ 信号処理部
１３１ メモリ
１３２ 加算部
１３３ 演算部
２１０ Ｐ型基板
２２０ Ｎ型ウェル層
２３０ Ｎ型コンタクト層
２４０ 酸化膜
２５０ Ｐ型カバー層
９００ 磁気ホールセンサー
９１０ ホール素子（Ｈａｌｌ Ｓｅｎｓｏｒ）
９２０ 電流源
９３０ 計算回路（Ｅｖａｌｕａｔｉｏｎ Ｃｉｒｃｕｉｔ）

Claims (9)

1. 印加磁場に比例する起電力を出力する磁気ホールセンサーであって、
   センサーホール素子と、
   応力検知ホール素子を用いて前記センサーホール素子にかかる機械的応力を検知する応力検知部と、
   前記応力検知部で検知された前記機械的応力に基づいて前記センサーホール素子のバックバイアス電圧を調整する信号処理部と、
   を備えることを特徴とする磁気ホールセンサー。
2. 前記応力検知部は前記機械的応力に応じた応力検知信号を生成し、
   前記信号処理部は前記応力検知信号に基づき前記バックバイアス電圧を調整することを特徴とする請求項１に記載の磁気ホールセンサー。
3. 前記応力検知部は、前記応力検知ホール素子を駆動する駆動部を有し、当該駆動部により前記応力検知ホール素子を駆動したときの当該応力検知ホール素子の抵抗値に応じた前記応力検知信号を生成し、
   前記駆動部は、前記応力検知信号が、応力に対して比例関係または反比例関係の特性で変動するように、前記応力検知ホール素子を駆動することを特徴とする請求項２記載の磁気ホールセンサー。
4. 前記信号処理部は、前記応力検知信号に基づき、当該応力検知信号の応力による変動に依存した前記センサーホール素子の前記バックバイアス電圧を生成することを特徴とする請求項２または請求項３記載の磁気ホールセンサー。
5. 前記信号処理部は、
   前記センサーホール素子のバックバイアス係数およびピエゾホール係数とピエゾ抵抗係数との比と、無応力時の前記応力検知ホール素子の抵抗値と、が格納されたメモリと、
   前記応力検知ホール素子への駆動電流または駆動電圧の印加方向が異なる複数の前記応力検知信号を加算する加算部と、
   前記メモリに格納された信号と前記加算部の出力とをもとに演算して前記バックバイアス電圧を生成する演算部と、
   を備えることを特徴とする請求項４に記載の磁気ホールセンサー。
6. 前記応力検知部は、
   前記応力検知ホール素子への駆動電流または駆動電圧の印加方向が異なる複数の前記応力検知信号を加算する加算部、を有し、
   前記信号処理部は、
   前記センサーホール素子のバックバイアス係数およびピエゾホール係数とピエゾ抵抗係数との比と、無応力時の前記応力検知ホール素子の抵抗値と、が格納されたメモリと、
   前記メモリに格納された信号と前記加算部の出力とをもとに演算して前記バックバイアス電圧を生成する演算部と、
   を備えることを特徴とする請求項４に記載の磁気ホールセンサー。
7. 前記センサーホール素子と前記応力検知ホール素子とは同一の機能構成を有することを特徴とする請求項１から請求項６のいずれか１項に記載の磁気ホールセンサー。
8. 前記応力検知ホール素子は前記センサーホール素子と同一形状、同一サイズ、および同一構造のホール素子であることを特徴とする請求項７に記載の磁気ホールセンサー。
9. 前記応力検知ホール素子として前記センサーホール素子を兼用することを特徴とする請求項１から請求項６のいずれか１項に記載の磁気ホールセンサー。

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