WO2018173324A1 - 抵抗回路、発振回路および車載用センサ装置 - Google Patents

抵抗回路、発振回路および車載用センサ装置 Download PDF

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layer resistance
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善光 柳川
嘉和 奈良
松本　昌大
中野　洋
晃 小田部
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日立オートモティブシステムズ株式会社
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Definitions

  • the present invention relates to a resistance circuit, an oscillation circuit, and an in-vehicle sensor device, and more particularly to a resistance circuit, an oscillation circuit, and an in-vehicle sensor device that reduce characteristic fluctuations caused by stress during mounting.
  • Patent Document 1 JP-A-6-45527 (Patent Document 1) as background art in this technical field.
  • a p-type bending resistance element is formed outside a p-type diffusion region formed on an n-type epitaxial layer, an n-type bending resistance element is formed on the p-type diffusion region, and the p-type bending resistance element and n
  • a semiconductor device is described in which a mold-bending resistance element is connected by an aluminum wiring.
  • the resistance value of the resistance element varies due to the piezoresistance effect. For this reason, when the semiconductor chip is sealed in the package, the package material generates stress on the semiconductor chip, and the actual resistance value of the resistive element may deviate from the design value.
  • the resistance value of the resistance element fluctuates in a circuit that operates based on the resistance value of the resistance element, the characteristics of the circuit change. For example, in an RC oscillator using a resistance element and a capacitance element, the oscillation frequency changes due to a change in the resistance value of the resistance element. In order to prevent such characteristic changes, it is necessary to reduce the influence of stress on the resistance element.
  • the resistance circuit according to the present invention includes an N-type resistance portion and a P-type resistance portion that are electrically connected in series with each other.
  • the N-type resistance portion includes a first N-type diffusion layer resistance element and a second N-type diffusion layer resistance element that are arranged so as to be perpendicular to each other and are electrically connected in series.
  • the first P-type diffusion layer resistance element and the second P-type diffusion layer resistance element are disposed so as to be perpendicular to each other and electrically connected in series.
  • the first N-type diffusion layer resistance element is arranged along the ⁇ 110> direction
  • the first P-type diffusion layer resistance element is arranged along the ⁇ 100> direction.
  • the present invention it is possible to provide a resistance circuit, an oscillation circuit, and an in-vehicle sensor device in which characteristic fluctuation caused by stress is reduced.
  • FIG. 3 is a plan view showing an arrangement of a P-type diffusion layer resistance element and an N-type diffusion layer resistance element constituting the resistance circuit according to Example 1. It is a graph which shows the change of a shear stress when a stress is applied to a resistance element, and a normal stress.
  • (A), (b), (c) and (d) are diagrams showing the crystal axis anisotropy of the piezoresistance coefficient of the P-type diffusion layer resistance element and the N-type diffusion layer resistance element. It is the graph which showed the relationship between the resistance change rate when a stress is applied to a resistance element, and a stress application angle. It is the graph which showed the relationship between the resistance change rate when a stress is applied to a resistance element, and a stress application angle.
  • FIG. 6 is a plan view showing an arrangement of a P-type diffusion layer resistance element and an N-type diffusion layer resistance element that constitute a resistance circuit according to a second modification of Example 1.
  • FIG. 12 is a plan view showing an arrangement of a P-type diffusion layer resistance element and an N-type diffusion layer resistance element that constitute a resistance circuit according to a third modification of Example 1.
  • FIG. 1 is a top view which shows arrangement
  • (b) is the same figure (a). It is sectional drawing along the AA 'line.
  • (A) is a top view which shows the P type diffused layer resistance element used as the foundation by Example 1
  • (b) is a top view which shows the P type diffused layer resistance element by the 5th modification of Example 1.
  • FIG. It is a graph which shows the relationship between the resistance change rate when a stress is applied to a resistance element, and the aspect ratio (length / width) of a resistance element.
  • 6 is a circuit diagram of an oscillation circuit according to Embodiment 2.
  • FIG. 6 is a plan view showing an arrangement of a P-type diffusion layer resistance element and an N-type diffusion layer resistance element that constitute a resistance circuit according to Example 2.
  • FIG. FIG. 6 is a block diagram of an in-vehicle air flow rate measuring device according to a third embodiment.
  • FIG. 6 is a configuration diagram of an in-vehicle air flow rate measuring device according to a third embodiment.
  • hatching may be omitted even in a cross-sectional view for easy understanding of the drawings. Further, even a plan view may be hatched to make the drawing easy to see.
  • each part does not correspond to the actual device, and a specific part may be displayed relatively large for easy understanding of the drawing. Even when the cross-sectional view and the plan view correspond to each other, a specific part may be displayed relatively large in order to make the drawing easy to understand.
  • FIG. 1 is a plan view showing an arrangement of a P-type diffusion layer resistance element and an N-type diffusion layer resistance element constituting the resistance circuit according to the first embodiment.
  • FIG. 2 is a graph showing changes in shear stress and normal stress when stress is applied to the resistance element.
  • ⁇ lt indicates shear stress
  • ⁇ t and ⁇ l indicate normal stress.
  • FIGS. 3A, 3B, 3C and 3D are diagrams showing the crystal axis anisotropy of the piezoresistance coefficient of the P-type diffusion layer resistance element and the N-type diffusion layer resistance element.
  • 4 and 5 are graphs showing the relationship between the resistance change rate and the stress application angle when stress is applied to the resistance element.
  • the resistance circuit according to the first embodiment includes two P-type diffusion layer resistance elements 101 and 102 formed on the main surface of the semiconductor substrate 100 and two N-type diffusion layer resistance elements 103 and 104.
  • P-type diffusion layer resistance elements 101 and 102 and N-type diffusion layer resistance elements 103 and 104 are formed in a well formed in semiconductor substrate 100 as necessary, and are electrically separated from semiconductor substrate 100 by the well. .
  • the conductivity type of the semiconductor substrate 100 is P-type, as shown in FIG. 1, P-type diffusion layer resistance elements 101 and 102 are arranged in the N-type well 105, and the N-type well 105 is appropriately selected by the power supply terminal. Is kept at a constant potential.
  • the P-type diffusion layer resistance elements 101 and 102 are arranged so as to extend along the ⁇ 100> direction of the semiconductor substrate 100.
  • the N-type diffusion layer resistance elements 103 and 104 are arranged so as to extend along the ⁇ 110> direction of the semiconductor substrate 100.
  • P type diffusion layer resistance elements 101 and 102 and N type diffusion layer resistance elements 103 and 104 are connected in series.
  • the resistance change of the resistance element due to the piezoresistance effect that is, the stress sensitivity of the resistance element can be expressed by the following theoretical formula (1).
  • ⁇ l , ⁇ t , ⁇ z, and ⁇ s are piezoresistance coefficients in the longitudinal direction, short direction, vertical direction, and shear direction of the resistance element, respectively.
  • ⁇ l , ⁇ t , ⁇ z, and ⁇ lt are stresses applied in the longitudinal direction, the lateral direction, the vertical direction, and the shearing direction of the resistance element, respectively.
  • Piezoresistance coefficient [pi l, piezoresistance coefficient [pi t and piezoresistance coefficient [pi s can be calculated by Equation (2) to (5).
  • ⁇ 11 , ⁇ 12 and ⁇ 44 are piezoresistance coefficients related to the basic crystal axis of silicon, and are constants determined by the impurity concentration and temperature.
  • l 1 , l 2 , l 3 , m 1 , m 2 , m 3 , n 1 , n 2 and n 3 are coefficients of coordinate transformation with respect to the basic crystal axis of silicon, and Euler angle ⁇ , Euler angle ⁇ and Euler angle It can obtain
  • ⁇ is a variable representing the arrangement angle of the resistance element in the wafer surface.
  • resistance element A and resistance element B have the same shape and the same type, and each resistance value is R.
  • the piezoresistance coefficient ⁇ lA of the resistance element A and the piezo resistance of the resistance element B are expressed as shown in equations (9) and (10). It becomes equal to the resistance coefficient ⁇ 1B .
  • piezoresistance coefficient [pi t is equal to the piezo resistance coefficient of the resistive element A [pi tA and the piezo resistance coefficient [pi tB of the resistive element B.
  • piezoresistance coefficient [pi s it is equal to the piezo resistance coefficient of the resistive element A [pi sA and piezoresistance coefficient [pi sB resistive element B.
  • the variation rate of the resistance value of the resistance element B under stress is represented by the equation (14).
  • ⁇ is the Poisson's ratio of silicon and is approximately 0.3.
  • the resistance element B Since the stress ⁇ 0 is applied to the resistance element B in the direction of the angle ( ⁇ + 90) degrees, similarly to the piezoresistance coefficient, the resistance element B has a longitudinal stress (vertical stress) ⁇ 1B and a lateral stress (vertical) (Stress) ⁇ tB and shear direction stress (shear stress) ⁇ ltB
  • Equation (22) the total resistance change ⁇ R TOT becomes Equation (22).
  • the polarity of resistance change due to stress is reversed between the P-type diffusion layer resistance element and the N-type diffusion layer resistance element.
  • the resistance change amount of the N-type diffusion layer resistance element is larger than the resistance change amount of the P-type diffusion layer resistance element.
  • the resistance value of the P-type diffusion layer resistance element is set to be larger than the resistance value of the N-type diffusion layer resistance element.
  • the resistance change ⁇ R TOT_NP can be efficiently reduced by increasing the size and combining the P-type diffusion layer resistance element and the N-type diffusion layer resistance element.
  • FIG. 3A, 3B, 3C, and 3D show the crystal axis anisotropy of the piezoresistance coefficient of the P-type diffusion layer resistance element and the N-type diffusion layer resistance element, and the basic crystal axis The arrangement angle ⁇ with respect to the ⁇ 100> direction is obtained as a parameter.
  • FIG. 3A shows the crystal axis anisotropy of the piezoresistance coefficient ⁇ l_P and the piezoresistance coefficient ⁇ t_P of the P-type diffusion layer resistance element.
  • FIG. 3B shows the crystal axis anisotropy of the piezoresistance coefficient ⁇ l_N and the piezoresistance coefficient ⁇ t_N of the N-type diffusion layer resistance element.
  • FIG. 3C shows the crystal axis anisotropy of the piezoresistance coefficient ⁇ s_P of the P-type diffusion layer resistance element.
  • FIG. 3D shows the crystal axis anisotropy of the piezoresistance coefficient ⁇ s_N of the N-type diffusion layer resistance element.
  • the piezoresistance coefficients of the P-type diffusion layer resistance element and the N-type diffusion layer resistance element have an angular dependence on the crystal axis direction. .
  • the P-type diffusion layer resistance element has the minimum piezoresistance coefficient ⁇ l and piezoresistance coefficient ⁇ t , that is, the stress sensitivity is minimum, and the N-type diffusion
  • the piezoresistance coefficient ⁇ l of the N-type diffusion layer resistance element is minimized.
  • the angle dependency of the piezoresistance coefficient ⁇ s of the P-type diffusion layer resistance element on the crystal axis direction and the angle dependency of the piezoresistance coefficient ⁇ s of the N-type diffusion layer resistance element on the crystal axis direction tend to be the same. .
  • the piezoresistance coefficient ⁇ s of the P-type diffusion layer resistance element is 0 (zero)
  • N The piezoresistance coefficient ⁇ s of the N type diffusion layer resistance element is 0 (zero) regardless of whether the type diffusion layer resistance element is arranged along the ⁇ 100> direction or along the ⁇ 110> direction.
  • FIG. 4 shows a resistance change rate ⁇ R / when stress is applied to various resistance elements based on the calculation results shown in FIGS. 2 and 3A, 3B, 3C, and 3D. The result of calculating R is shown.
  • the peak-to-peak value of the resistance change rate ⁇ R / R with respect to the stress application angle ⁇ is expressed as ⁇ R / Rp ⁇ p.
  • reference numeral 400 indicates a resistance change rate ⁇ R / R when a single P-type diffusion layer resistance element is arranged along the ⁇ 110> direction where the stress sensitivity is maximum, and ⁇ R / Rp ⁇ p reaches 18%.
  • reference numeral 401 in FIG. 4 indicates a resistance change rate ⁇ R / R when a single P-type diffusion layer resistance element is disposed along the ⁇ 100> direction where stress sensitivity is minimized.
  • reference numeral 402 denotes a resistance change rate ⁇ R / R of two P-type diffusion layer resistance elements (P-type diffusion layer resistance element pairs) which are perpendicular to each other and connected in series.
  • reference numeral 403 denotes two P-type diffusion layer resistance elements (P-type diffusion layer resistance element pairs) that are perpendicular to each other and connected in series, and two N that are perpendicular to each other and connected in series.
  • the resistance change rate ⁇ R / R is shown when a type diffusion layer resistance element (N type diffusion layer resistance element pair) is connected in series.
  • the resistance value of the P-type diffusion layer resistance element pair was set to 8.87 times the resistance value of the N-type diffusion layer resistance element pair. This is a value obtained by the equation (24) based on the previous examination.
  • the offset remaining in the P-type diffusion layer resistance element pair reference numeral 402 is also removed, and the stress application angle dependency of the resistance value is completely eliminated.
  • the P-type diffusion layer resistance element pair is arranged along the ⁇ 100> direction where the stress sensitivity is minimized, and the N-type diffusion layer resistance element pair is What is necessary is just to arrange
  • reference numeral 500 indicates that the P-type diffusion layer resistance element pair is arranged along the ⁇ 110> direction where the stress sensitivity is maximized, and the N-type diffusion layer resistance element pair is maximized in the stress sensitivity.
  • the resistance change rate ⁇ R / R when arranged along the ⁇ 100> direction is shown.
  • ⁇ R / Rp-p is 0.8 to 0.9%, and stress application angle dependency is generated.
  • reference numeral 501 indicates that the P-type diffusion layer resistance element pair is disposed along the ⁇ 100> direction where the stress sensitivity is minimized, and the N-type diffusion layer resistance element pair has the maximum stress sensitivity.
  • the resistance change rate ⁇ R / R when arranged along the ⁇ 100> direction is shown. Also in this case, ⁇ R / Rp-p is 0.8 to 0.9%, and the stress application angle dependency is generated.
  • reference numeral 502 denotes a P-type diffusion layer resistance element pair arranged along the ⁇ 100> direction where stress sensitivity is minimized, as shown in FIG.
  • the resistance change rate ⁇ R / R when the element pair is arranged along the ⁇ 110> direction where the stress sensitivity is minimized is shown.
  • ⁇ R / Rp ⁇ p is as small as 0.05%.
  • the dependency of the resistance value on the stress application angle is reduced by combining resistance elements of the same shape and the same type perpendicular to each other.
  • FIG. 6A is a plan view showing a basic P-type diffusion layer resistance element according to the first embodiment.
  • FIG. 6B is a plan view showing a P-type diffusion layer resistance element according to a first modification of the first embodiment.
  • FIG. 7 is a plan view showing the arrangement of the P-type diffusion layer resistance elements and the N-type diffusion layer resistance elements constituting the resistance circuit according to the second modification of the first embodiment.
  • FIG. 8 is a plan view showing the arrangement of the P-type diffusion layer resistance elements and the N-type diffusion layer resistance elements constituting the resistance circuit according to the third modification of the first embodiment.
  • FIG. 6A is a plan view showing a basic P-type diffusion layer resistance element according to the first embodiment.
  • FIG. 6B is a plan view showing a P-type diffusion layer resistance element according to a first modification of the first embodiment.
  • FIG. 7 is a plan view showing the arrangement of the P-type diffusion layer resistance elements and the N-type diffusion layer resistance elements constituting the resistance circuit according to the second modification of the first
  • FIG. 9A is a plan view showing the arrangement of the P-type diffusion layer resistance elements and the N-type diffusion layer resistance elements constituting the resistance circuit according to the fourth modification of the first embodiment.
  • FIG. 9B is a cross-sectional view taken along the line AA ′ of FIG.
  • FIG. 10A is a plan view showing a basic P-type diffusion layer resistance element according to the first embodiment.
  • FIG. 10B is a plan view showing a P-type diffusion layer resistance element according to a fifth modification of the first embodiment.
  • FIG. 11 is a graph showing the relationship between the resistance change rate ⁇ R / Rp ⁇ p and the aspect ratio (length / width) of the resistance element when stress is applied to the resistance element.
  • FIG. 6A shows a basic P-type diffusion layer resistance element according to the first embodiment
  • FIG. 6B shows a P-type diffusion layer resistance according to the first modification of the first embodiment. An element is shown.
  • the P-type diffusion layer resistance element 603 is disposed along the ⁇ 100> direction. Further, a diffusion layer 602A is formed at one end of the P-type diffusion layer resistance element 603, and the diffusion layer 602A and the metal wiring layer 600 are electrically connected via a contact 601A. In addition, a diffusion layer 602B is formed at the other end of the P-type diffusion layer resistance element 603, and the diffusion layer 602B and the metal wiring layer 604 are electrically connected through the contact 601B. In order to connect the diffusion layer 602A and the contact 601A with a low resistance, and to connect the diffusion layer 602B and the contact 601B with a low resistance, the diffusion layers 602A and 602B are silicided.
  • the diffusion layer 602A is formed so that one side facing the diffusion layer 602B is along the ⁇ 110> direction.
  • it is formed at the other end of the P-type diffusion layer resistance element 603 and formed at one end of the P-type diffusion layer resistance element 603 among the sides of the silicided diffusion layer (silicide region) 602B.
  • the diffusion layer 602B is formed so that one side facing the diffusion layer 602A formed is along the ⁇ 110> direction.
  • one side of the diffusion layer 602A facing each other across the P-type diffusion layer resistance element 603 and the diffusion layer One side of 602B is parallel to the ⁇ 110> direction.
  • the current When a current flows through the P-type diffusion layer resistance element 603, the current follows a current path 612 that is the shortest distance between one diffusion layer 602A and the other diffusion layer 602B. This is because the current is concentrated on the path with the lowest resistance.
  • the diffusion layer 602A which is one silicide region and the other silicide region. Of the straight lines connecting a certain diffusion layer 602B, the current is concentrated on the current path 612 which is the shortest path.
  • the current path 612 is in a direction shifted by an angle ⁇ from the ⁇ 100> direction. Will flow into. Since the piezoresistive effect acts on the path through which current flows, the arrangement of the diffusion layers 602A and 602B shown in FIG. 6A may cause stress dependence due to a shift in the direction in which the current flows.
  • the 1st modification shown in Drawing 6 (b) counters the above-mentioned subject.
  • the P-type diffusion layer resistance element 608 is arranged along the ⁇ 100> direction.
  • a diffusion layer 607A is formed at one end of the P-type diffusion layer resistance element 608, and the diffusion layer 607A and the metal wiring layer 605 are electrically connected via a contact 606A.
  • a diffusion layer 607B is formed at the other end of the P-type diffusion layer resistance element 608, and the diffusion layer 607B and the metal wiring layer 610 are electrically connected via the contact 606B.
  • the diffusion layers 607A and 607B are silicided.
  • One side facing the layer 607B is orthogonal to the direction ( ⁇ 100> direction) in which the P-type diffusion layer resistance element 608 extends.
  • One side facing the formed diffusion layer 607A is orthogonal to the direction ( ⁇ 100> direction) in which the P-type diffusion layer resistance element 608 extends.
  • one side of the diffusion layer 607A facing each other across the P-type diffusion layer resistance element 608 is diffused.
  • One side of the layer 607B is parallel to the direction orthogonal to the ⁇ 100> direction.
  • a plurality of contacts 606A are arranged apart from each other in parallel with one side of the diffusion layer 607A facing the diffusion layer 607B.
  • a plurality of contacts 606B are arranged apart from each other in parallel with one side of the diffusion layer 607B facing the diffusion layer 607A.
  • the shortest current path among the straight lines connecting one diffusion layer 607A and the other diffusion layer 607B is the ⁇ 100> direction as shown by the current path 609.
  • the portion connected to the contact 606A and the end of the metal wiring layer 610 In order to allow current to flow more strictly in the ⁇ 100> direction, at the end of the metal wiring layer 605, the portion connected to the contact 606A and the end of the metal wiring layer 610, the portion connected to the contact 606B. In addition, it is preferable to provide a region 611 extending in the same direction as the direction ( ⁇ 100> direction) in which the P-type diffusion layer resistance element 608 extends in the same shape as the diffusion layers 607A and 607B.
  • the direction of current flow in the P-type diffusion layer resistance element 608 approaches the ⁇ 100> direction, thereby realizing a resistance element with low stress dependency. be able to.
  • FIG. 7 shows an arrangement of P-type diffusion layer resistance elements and N-type diffusion layer resistance elements constituting a resistance circuit according to a second modification example of the first embodiment.
  • the P-type diffused layer resistor element 700 pair includes a plurality of regions 703 arranged along the ⁇ 110> direction, and an N-type diffused layer resistor element 702 pair. , And a plurality of regions 704 arranged along the ⁇ 100> direction.
  • the P-type diffusion layer resistance element 700 pair is a set of two P-type diffusion layer resistance elements 700 arranged at right angles to each other along the ⁇ 100> direction, and an N-type diffusion layer resistance element 702 pair. Is a set of two N-type diffusion layer resistance elements 702 that are perpendicular to each other and are arranged along the ⁇ 110> direction.
  • a plurality of P-type diffusion layer resistance elements 700 are formed in the N-type well 701. Furthermore, the regions 703 and 704 are alternately arranged in the ⁇ 110> direction and are alternately arranged in the direction orthogonal to the ⁇ 110> direction, and are arranged in a checkered pattern.
  • the stress values received by the P-type diffusion layer resistance element and the N-type diffusion layer resistance element are as close as possible.
  • the stress of the semiconductor chip is not uniform and has a certain distribution, if the distance between the P-type diffusion layer resistance element and the N-type diffusion layer resistance element is increased, the effect of eliminating the stress effect may be reduced. is there.
  • the second modification is made in view of the above problems, and by physically reducing the distance between the P-type diffusion layer resistance element 700 and the N-type diffusion layer resistance element 702, the P-type diffusion layer resistance element is obtained.
  • the stress applied to 700 and the stress applied to the N-type diffusion layer resistance element 702 can be brought close to each other. Therefore, according to the second modification, it is possible to provide a resistance circuit in which characteristic fluctuations caused by stress are reduced.
  • FIG. 8 shows an arrangement of P-type diffusion layer resistance elements and N-type diffusion layer resistance elements constituting a resistance circuit according to a third modification example of the first embodiment.
  • the resistor circuit according to the third embodiment includes a region 802 in which a plurality of pairs of P type diffusion layer resistance elements 800 are arranged along the ⁇ 110> direction, and a pair of N type diffusion layer resistance elements 803. , And a plurality of regions 804 arranged along the ⁇ 100> direction.
  • the P-type diffusion layer resistance element 800 pair is a set of two P-type diffusion layer resistance elements 800 that are perpendicular to each other and arranged in the ⁇ 100> direction and have the same length.
  • the layer resistance element 803 pair is a set of two N-type diffusion layer resistance elements 803 that are perpendicular to each other and are arranged along the ⁇ 110> direction and have the same length.
  • the plurality of P-type diffusion layer resistance elements 800 are formed in the N-type well 801. Furthermore, in the region 802, a pair of P-type diffusion layer resistance elements 800 having different lengths are arranged, and in the region 804, an pair of N-type diffusion layer resistance elements 803 having different lengths are arranged.
  • a blank region 705 where the P-type diffusion layer resistance element 700 does not exist is generated in the region 703, and a blank region 705 where the N-type diffusion layer resistance element 702 does not exist in the region 704. Occurs, and the area efficiency of the resistance circuit deteriorates. Since the increase in the chip area of the semiconductor chip leads to an increase in cost, it is desirable that the area efficiency of the resistance circuit is high.
  • the short P-type diffusion layer resistor element 800 pair is arranged in the blank region of the region 802 and the short N-type diffusion layer resistor element 803 pair is arranged in the blank region of the region 804.
  • the area efficiency is improved. Therefore, according to the third modification, in addition to the effects described in the first embodiment, the resistance circuit can be provided at low cost by increasing the area efficiency of the resistance circuit.
  • FIG. 9A shows the arrangement of P-type diffusion layer resistance elements and N-type diffusion layer resistance elements constituting a resistance circuit according to a fourth modification example of the first embodiment
  • FIG. FIG. 10 shows a cross section taken along the line AA ′ of FIG.
  • the silicide region is omitted.
  • the resistance circuit according to the fourth modified example includes an N for separating the P-type diffusion layer resistance elements 904, 905, 906, 909, 910, 911 from the semiconductor substrate 100.
  • the type wells 901 and 908 are used as N type diffusion layer resistance elements.
  • the current flows from the metal wiring layer 913 to the N-type well 901 through the contact 900, and then passes through the contact 902, the metal wiring layer 914, and the contact 903 to form the P-type diffusion layer. It flows through resistance elements 904, 905, and 906. Thereafter, the current flows to the N-type well 908 via the contact 907, the metal wiring layer 915, and the contact 916, and then passes through the contact 917, the metal wiring layer 918, and the contact 919 to form a P-type diffusion layer resistance element. 909, 910, and 911, and further flows through the contact 912 to the metal wiring layer 920. In this case, the N-type wells 901 and 908 function as N-type diffusion layer resistance elements.
  • the formation region of the N-type diffusion layer resistance element can be reduced, so that the mounting efficiency of the resistance circuit is improved. Further, the positions of the P-type diffusion layer resistance elements 904, 905, 906 and the N-type diffusion layer resistance element (N-type well 901) and the P-type diffusion layer resistance elements 909, 910, 911 and the N-type diffusion layer resistance element (N Since the position with respect to the mold well 908) can be brought closer, the influence of the stress distribution is also reduced. As a result, it is possible to provide a resistance circuit with reduced characteristic variation due to stress at a low cost.
  • the current is first input to the N-type well 901 and then the P-type diffusion layer resistance elements 904, 905 formed in the N-type well 901. It is preferable to input to 906.
  • the potentials of the P-type diffusion layer resistance elements 904, 905, and 906 are always lower than those of the N-type well 901.
  • the parasitic diode between the P type diffusion layer resistance elements 904, 905, 906 and the N type well 901 is reverse-biased, and the P type diffusion layer resistance elements 904, 905, 906 and the N type well 901 are electrically connected. Can be separated.
  • a resistance value close to the design value can be realized as the resistance circuit.
  • FIG. 10A shows a basic P-type diffusion layer resistance element according to the first embodiment
  • FIG. 10B shows a P-type diffusion layer resistance according to the fifth modification of the first embodiment. An element is shown.
  • the basic P-type diffusion layer resistance element 1000 shown in FIG. 10A is almost the same as the P-type diffusion layer resistance element 603 shown in FIG. That is, the P-type diffusion layer resistance element 1000 is arranged along the ⁇ 100> direction. Further, a diffusion layer 1003A is formed at one end of the P-type diffusion layer resistance element 1000, and the diffusion layer 1003A and the metal wiring layer 1005 are electrically connected via a contact 1004A. In addition, a diffusion layer 1003B is formed at the other end of the P-type diffusion layer resistance element 1000, and the diffusion layer 1003B and the metal wiring layer 1006 are electrically connected via a contact 1004B. In order to connect the diffusion layer 1003A and the contact 1004A with low resistance, and to connect the diffusion layer 1003B and the contact 1004B with low resistance, the diffusion layers 1003A and 1003B are silicided.
  • the basic P-type diffusion layer resistance element 1000 shown in FIG. 10A is divided into two P-type diffusion layer resistance elements 1001 and 1002. It is characterized by. That is, the lengths of the P-type diffusion layer resistance elements 1001 and 1002 are the same as the length of the P-type diffusion layer resistance element 1000, but the widths of the P-type diffusion layer resistance elements 1001 and 1002 are It is about 1/2 of the width of 1000.
  • the P-type diffusion layer resistance elements 1001 and 1002 are about twice the resistance value of the P-type diffusion layer resistance element 1000, but the P-type diffusion layer resistance elements 1001 and 1002 are connected in parallel by metal wiring layers 1005 and 1006. As a result, the resistance values of the P-type diffusion layer resistance elements 1001 and 1002 can be made substantially equal to the resistance value of the P-type diffusion layer resistance element 1000.
  • the angle ⁇ _a of the shortest current path with respect to the ⁇ 100> direction in the P-type diffusion layer resistance element 1000 is equal to the shortest current path with respect to the ⁇ 100> direction in the P-type diffusion layer resistance elements 1001 and 1002. It decreases to an angle ⁇ _b, and a current flows in a direction closer to the ⁇ 100> direction. That is, the smaller the width with respect to the same length, in other words, the larger the aspect ratio of the resistive element (the length when the width is 1), the smaller the deviation in the current direction with respect to the ⁇ 100> direction.
  • FIG. 11 considers the effect of the deviation in the current direction (resistance change rate ( ⁇ R / R) of two P-type diffusion layer resistance elements that are perpendicular to each other and connected in series, indicated by reference numeral 402 in FIG. 4).
  • the relationship between the resistance change rate ⁇ R / Rp-p and the aspect ratio (length / width) of the resistance element is shown.
  • the smaller the aspect ratio of the resistance element the higher the resistance change rate ⁇ R / Rp-p because the current flows in a direction shifted from the ⁇ 100> direction.
  • the P-type diffusion layer resistance element 1000 is divided into a plurality of P-type diffusion layer resistance elements (for example, two P-type diffusion layer resistance elements 1001 and P-type diffusion layer resistance elements 1002).
  • the direction in which the current flows approaches the ⁇ 100> direction, so that it is possible to provide a resistance circuit in which characteristic fluctuations caused by stress are reduced.
  • FIG. 12 is a circuit diagram of an oscillation circuit according to the second embodiment.
  • FIG. 13 is a plan view showing the arrangement of the P-type diffusion layer resistance elements and the N-type diffusion layer resistance elements constituting the resistance circuit according to the second embodiment.
  • the oscillation circuit according to the second embodiment includes a resistance circuit 1200, a capacitor 1201, and MOS (Metal Oxide Semiconductor) transistors 1202 and 1203.
  • the resistance circuit 1200 is, for example, the resistance circuit described in the first embodiment.
  • the oscillation frequency of the output Vout of the oscillation circuit shown in FIG. 12 is expressed by Expression (25).
  • R is the resistance value of the resistance circuit 1200
  • C is the capacitance value of the capacitor 1201
  • V th1 is the threshold value of the MOS transistor 1202
  • V th2 is the threshold value of the MOS transistor 1203.
  • the oscillation frequency of the oscillator when the resistance value R of the resistance circuit 1200 varies due to stress during mounting, the oscillation frequency also varies. For example, in a sensor device that converts the output value of a sensor into a frequency and outputs it, or in a device that measures time based on the frequency of the oscillator, fluctuations in the oscillation frequency of the oscillator that is the source of the signal are errors in these devices. It becomes. Therefore, it is desirable that the oscillation frequency of the oscillator be stable. For example, by adjusting the resistance value of the oscillator after the assembly of the package, the influence of stress when the semiconductor chip including the oscillator is mounted on the package can be reduced. However, in this case, fluctuations in the resistance value R of the resistance circuit 1200 caused by changes in the stress due to changes in environmental temperature during use and deterioration of the package due to long-term use cannot be corrected.
  • the resistance circuit 1200 itself, which is an element that determines the oscillation frequency of the oscillator, the resistance of the resistance circuit 1200 against a stress in an arbitrary size and an arbitrary direction. Since the value R is held substantially constant, an oscillator that outputs a stable oscillation frequency can be provided.
  • FIG. 13 shows an example of the arrangement of the P-type diffusion layer resistance element 1302 and the N-type diffusion layer resistance element 1300 constituting the resistance circuit 1200.
  • the P-type diffusion layer resistance element 1302 is arranged along the ⁇ 100> direction
  • the N-type diffusion layer resistance element 1300 is arranged along the ⁇ 110> direction.
  • a plurality of pairs (P-type diffusion layer resistance elements 1302 pairs) each having a right angle with each other and two P-type diffusion layer resistance elements are arranged to form a right angle with each other and to have two N-type diffusion layer resistance elements 1300.
  • One set (a plurality of N-type diffusion layer resistance elements 1300 pairs) is arranged.
  • the plurality of P-type diffusion layer resistance elements 1302 are arranged in the N-type well 1303.
  • the periphery of the region where the plurality of N-type diffusion layer resistance elements 1300 are arranged is surrounded by the substrate contact 1301, and the potential of the semiconductor substrate 100 is fixed via the substrate contact 1301.
  • a region where a plurality of P-type diffusion layer resistance elements 1302 are arranged is surrounded by a well contact 1304, and the potential of the N-type well 1303 is fixed through the well contact 1304.
  • the potential of the semiconductor substrate 100 and the potential of the N-type well 1303 are stabilized, in addition to outputting a stable oscillation frequency with less stress dependence, an oscillator that is not easily affected by noise. Can be provided.
  • FIG. 14 is a block diagram of an in-vehicle air flow rate measuring device according to the third embodiment.
  • FIG. 15 is a configuration diagram of an in-vehicle air flow rate measuring device according to the third embodiment.
  • the air flow rate measuring device 1400 includes a sensor element 1401 and a semiconductor chip 1402. Further, the semiconductor chip 1402 includes an AD converter 1403, a signal processing unit 1404, an output circuit 1405, and the oscillation circuit 1406 described in the second embodiment.
  • the sensor element 1401 is a resistance bridge type temperature sensor that includes a heater for heating the air to be measured and measures the temperature distribution of the air, and outputs an electrical signal corresponding to the air flow rate.
  • the output electrical signal is converted into a digital signal by the AD converter 1403 and then subjected to arithmetic processing such as correction in the signal processing unit 1404.
  • the corrected air flow rate data is converted into a frequency modulation signal by the output circuit 1405 and output.
  • the oscillation circuit 1406 drives the signal processing unit 1404 and supplies a reference frequency for generating a frequency modulation signal in the output circuit.
  • accompanying blocks such as a power supply circuit, a protection circuit, and a heater control circuit are omitted.
  • the sensor element 1502 and the semiconductor chip 1503 are integrated and sealed in the same chip package 1504.
  • the chip package 1504 is further sealed in the housing 1500.
  • the chip package 1504 has an opening 1506 so that the sensor element 1502 is exposed.
  • a flow path 1505 is formed in the housing 1500 so that the air to be measured reaches the sensor element 1502 through the path 1501 and the flow rate of the air can be measured.
  • the semiconductor chip 1503 including the oscillation circuit 1406 undergoes a two-stage mounting process of sealing the chip package 1504 and sealing by the housing 1500.
  • the oscillation frequency of the oscillation circuit 1406 may change due to stress during mounting.
  • the output flow rate signal also changes, which causes a problem that the accuracy of the air flow rate measurement device 1400 deteriorates.
  • the in-vehicle air flow rate measuring device 1400 is used in an environment such as an engine room where the temperature or humidity changes greatly, so that it is used in comparison with a consumer sensor used under relatively stable conditions. There is a problem that the stress fluctuation of the steel is large.
  • the stress dependency of the oscillation frequency of the oscillator can be reduced, it is possible to provide an air flow measuring device 1400 that can stably measure the air flow.

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Abstract

Ｐ型抵抗部とＮ型抵抗部とが互いに電気的に直列に接続された抵抗回路であって、Ｐ型抵抗部は、互いに直角をなすように配置され、電気的に直列に接続されたＰ型拡散層抵抗素子１０１とＰ型拡散層抵抗素子１０２とにより構成され、Ｎ型抵抗部は、互いに直角をなすように配置され、電気的に直列に接続されたＮ型拡散層抵抗素子１０３とＮ型拡散層抵抗素子１０４とにより構成される。そして、Ｐ型拡散層抵抗素子１０１は、半導体基板１００の＜１００＞方向に沿って配置され、Ｎ型拡散層抵抗素子１０３は、半導体基板１００の＜１１０＞方向に沿って配置される。これにより、応力に起因する特性変動を低減した抵抗回路、発振回路および車載用センサ装置を提供することができる。

Description

抵抗回路、発振回路および車載用センサ装置
　本発明は、抵抗回路、発振回路および車載用センサ装置に関し、特に、実装時の応力に起因する特性変動を軽減した抵抗回路、発振回路および車載用センサ装置に関する。
　本技術分野の背景技術として、特開平６－４５５２７号公報（特許文献１）がある。この公報には、ｎ型エピタキシャル層上に形成したｐ型拡散領域外にｐ型折れ曲がり抵抗素子を形成し、ｐ型拡散領域上にｎ型折れ曲がり抵抗素子を形成し、ｐ型折れ曲がり抵抗素子とｎ型折れ曲がり抵抗素子とをアルミニウム配線で接続する半導体装置が記載されている。
特開平６－４５５２７号公報
　半導体チップに形成された抵抗素子に応力が加わると、ピエゾ抵抗効果により抵抗素子の抵抗値が変動する。このため、半導体チップをパッケージに封止した場合、パッケージ材料が半導体チップに応力を発生させて、実際の抵抗素子の抵抗値が設計値からずれる虞がある。抵抗素子の抵抗値を基準として動作するような回路において抵抗素子の抵抗値が変動すると、回路の特性が変化する。例えば抵抗素子および容量素子を用いたＲＣ発振器では、抵抗素子の抵抗値の変化により発振周波数が変化する。こうした特性変化を防ぐには、抵抗素子に及ぼす応力の影響を低減する必要がある。
　しかし、抵抗素子の抵抗値を厳密に制御することは困難である。なぜなら製造プロセスのばらつきが、抵抗素子の抵抗値をばらつかせるためである。前記特許文献１に記載の技術においても、製造プロセスのばらつきによって抵抗素子の抵抗値がばらつくと、ｐ型折れ曲がり抵抗素子とｎ型折れ曲がり抵抗素子との抵抗値の比が変化する虞があり、その結果、応力に対する抵抗値変化の相殺効果が低下する。
　上記課題を解決するために、本発明による抵抗回路は、互いに電気的に直列に接続されたＮ型抵抗部とＰ型抵抗部とを備えている。Ｎ型抵抗部は、互いに直角をなすように配置され、かつ、電気的に直列に接続された第１Ｎ型拡散層抵抗素子と第２Ｎ型拡散層抵抗素子とを有し、Ｐ型抵抗部は、互いに直角をなすように配置され、かつ、電気的に直列に接続された第１Ｐ型拡散層抵抗素子と第２Ｐ型拡散層抵抗素子とを有する。そして、第１Ｎ型拡散層抵抗素子は＜１１０＞方向に沿って配置され、第１Ｐ型拡散層抵抗素子は＜１００＞方向に沿って配置される。
　本発明によれば、応力に起因する特性変動を低減した抵抗回路、発振回路および車載用センサ装置を提供することができる。
　上記した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。
実施例１による抵抗回路を構成するＰ型拡散層抵抗素子およびＮ型拡散層抵抗素子の配置を示す平面図である。 抵抗素子へ応力を印加したときのせん断応力および垂直応力の変化を示すグラフ図である。 （ａ）、（ｂ）、（ｃ）および（ｄ）は、Ｐ型拡散層抵抗素子およびＮ型拡散層抵抗素子のピエゾ抵抗係数の結晶軸異方性を示す図である。 抵抗素子へ応力を印加したときの抵抗変化率と応力印加角度との関係を示したグラフ図である。 抵抗素子へ応力を印加したときの抵抗変化率と応力印加角度との関係を示したグラフ図である。 （ａ）は、実施例１による基本となるＰ型拡散層抵抗素子を示す平面図、（ｂ）は、実施例１の第１変形例によるＰ型拡散層抵抗素子を示す平面図である。 実施例１の第２変形例による抵抗回路を構成するＰ型拡散層抵抗素子およびＮ型拡散層抵抗素子の配置を示す平面図である。 実施例１の第３変形例による抵抗回路を構成するＰ型拡散層抵抗素子およびＮ型拡散層抵抗素子の配置を示す平面図である。 （ａ）は、実施例１の第４変形例による抵抗回路を構成するＰ型拡散層抵抗素子およびＮ型拡散層抵抗素子の配置を示す平面図、（ｂ）は、同図（ａ）のＡ－Ａ´線に沿った断面図である。 （ａ）は、実施例１による基本となるＰ型拡散層抵抗素子を示す平面図、（ｂ）は、実施例１の第５変形例によるＰ型拡散層抵抗素子を示す平面図である。 抵抗素子へ応力を印加したときの抵抗変化率と抵抗素子のアスペクト比（長さ／幅）との関係を示すグラフ図である。 実施例２による発振回路の回路図である。 実施例２による抵抗回路を構成するＰ型拡散層抵抗素子およびＮ型拡散層抵抗素子の配置を示す平面図である。 実施例３による車載用の空気流量測定装置のブロック図である。 実施例３による車載用の空気流量測定装置の構成図である。
　以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
　また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
　また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
　本実施例１による抵抗回路の特徴およびについて図１～図５を用いて説明する。図１は、本実施例１による抵抗回路を構成するＰ型拡散層抵抗素子およびＮ型拡散層抵抗素子の配置を示す平面図である。図２は、抵抗素子へ応力を印加したときのせん断応力および垂直応力の変化を示すグラフ図であり、図中、σｌｔはせん断応力、σｔおよびσｌは垂直応力を示す。図３（ａ）、（ｂ）、（ｃ）および（ｄ）は、Ｐ型拡散層抵抗素子およびＮ型拡散層抵抗素子のピエゾ抵抗係数の結晶軸異方性を示す図である。図４はおよび図５は、抵抗素子へ応力を印加したときの抵抗変化率と応力印加角度との関係を示したグラフ図である。
　まず、図１を用いて、本実施例１による抵抗回路の構成について説明する。
　本実施例１による抵抗回路は、半導体基板１００の主面に形成された２つのＰ型拡散層抵抗素子１０１，１０２と、２つのＮ型拡散層抵抗素子１０３，１０４と、から構成される。Ｐ型拡散層抵抗素子１０１，１０２およびＮ型拡散層抵抗素子１０３，１０４は、必要に応じて半導体基板１００に形成されたウェル内に形成され、ウェルにより半導体基板１００と電気的に分離される。例えば半導体基板１００の導電型がＰ型の場合は、図１に示すように、Ｎ型ウェル１０５内にＰ型拡散層抵抗素子１０１，１０２が配置され、給電端子により、Ｎ型ウェル１０５は適切な電位に保たれる。
　Ｐ型拡散層抵抗素子１０１，１０２は、半導体基板１００の＜１００＞方向に沿って延伸するように配置される。一方、Ｎ型拡散層抵抗素子１０３，１０４は半導体基板１００の＜１１０＞方向に沿って延伸するように配置される。さらに、Ｐ型拡散層抵抗素子１０１，１０２およびＮ型拡散層抵抗素子１０３，１０４は直列に接続される。
　次に、図２～図５を用いて、本実施例１による抵抗回路の特徴および応力印加時の作用、効果について説明する。
　ピエゾ抵抗効果による抵抗素子の抵抗変化、すなわち抵抗素子の応力感度は、以下の理論式（１）で表わすことができる。
Figure JPOXMLDOC01-appb-M000001
 　　　　　　　　　　　　　　　　　 
　ここで、πｌ、πｔ、πｚおよびπｓはそれぞれ抵抗素子の長手方向、短手方向、垂直方向およびせん断方向のピエゾ抵抗係数である。また、σｌ、σｔ、σｚおよびσｌｔはそれぞれ抵抗素子の長手方向、短手方向、垂直方向およびせん断方向にかかる応力である。ただし、ピエゾ抵抗係数πｚおよび応力σｚについては、抵抗素子の抵抗変化に及ぼす影響が小さいため、以下の検討では省略する。
　ピエゾ抵抗係数πｌ、ピエゾ抵抗係数πｔおよびピエゾ抵抗係数πｓは式（２）～式（５）により計算することができる。
Figure JPOXMLDOC01-appb-M000002
 　　　　　　　　　　　　　　　　　 
　　　　　　　　　　　　　　　　　 
Figure JPOXMLDOC01-appb-M000004
 　　　　　　　　　　　　　　　　　 
Figure JPOXMLDOC01-appb-M000005
 　　　　　　　　　　　　　　　　　 
　ここで、π１１、π１２およびπ４４はシリコンの基本結晶軸に関するピエゾ抵抗係数であり、不純物濃度および温度によって決まる定数である。ｌ１、ｌ２、ｌ３、ｍ１、ｍ２、ｍ３、ｎ１、ｎ２およびｎ３はシリコンの基本結晶軸に対する座標変換の係数であり、オイラー角φ、オイラー角θおよびオイラー角ψによって式（５）から求めることができる。一般的な（１００）面のシリコンウエハの主面に抵抗素子を形成する場合は、φ＝０度、θ＝９０度であるから、式（５）を用いて、式（２）～式（４）を簡単化すると、
Figure JPOXMLDOC01-appb-M000006
 　　　　　　　　　　　　　　　　　 
Figure JPOXMLDOC01-appb-M000007
 　　　　　　　　　　　　　　　　　 
Figure JPOXMLDOC01-appb-M000008
 　　　　　　　　　　　　　　　　　 
となる。
　ここで、ψはウエハ面内における抵抗素子の配置角度を表わす変数である。
　いま、互いに直角をなすように配置された２つの抵抗素子、すなわち抵抗素子Ａおよび抵抗素子Ｂを考える。抵抗素子Ａおよび抵抗素子Ｂは、同一形状、同一種類であり、かつ、それぞれの抵抗値がＲである。抵抗素子Ａの配置角度をψ、抵抗素子Ｂの配置角度をψ＋９０度とすると、式（９）および式（１０）に示すように、抵抗素子Ａのピエゾ抵抗係数πｌＡと抵抗素子Ｂのピエゾ抵抗係数πｌＢとは等しくなる。
Figure JPOXMLDOC01-appb-M000009
 　　　　　　　　　　　　　　　　　 
Figure JPOXMLDOC01-appb-M000010
 　　　　　　　　　　　　　　　　　 
　同様に、ピエゾ抵抗係数πｔについて簡単化すると、抵抗素子Ａのピエゾ抵抗係数πｔＡと抵抗素子Ｂのピエゾ抵抗係数πｔＢとは等しくなる。
Figure JPOXMLDOC01-appb-M000011
 　　　　　　　　　　　　　　　　　 
　同様に、ピエゾ抵抗係数πｓについて簡単化すると、抵抗素子Ａのピエゾ抵抗係数πｓＡと抵抗素子Ｂのピエゾ抵抗係数πｓＢとは等しくなる。
Figure JPOXMLDOC01-appb-M000012
 　　　　　　　　　　　　　　　　　 
　従って、式（１）より、応力下での抵抗素子Ａの抵抗値の変動率は、式（１３）で表わされる。
Figure JPOXMLDOC01-appb-M000013
 　　　　　　　　　　　　　　　　　 
　また、式（１）より、応力下での抵抗素子Ｂの抵抗値の変動率は、式（１４）で表される。
Figure JPOXMLDOC01-appb-M000014
 　　　　　　　　　　　　　　　　　 
　次に、抵抗素子Ａの長手方向を基準として角度αの方向に応力σ０を印加するとすれば、抵抗素子Ａにおいて長手方向の応力（垂直応力）σｌＡ、短手方向の応力（垂直応力）σｔＡおよびせん断方向の応力（せん断応力）σｌｔＡはそれぞれ式（１５）、式（１６）および式（１７）で表わされる。
Figure JPOXMLDOC01-appb-M000015
 　　　　　　　　　　　　　　　　　 
Figure JPOXMLDOC01-appb-M000016
 　　　　　　　　　　　　　　　　　 
Figure JPOXMLDOC01-appb-M000017
 　　　　　　　　　　　　　　　　　 
　ここで、νはシリコンのポアソン比であり、およそ０．３である。
　抵抗素子Ｂには角度（α＋９０）度の方向に応力σ０が印加されるので、ピエゾ抵抗係数と同様、抵抗素子Ｂにおいて長手方向の応力（垂直応力）σｌＢ、短手方向の応力（垂直応力）σｔＢおよびせん断方向の応力（せん断応力）σｌｔＢを計算して簡単化すると、
Figure JPOXMLDOC01-appb-M000018
 　　　　　　　　　　　　　　　　　 
Figure JPOXMLDOC01-appb-M000019
 　　　　　　　　　　　　　　　　　 
Figure JPOXMLDOC01-appb-M000020
 　　　　　　　　　　　　　　　　　 
となる。
　式（１３）および式（１４）から、抵抗素子Ａと抵抗素子Ｂとを直列につないだときの合計の抵抗変化ΔＲＴＯＴは、式（２１）となる。
Figure JPOXMLDOC01-appb-M000021
 　　　　　　　　　　　　　　　　　 
　式（２１）に、式（１５）～式（２０）、式（６）および式（７）を代入して整理すると、合計の抵抗変化ΔＲＴＯＴは、式（２２）となる。
Figure JPOXMLDOC01-appb-M000022
 　　　　　　　　　　　　　　　　　 
　式（２２）に示すように、互いに直角をなすように配置された同一形状、同一種類の２つの抵抗素子を組み合わせると、せん断応力に関する成分はキャンセルされて、合計の抵抗変化ΔＲＴＯＴには、最終的に、抵抗素子の配置角度ψと応力印加角度αに関する項を含まない定数が残ることが分かる。
　次に、残った抵抗変化分をさらに解消することを考える。Ｐ型拡散層抵抗素子とＮ型拡散層抵抗素子とは一般にゲージ率の極性が逆であるため、これらを適切な抵抗比で組み合わせることにより、応力による抵抗変化量を０（ゼロ）に近くすることが可能である。互いに直角をなし、直列に接続された２つのＰ型拡散層抵抗素子（以下、Ｐ型拡散層抵抗素子ペアと記す場合もある。）と、互いに直角をなし、直列に接続された２つのＮ型拡散層抵抗素子（以下、Ｎ型拡散層抵抗素子ペアを記す場合もある。）とを直列に接続すると、合計の抵抗変化ΔＲＴＯＴ＿ＮＰは式（２３）で表される。ＲＰは、Ｐ型拡散層抵抗素子の抵抗値であり、ＲＮは、Ｎ型拡散層抵抗素子のペアの抵抗値である。
Figure JPOXMLDOC01-appb-M000023
 　　　　　　　　　　　　　　　　　 
　一般的に、Ｐ型拡散層抵抗素子とＮ型拡散層抵抗素子とは、応力による抵抗変化の極性が逆になる。また、Ｎ型拡散層抵抗素子の抵抗変化量はＰ型拡散層抵抗素子の抵抗変化量よりも大きいが、例えばＰ型拡散層抵抗素子の抵抗値をＮ型拡散層抵抗素子の抵抗値よりも大きくして、Ｐ型拡散層抵抗素子とＮ型拡散層抵抗素子とを組み合わせることにより、効率的に抵抗変化ΔＲＴＯＴ＿ＮＰを削減することができる。より好ましくは、以下の式（２４）に基づいて抵抗値ＲＰと抵抗値ＲＮとの比を選択すると、式（２３）に示される合計の抵抗変化ΔＲＴＯＴ＿ＮＰは０（ゼロ）となり、抵抗値の応力依存性をキャンセルすることができる。
Figure JPOXMLDOC01-appb-M000024
 　　　　　　　　　　　　　　　　　 
　次に、これまで説明した抵抗値の応力依存性の解消方法について、実際の物理定数に基づいて得られた計算結果の一例を説明する。
　図２は、σ０＝１００ＭＮ／ｍ２の応力を抵抗素子の長手方向を基準として角度αの方向に印加したときのせん断応力σｌｔ、垂直応力σｔおよび垂直応力σｌの計算結果を示している。なお、シリコンのポアソン比は０．３と仮定した。
　図３（ａ）、（ｂ）、（ｃ）および（ｄ）は、Ｐ型拡散層抵抗素子およびＮ型拡散層抵抗素子のピエゾ抵抗係数の結晶軸異方性を示しており、基本結晶軸＜１００＞方向を基準としたときの配置角度ψをパラメータとして求めている。図３（ａ）は、Ｐ型拡散層抵抗素子のピエゾ抵抗係数πｌ＿Ｐおよびピエゾ抵抗係数πｔ＿Ｐの結晶軸異方性を示している。図３（ｂ）は、Ｎ型拡散層抵抗素子のピエゾ抵抗係数πｌ＿Ｎおよびピエゾ抵抗係数πｔ＿Ｎの結晶軸異方性を示している。図３（ｃ）は、Ｐ型拡散層抵抗素子のピエゾ抵抗係数πｓ＿Ｐの結晶軸異方性を示している。図３（ｄ）は、Ｎ型拡散層抵抗素子のピエゾ抵抗係数πｓ＿Ｎの結晶軸異方性を示している。ここでは、非特許文献（Y. Kanda, “A Graphical Representation of the Piezoresistance Coefficients in Silicon” IEEE Trnas. Elec. Dev., Vol. ED-29, No.1, JAN, 1982）をもとに、
　　　π１１＿Ｐ＝６．６×１０－１１ｍ２／Ｎ、
　　　π１２＿Ｐ＝－１．１×１０－１１ｍ２／Ｎ、
　　　π４４＿Ｐ＝１３８．１×１０－１１ｍ２／Ｎ、
　　　π１１＿Ｎ＝－１０２．２×１０－１１ｍ２／Ｎ、
　　　π１２＿Ｎ＝５３．４×１０－１１ｍ２／Ｎ、
　　　π４４＿Ｎ＝－１３．６×１０－１１ｍ２／Ｎ、
とした。
　図３（ａ）、（ｂ）、（ｃ）および（ｄ）に示すように、Ｐ型拡散層抵抗素子およびＮ型拡散層抵抗素子のピエゾ抵抗係数には結晶軸方向に対する角度依存性がある。Ｐ型拡散層抵抗素子を＜１００＞方向に沿って配置した場合に、Ｐ型拡散層抵抗素子のピエゾ抵抗係数πｌおよびピエゾ抵抗係数πｔは最小、すなわち応力感度は最小となり、Ｎ型拡散層抵抗素子を＜１１０＞方向に沿って配置した場合に、Ｎ型拡散層抵抗素子のピエゾ抵抗係数πｌは最小となる。また、Ｐ型拡散層抵抗素子のピエゾ抵抗係数πｓの結晶軸方向に対する角度依存性と、Ｎ型拡散層抵抗素子のピエゾ抵抗係数πｓの結晶軸方向に対する角度依存性とは同じ傾向にある。Ｐ型拡散層抵抗素子を＜１００＞方向に沿って配置した場合も＜１１０＞方向に沿って配置した場合も、Ｐ型拡散層抵抗素子のピエゾ抵抗係数πｓは０（ゼロ）となり、Ｎ型拡散層抵抗素子を＜１００＞方向に沿って配置した場合も＜１１０＞方向に沿って配置した場合も、Ｎ型拡散層抵抗素子のピエゾ抵抗係数πｓは０（ゼロ）となる。
　図４に、図２並びに図３（ａ）、（ｂ）、（ｃ）および（ｄ）に示した計算結果をもとに、種々の抵抗素子に応力を印加したときの抵抗変化率ΔＲ／Ｒを計算した結果を示す。以下では、応力印加角度αに対する抵抗変化率ΔＲ／Ｒのピークｔｏピーク値をΔＲ／Ｒｐ－ｐと表現する。
　図４中、符号４００は、単体のＰ型拡散層抵抗素子を、応力感度が最大となる＜１１０＞方向に沿って配置した場合の抵抗変化率ΔＲ／Ｒを示しており、ΔＲ／Ｒｐ－ｐは１８％に及ぶ。一方、図４中、符号４０１は、単体のＰ型拡散層抵抗素子を、応力感度が最小となる＜１００＞方向に沿って配置した場合の抵抗変化率ΔＲ／Ｒを示している。単体のＰ型拡散層抵抗素子を＜１００＞方向に沿って配置した場合、ΔＲ／Ｒｐ－ｐは１％となり、単体のＰ型拡散層抵抗素子を＜１１０＞方向に沿って配置した場合に比べて、抵抗値の応力印加角度依存性が大きく改善される。
　図４中、符号４０２は、互いに直角をなし、直列に接続された２つのＰ型拡散層抵抗素子（Ｐ型拡散層抵抗素子ペア）の抵抗変化率ΔＲ／Ｒを示している。ΔＲ／Ｒｐ－ｐは０％となり、抵抗値の応力印加角度依存性は解消されるが、ΔＲ／Ｒ＝０．２％のオフセットが残る。
　図４中、符号４０３は、互いに直角をなし、直列に接続された２つのＰ型拡散層抵抗素子（Ｐ型拡散層抵抗素子ペア）と、互いに直角をなし、直列に接続された２つのＮ型拡散層抵抗素子（Ｎ型拡散層抵抗素子ペア）とを直列に接続した場合の抵抗変化率ΔＲ／Ｒを示している。Ｐ型拡散層抵抗素子ペアの抵抗値は、Ｎ型拡散層抵抗素子ペアの抵抗値の８．８７倍に設定した。これは先の検討に基づき、式（２４）によって求めた値である。図４に示すように、Ｐ型拡散層抵抗素子ペア（符号４０２）に残っていたオフセットも除去され、抵抗値の応力印加角度依存性が完全に解消される。
　ここまでの議論は、設計通りの抵抗値を持つ理想抵抗の場合に適用できる。しかし、実際は製造プロセスのばらつきにより、抵抗値が理想的な設計値からずれてしまう。ばらつきの存在下でも、抵抗値の応力印加角度依存性が少ない安定した抵抗素子を実現するには、Ｐ型拡散層抵抗素子ペアおよびＮ型拡散層抵抗素子ペアのウエハ結晶軸に対する配置方向を規定すればよい。
　具体的には、図１に示したように、Ｐ型拡散層抵抗素子ペアを、応力感度が最小となる＜１００＞方向に沿って配置し、Ｎ型拡散層抵抗素子ペアを、応力感度が最小となる＜１１０＞方向に沿って配置すればよい。
　図５に、Ｐ型拡散層抵抗素子ペアの抵抗値が１％ずれ、Ｎ型拡散層抵抗素子ペアの抵抗値が１％ずれた場合における応力印加角度αに対する抵抗変化率ΔＲ／Ｒを計算した結果を示す。
　図５中、符号５００は、Ｐ型拡散層抵抗素子ペアを、応力感度が最大となる＜１１０＞方向に沿って配置し、かつ、Ｎ型拡散層抵抗素子ペアを、応力感度が最大となる＜１００＞方向に沿って配置した場合の抵抗変化率ΔＲ／Ｒを示している。ΔＲ／Ｒｐ－ｐは０．８～０．９％となり、応力印加角度依存性が生じている。
　図５中、符号５０１は、Ｐ型拡散層抵抗素子ペアを、応力感度が最小となる＜１００＞方向に沿って配置し、かつ、Ｎ型拡散層抵抗素子ペアを、応力感度が最大となる＜１００＞方向に沿って配置した場合の抵抗変化率ΔＲ／Ｒを示している。この場合も、ΔＲ／Ｒｐ－ｐは０．８～０．９％となり、応力印加角度依存性が生じている。
　一方、図５中、符号５０２は、図１に示したように、Ｐ型拡散層抵抗素子ペアを、応力感度が最小となる＜１００＞方向に沿って配置し、かつ、Ｎ型拡散層抵抗素子ペアを、応力感度が最小となる＜１１０＞方向に沿って配置した場合の抵抗変化率ΔＲ／Ｒを示している。ΔＲ／Ｒｐ－ｐは０．０５％と小さくなる。
　このように、（１）互いに直角をなす同一形状、同一種類の抵抗素子を組み合わせることにより、応力印加角度に対する抵抗値の依存性が低減する。（２）さらに、互いに直角をなし、直列に接続されたＰ型拡散層抵抗素子ペアと、互いに直角をなし、直列に接続されたＮ型拡散層抵抗素子ペアとを組み合わせることにより、抵抗値の応力印加角度依存性が低減する。（３）さらに、Ｐ型拡散層抵抗素子およびＮ型拡散層抵抗素子をそれぞれピエゾ抵抗係数が低くなる所定の結晶軸方向に沿って配置することにより、抵抗値のばらつきに起因して発生する抵抗値の応力印加角度依存性を低減することができる。その結果、応力に起因する特性変動を低減した抵抗回路を提供することができる。
　＜実施例１の変形例＞
　本実施例１の変形例による抵抗素子および抵抗回路について図６～図１１を用いて説明する。図６（ａ）は、本実施例１による基本となるＰ型拡散層抵抗素子を示す平面図である。図６（ｂ）は、本実施例１の第１変形例によるＰ型拡散層抵抗素子を示す平面図である。図７は、本実施例１の第２変形例による抵抗回路を構成するＰ型拡散層抵抗素子およびＮ型拡散層抵抗素子の配置を示す平面図である。図８は、本実施例１の第３変形例による抵抗回路を構成するＰ型拡散層抵抗素子およびＮ型拡散層抵抗素子の配置を示す平面図である。図９（ａ）は、本実施例１の第４変形例による抵抗回路を構成するＰ型拡散層抵抗素子およびＮ型拡散層抵抗素子の配置を示す平面図である。図９（ｂ）は、図９（ａ）のＡ－Ａ´線に沿った断面図である。図１０（ａ）は、本実施例１による基本となるＰ型拡散層抵抗素子を示す平面図である。図１０（ｂ）は、本実施例１の第５変形例によるＰ型拡散層抵抗素子を示す平面図である。図１１は、抵抗素子へ応力を印加したときの抵抗変化率ΔＲ／Ｒｐ－ｐと抵抗素子のアスペクト比（長さ／幅）との関係を示すグラフ図である。
　１．第１変形例
　図６（ａ）に、本実施例１による基本となるＰ型拡散層抵抗素子を示し、図６（ｂ）に、本実施例１の第１変形例によるＰ型拡散層抵抗素子を示す。
　図６（ａ）に示すように、Ｐ型拡散層抵抗素子６０３は、＜１００＞方向に沿って配置されている。さらに、Ｐ型拡散層抵抗素子６０３の一方の端部に拡散層６０２Ａが形成され、コンタクト６０１Ａを介して拡散層６０２Ａと金属配線層６００とが電気的に接続されている。また、Ｐ型拡散層抵抗素子６０３の他方の端部に拡散層６０２Ｂが形成され、コンタクト６０１Ｂを介して拡散層６０２Ｂと金属配線層６０４とが電気的に接続されている。拡散層６０２Ａとコンタクト６０１Ａとを低抵抗で接続するため、また、拡散層６０２Ｂとコンタクト６０１Ｂとを低抵抗で接続するため、拡散層６０２Ａ，６０２Ｂはシリサイド化されている。
　また、Ｐ型拡散層抵抗素子６０３の一方の端部に形成され、シリサイド化された拡散層（シリサイド領域）６０２Ａの各辺のうち、Ｐ型拡散層抵抗素子６０３の他方の端部に形成された拡散層６０２Ｂと対向する一辺が＜１１０＞方向に沿うように、拡散層６０２Ａは形成されている。同様に、Ｐ型拡散層抵抗素子６０３の他方の端部に形成され、シリサイド化された拡散層（シリサイド領域）６０２Ｂの各辺のうち、Ｐ型拡散層抵抗素子６０３の一方の端部に形成された拡散層６０２Ａと対向する一辺が＜１１０＞方向に沿うように、拡散層６０２Ｂは形成されている。すなわち、Ｐ型拡散層抵抗素子６０３の両端部にそれぞれ設けられた２つのシリサイド化された拡散層６０２Ａ，６０２Ｂにおいて、Ｐ型拡散層抵抗素子６０３を挟んで互いに向き合う拡散層６０２Ａの一辺と拡散層６０２Ｂの一辺とは、＜１１０＞方向に沿って並行している。
　Ｐ型拡散層抵抗素子６０３に電流が流れると、電流は一方の拡散層６０２Ａと他方の拡散層６０２Ｂとの最短距離となる電流経路６１２をたどる。なぜなら、電流は最も抵抗が低い経路に集中する性質があるためであり、図６（ａ）に示す拡散層６０２Ａ，６０２Ｂの配置では、一方のシリサイド領域である拡散層６０２Ａと他方のシリサイド領域である拡散層６０２Ｂとをつなぐ直線のうち、最短のパスである電流経路６１２に集中する。
　このような拡散層６０２Ａ，６０２Ｂの配置では、Ｐ型拡散層抵抗素子６０３が＜１００＞方向に沿って配置してあっても、電流経路６１２は、＜１００＞方向から角度βだけずれた方向に流れることになる。ピエゾ抵抗効果は電流の流れる経路に対して働くため、図６（ａ）に示した拡散層６０２Ａ，６０２Ｂの配置では、電流が流れる方向のずれに起因する応力依存性が生じる可能性がある。
　図６（ｂ）に示す第１変形例は、上記課題を対策したものである。第１変形例では、Ｐ型拡散層抵抗素子６０８は、＜１００＞方向に沿って配置されている。さらに、Ｐ型拡散層抵抗素子６０８の一方の端部に拡散層６０７Ａが形成され、コンタクト６０６Ａを介して拡散層６０７Ａと金属配線層６０５とが電気的に接続されている。また、Ｐ型拡散層抵抗素子６０８の他方の端部に拡散層６０７Ｂが形成され、コンタクト６０６Ｂを介して拡散層６０７Ｂと金属配線層６１０とが電気的に接続されている。拡散層６０７Ａとコンタクト６０６Ａとを低抵抗で接続するため、また、拡散層６０７Ｂとコンタクト６０６Ｂとを低抵抗で接続するため、拡散層６０７Ａ，６０７Ｂはシリサイド化されている。
　Ｐ型拡散層抵抗素子６０８の一方の端部に形成され、シリサイド化された拡散層（シリサイド領域）６０７Ａの各辺のうち、Ｐ型拡散層抵抗素子６０８の他方の端部に形成された拡散層６０７Ｂと対向する一辺が、Ｐ型拡散層抵抗素子６０８が延伸する方向（＜１００＞方向）と直交している。同様に、Ｐ型拡散層抵抗素子６０８の他方の端部に形成され、シリサイド化された拡散層（シリサイド領域）６０７Ｂの各辺のうち、Ｐ型拡散層抵抗素子６０８の一方の端部に形成された拡散層６０７Ａと対向する一辺が、Ｐ型拡散層抵抗素子６０８が延伸する方向（＜１００＞方向）と直交している。すなわち、Ｐ型拡散層抵抗素子６０８の両端部のそれぞれに設けられた２つのシリサイド化された拡散層６０７Ａ，６０７Ｂにおいて、Ｐ型拡散層抵抗素子６０８を挟んで互いに向き合う拡散層６０７Ａの一辺と拡散層６０７Ｂの一辺とは、＜１００＞方向と直交する方向に沿って並行している。
　さらに、拡散層６０７Ａの拡散層６０７Ｂと対向する一辺に並行して、複数のコンタクト６０６Ａが互いに離間して配置されている。同様に、拡散層６０７Ｂの拡散層６０７Ａと対向する一辺に並行して、複数のコンタクト６０６Ｂが互いに離間して配置されている。
　このように拡散層６０７Ａ，６０７Ｂを配置することにより、一方の拡散層６０７Ａと他方の拡散層６０７Ｂとをつなぐ直線のうち、最短の電流経路は、電流経路６０９に示すように、＜１００＞方向に沿う。
　さらに厳密に電流を＜１００＞方向に流すには、金属配線層６０５の端部であって、コンタクト６０６Ａと接続する部分および金属配線層６１０の端部であって、コンタクト６０６Ｂと接続する部分においても、拡散層６０７Ａ，６０７Ｂと同様の形状で、Ｐ型拡散層抵抗素子６０８が延伸する方向（＜１００＞方向）と同じ方向に延伸する領域６１１を設けることが好ましい。
　このように拡散層６０７Ａ，６０７Ｂおよびコンタクト６０６Ａ，６０６Ｂを配置することにより、Ｐ型拡散層抵抗素子６０８における電流の流れる方向が＜１００＞方向に近づくので、応力依存性の小さい抵抗素子を実現することができる。
　２．第２変形例
　図７に、本実施例１の第２変形例による抵抗回路を構成するＰ型拡散層抵抗素子およびＮ型拡散層抵抗素子の配置を示す。
　図７に示すように、第２実施例による抵抗回路は、Ｐ型拡散層抵抗素子７００ペアが、＜１１０＞方向に沿って複数配置された領域７０３と、Ｎ型拡散層抵抗素子７０２ペアが、＜１００＞方向に沿って複数配置された領域７０４と、を有する。Ｐ型拡散層抵抗素子７００ペアとは、互いに直角をなし、＜１００＞方向に沿って配置された２つのＰ型拡散層抵抗素子７００からなる１組であり、Ｎ型拡散層抵抗素子７０２ペアとは、互いに直角をなし、＜１１０＞方向に沿って配置された２つのＮ型拡散層抵抗素子７０２からなる１組である。複数のＰ型拡散層抵抗素子７００は、Ｎ型ウェル７０１内に形成されている。さらに、領域７０３と領域７０４とが、＜１１０＞方向に交互に配置され、かつ、＜１１０＞方向と直交する方向に交互に配置されており、市松模様となるように配置されている。
　本実施例１による抵抗回路の応力影響の解消効果を発揮させるためには、Ｐ型拡散層抵抗素子およびＮ型拡散層抵抗素子がそれぞれ受ける応力の値がなるべく近いことが望ましい。その一方、半導体チップの応力は均一ではなく、ある分布を持つため、Ｐ型拡散層抵抗素子とＮ型拡散層抵抗素子との距離が離れていると、応力影響の解消効果が低減する虞がある。
　第２変形例は、上記課題に鑑みてなされたものであり、Ｐ型拡散層抵抗素子７００とＮ型拡散層抵抗素子７０２との距離を物理的に近くすることで、Ｐ型拡散層抵抗素子７００にかかる応力とＮ型拡散層抵抗素子７０２にかかる応力とを近づけることができる。従って、第２変形例によれば、応力に起因する特性変動を低減した抵抗回路を提供することができる。
　３．第３変形例
　図８に、本実施例１の第３変形例による抵抗回路を構成するＰ型拡散層抵抗素子およびＮ型拡散層抵抗素子の配置を示す。
　図８に示すように、第３実施例による抵抗回路は、Ｐ型拡散層抵抗素子８００ペアが、＜１１０＞方向に沿って複数配置された領域８０２と、Ｎ型拡散層抵抗素子８０３ペアが、＜１００＞方向に沿って複数配置された領域８０４と、を有する。Ｐ型拡散層抵抗素子８００ペアとは、互いに直角をなし、＜１００＞方向に沿って配置された長さが互いに同じ２つのＰ型拡散層抵抗素子８００からなる１組であり、Ｎ型拡散層抵抗素子８０３ペアとは、互いに直角をなし、＜１１０＞方向に沿って配置された長さが互いに同じ２つのＮ型拡散層抵抗素子８０３からなる１組である。複数のＰ型拡散層抵抗素子８００は、Ｎ型ウェル８０１内に形成されている。さらに、領域８０２には、互いに長さの異なるＰ型拡散層抵抗素子８００ペアが配置されており、領域８０４には、互いに長さの異なるＮ型拡散層抵抗素子８０３ペアが配置されている。
　前述した第２変形例による抵抗回路の場合、領域７０３では、Ｐ型拡散層抵抗素子７００が存在しない余白領域７０５が発生し、領域７０４では、Ｎ型拡散層抵抗素子７０２が存在しない余白領域７０５が発生して、抵抗回路の面積効率が悪化する。半導体チップはチップ面積の増加がコスト上昇につながるため、抵抗回路の面積効率は高いことが望ましい。
　そこで、第３変形例では、長さの短いＰ型拡散層抵抗素子８００ペアを領域８０２の余白領域に配置し、長さの短いＮ型拡散層抵抗素子８０３ペアを領域８０４の余白領域に配置することにより、面積効率を向上している。従って、第３変形例によれば、前述の実施例１で述べた効果に加えて、抵抗回路の面積効率を高めることで、抵抗回路を低コストで提供することができる。
　４．第４変形例
　図９（ａ）に、本実施例１の第４変形例による抵抗回路を構成するＰ型拡散層抵抗素子およびＮ型拡散層抵抗素子の配置を示し、図９（ｂ）に、図９（ａ）のＡ－Ａ´線に沿った断面を示している。なお、図９（ａ）および（ｂ）では、シリサイド領域は省略している。
　図９（ａ）および（ｂ）に示すように、第４変形例による抵抗回路は、Ｐ型拡散層抵抗素子９０４，９０５，９０６，９０９，９１０，９１１を半導体基板１００から分離するためのＮ型ウェル９０１，９０８を、Ｎ型拡散層抵抗素子として用いることを特徴とする。
　第４変形例による抵抗回路では、電流は金属配線層９１３からコンタクト９００を介してＮ型ウェル９０１へと流れた後、コンタクト９０２、金属配線層９１４およびコンタクト９０３を経由して、Ｐ型拡散層抵抗素子９０４，９０５，９０６を流れる。その後、電流は、コンタクト９０７、金属配線層９１５およびコンタク９１６を経由してＮ型ウェル９０８へと流れた後、コンタクト９１７、金属配線層９１８およびコンタクト９１９を経由して、Ｐ型拡散層抵抗素子９０９，９１０，９１１へ流れ、さらに、コンタクト９１２を介して金属配線層９２０へ流れる。この場合、Ｎ型ウェル９０１，９０８はＮ型拡散層抵抗素子として機能する。
　第４変形例によれば、前述の実施例１で述べた効果に加えて、Ｎ型拡散層抵抗素子の形成領域を削減することができるので、抵抗回路の実装効率が向上する。さらに、Ｐ型拡散層抵抗素子９０４，９０５，９０６とＮ型拡散層抵抗素子（Ｎ型ウェル９０１）との位置およびＰ型拡散層抵抗素子９０９，９１０，９１１とＮ型拡散層抵抗素子（Ｎ型ウェル９０８）との位置を近づけられるので、応力分布の影響も低減する。その結果、応力に起因する特性変動を低減した抵抗回路を低コストで提供することができる。
　なお、図９（ａ）および（ｂ）に示した抵抗回路において、電流は、まずＮ型ウェル９０１に入力した後に、Ｎ型ウェル９０１内に形成されたＰ型拡散層抵抗素子９０４，９０５，９０６に入力することが好ましい。上記構成によれば、Ｎ型ウェル９０１によって電圧降下が発生するため、Ｐ型拡散層抵抗素子９０４，９０５，９０６の電位が常にＮ型ウェル９０１よりも低くなる。その結果、Ｐ型拡散層抵抗素子９０４，９０５，９０６とＮ型ウェル９０１との間にある寄生ダイオードが逆バイアスされ、Ｐ型拡散層抵抗素子９０４，９０５，９０６とＮ型ウェル９０１とを電気的に分離することができる。その結果、抵抗回路として設計値に近い抵抗値を実現することが可能となる。
　５．第５変形例
　図１０（ａ）に、本実施例１による基本となるＰ型拡散層抵抗素子を示し、図１０（ｂ）に、本実施例１の第５変形例によるＰ型拡散層抵抗素子を示す。
　図１０（ａ）に示す基本となるＰ型拡散層抵抗素子１０００は、前記図６（ａ）に示したＰ型拡散層抵抗素子６０３とほぼ同じである。すなわち、Ｐ型拡散層抵抗素子１０００は、＜１００＞方向に沿って配置されている。さらに、Ｐ型拡散層抵抗素子１０００の一方の端部に拡散層１００３Ａが形成され、コンタクト１００４Ａを介して拡散層１００３Ａと金属配線層１００５とが電気的に接続されている。また、Ｐ型拡散層抵抗素子１０００の他方の端部に拡散層１００３Ｂが形成され、コンタクト１００４Ｂを介して拡散層１００３Ｂと金属配線層１００６とが電気的に接続されている。拡散層１００３Ａとコンタクト１００４Ａとを低抵抗で接続するため、また、拡散層１００３Ｂとコンタクト１００４Ｂとを低抵抗で接続するため、拡散層１００３Ａ，１００３Ｂはシリサイド化されている。
　図１０（ｂ）に示す第５変形例は、図１０（ａ）に示す基本となるＰ型拡散層抵抗素子１０００を、２つのＰ型拡散層抵抗素子１００１，１００２に分割して配置したことを特徴とする。すなわち、Ｐ型拡散層抵抗素子１００１，１００２の長さは、Ｐ型拡散層抵抗素子１０００の長さと同じであるが、Ｐ型拡散層抵抗素子１００１，１００２の幅は、Ｐ型拡散層抵抗素子１０００の幅の１／２程度である。Ｐ型拡散層抵抗素子１００１，１００２は、Ｐ型拡散層抵抗素子１０００の抵抗値の２倍程度となるが、Ｐ型拡散層抵抗素子１００１，１００２を金属配線層１００５，１００６で並列に接続することによって、Ｐ型拡散層抵抗素子１００１，１００２の抵抗値は、Ｐ型拡散層抵抗素子１０００の抵抗値と等価的にほぼ同じにすることができる。
　第５変形例によれば、Ｐ型拡散層抵抗素子１０００における＜１００＞方向に対する電流の最短経路の角度β＿ａが、Ｐ型拡散層抵抗素子１００１，１００２における＜１００＞方向に対する電流の最短経路の角度β＿ｂへ減少し、より＜１００＞方向に近い方向に電流が流れる。すなわち、同じ長さに対して幅が小さいほど、言い換えれば、抵抗素子のアスペクト比（幅を１としたときの長さ）が大きいほど、＜１００＞方向に対する電流方向のずれが低減する。
　図１１に、電流方向のずれ（図４において符号４０２で示した、互いに直角をなし、直列に接続された２つのＰ型拡散層抵抗素子の抵抗変化率（ΔＲ／Ｒ））の影響を加味した場合における、抵抗変化率ΔＲ／Ｒｐ－ｐと抵抗素子のアスペクト比（長さ／幅）との関係を示す。
　図１１に示すように、抵抗素子のアスペクト比が小さいほど、電流が＜１００＞方向からずれた方向に流れるため、抵抗変化率ΔＲ／Ｒｐ－ｐは上昇する。
　しかし、第５変形例によれば、Ｐ型拡散層抵抗素子１０００を複数のＰ型拡散層抵抗素子（例えば２つのＰ型拡散層抵抗素子１００１とＰ型拡散層抵抗素子１００２）に分割することによって、電流の流れる方向が＜１００＞方向に近づくので、応力に起因する特性変動を低減した抵抗回路を提供することができる。
　本実施例２による発振回路について図１２および図１３を用いて説明する。図１２は、本実施例２による発振回路の回路図である。図１３は、本実施例２による抵抗回路を構成するＰ型拡散層抵抗素子およびＮ型拡散層抵抗素子の配置を示す平面図である。
　本実施例２による発振回路は、抵抗回路１２００と、キャパシタ１２０１と、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ１２０２，１２０３と、を含む。抵抗回路１２００は、例えば前述した実施例１で説明した抵抗回路である。
　図１２に示す発振回路の出力Ｖｏｕｔの発振周波数は、式（２５）で表わされる。
Figure JPOXMLDOC01-appb-M000025
 　　　　　　　　　　　　　　　　　 
　ここで、Ｒは抵抗回路１２００の抵抗値、Ｃはキャパシタ１２０１の容量値、Ｖｔｈ１はＭＯＳトランジスタ１２０２の閾値、Ｖｔｈ２はＭＯＳトランジスタ１２０３の閾値である。
　式（２５）に示すように、実装時の応力により抵抗回路１２００の抵抗値Ｒが変動すると、発振周波数も変動する。例えば、センサの出力値を周波数に変換して出力するセンサ装置、または発振器の周波数を基準として時間を計測するような装置において、信号の元となる発振器の発振周波数の変動は、これら装置の誤差となる。従って、発振器の発振周波数は安定していることが望ましい。例えばパッケージ組立後に発振器の抵抗値をトリミングするなどして調整することによって、発振器を含む半導体チップをパッケージに実装した際の応力影響を低減することはできる。しかし、この場合、使用時の環境温度の変化および長期間の使用によるパッケージの劣化、などに伴う応力変化によって発生する抵抗回路１２００の抵抗値Ｒの変動については補正できない。
　しかし、実施例２によれば、発振器の発振周波数を決める素子である抵抗回路１２００自体の応力依存性を低減することで、任意の大きさ、任意の方向の応力に対して抵抗回路１２００の抵抗値Ｒがほぼ一定に保持されるので、安定した発振周波数を出力する発振器を提供することができる。
　図１３に、抵抗回路１２００を構成するＰ型拡散層抵抗素子１３０２およびＮ型拡散層抵抗素子１３００の配置の一例を示す。前述の実施例１と同様、Ｐ型拡散層抵抗素子１３０２は＜１００＞方向に沿って配置され、Ｎ型拡散層抵抗素子１３００は＜１１０＞方向に沿って配置されている。また、互いに直角をなし、２つのＰ型拡散層抵抗素子からなる１組（Ｐ型拡散層抵抗素子１３０２ペア）を複数配置し、互いに直角をなし、２つのＮ型拡散層抵抗素子１３００からなる１組（Ｎ型拡散層抵抗素子１３００ペア）を複数配置している。複数のＰ型拡散層抵抗素子１３０２は、Ｎ型ウェル１３０３内に配置する。
　複数のＮ型拡散層抵抗素子１３００を配置した領域の周囲は基板コンタクト１３０１により囲まれており、基板コンタクト１３０１を介して半導体基板１００の電位が固定される。また、Ｎ型ウェル１３０３において、複数のＰ型拡散層抵抗素子１３０２を配置した領域の周囲はウェルコンタクト１３０４により囲まれており、ウェルコンタクト１３０４を介してＮ型ウェル１３０３の電位が固定される。
　本実施例２によれば、半導体基板１００の電位およびＮ型ウェル１３０３の電位が安定化するので、応力依存性の少ない安定した発振周波数を出力することに加えて、ノイズの影響も受けにくい発振器を提供することができる。
　本実施例３による車載用の空気流量測定装置を図１４および図１５を用いて説明する。図１４は、本実施例３による車載用の空気流量測定装置のブロック図である。図１５は、本実施例３による車載用の空気流量測定装置の構成図である。
　図１４に示すように、本実施例３による空気流量測定装置１４００は、センサ素子１４０１と、半導体チップ１４０２と、を含む。さらに、半導体チップ１４０２は、ＡＤ変換器１４０３と、信号処理部１４０４と、出力回路１４０５と、前述の実施例２で説明した発振回路１４０６と、を含むことを特徴とする。
　センサ素子１４０１は、測定対象の空気を加熱するためのヒータを備え、空気の温度分布を測定する抵抗ブリッジ型の温度センサであり、空気流量に応じた電気信号を出力する。出力された電気信号は、ＡＤ変換器１４０３によりデジタル信号に変換された後、信号処理部１４０４において補正などの演算処理がなされる。補正後の空気流量データは、出力回路１４０５によって周波数変調信号に変換され、出力される。発振回路１４０６は、信号処理部１４０４を駆動するとともに、出力回路における周波数変調信号生成のための基準周波数を供給する。なお、図１４に示す空気流量測定装置１４００では、電源回路、保護回路およびヒータ制御回路などの付随するブロックは省略している。
　図１５に示すように、センサ素子１５０２および半導体チップ１５０３は同一のチップパッケージ１５０４内に一体化して封止されている。チップパッケージ１５０４は、さらに、ハウジング１５００内に封止されている。また、チップパッケージ１５０４には開口部１５０６が形成され、センサ素子１５０２が露出する構造となっている。ハウジング１５００には流路１５０５が形成され、測定対象の空気が経路１５０１を通ってセンサ素子１５０２に到達し、空気の流量を測定することができるようになっている。
　発振回路１４０６を含む半導体チップ１５０３は、チップパッケージ１５０４の封止と、ハウジング１５００による封止の２段階の実装工程を経る。その結果、実装時の応力を受けて発振回路１４０６の発振周波数が変化する可能性がある。発振回路１４０６の発振周波数が変化すると、出力される流量信号も変化するため、空気流量測定装置１４００の精度が悪化する課題がある。さらに、車載用の空気流量測定装置１４００は、エンジンルームのような温度または湿度が大きく変化する環境下で使用されるため、比較的安定した条件で使用される民生用のセンサに比べると使用中の応力変動が大きいという問題がある。
　しかし、本実施例３によれば、発振器の発振周波数の応力依存性を低減することができるので、空気流量を安定して測定可能な空気流量測定装置１４００を提供することができる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば前述した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加、削除、置換をすることが可能である。
　１００　半導体基板
　１０１，１０２　Ｐ型拡散層抵抗素子
　１０３，１０４　Ｎ型拡散層抵抗素子
　１０５　Ｎ型ウェル
　４００，４０１，４０２，４０３　抵抗変化率
　５００，５０１，５０２　抵抗変化率
　６００　金属配線層
　６０１Ａ，６０１Ｂ　コンタクト
　６０２Ａ，６０２Ｂ　拡散層
　６０３　Ｐ型拡散層抵抗素子
　６０４　金属配線層
　６０５　金属配線層
　６０６Ａ，６０６Ｂ　コンタクト
　６０７Ａ，６０７Ｂ　拡散層
　６０８　Ｐ型拡散層抵抗素子
　６０９　電流経路
　６１０　金属配線層
　６１１　領域
　６１２　電流経路
　７００　Ｐ型拡散層抵抗素子
　７０１　Ｎ型ウェル
　７０２　Ｎ型拡散層抵抗素子
　７０３，７０４　領域
　７０５　余白領域
　８００　Ｐ型拡散層抵抗素子
　８０１　Ｎ型ウェル
　８０２　領域
　８０３　Ｎ型拡散層抵抗素子
　８０４　領域
　９００　コンタクト
　９０１　Ｎ型ウェル
　９０２，９０３　コンタクト
　９０４，９０５，９０６　Ｐ型拡散層抵抗素子
　９０７　コンタクト
　９０８　Ｎ型ウェル
　９０９，９１０，９１１　Ｐ型拡散層抵抗素子
　９１２　コンタクト
　９１３，９１４，９１５　金属配線層
　９１６，９１７　コンタクト
　９１８　金属配線層
　９１９　コンタクト
　９２０　金属配線層
　１０００，１００１，１００２　Ｐ型拡散層抵抗素子
　１００３Ａ，１００３Ｂ　拡散層
　１００４Ａ，１００４Ｂ　コンタクト
　１００５，１００６　金属配線層
　１２００　抵抗回路
　１２０１　キャパシタ
　１２０２，１２０３　ＭＯＳトランジスタ
　１３００　Ｎ型拡散層抵抗素子
　１３０１　基板コンタクト
　１３０２　Ｐ型拡散層抵抗素子
　１３０３　Ｎ型ウェル
　１３０４　ウェルコンタクト
　１４００　空気流量測定装置
　１４０１　センサ素子
　１４０２　半導体チップ
　１４０３　ＡＤ変換器
　１４０４　信号処理部
　１４０５　出力回路
　１４０６　発振回路
　１５００　ハウジング
　１５０１　経路
　１５０２　センサ素子
　１５０３　半導体チップ
　１５０４　チップパッケージ
　１５０５　流路
　１５０６　開口部

Claims (13)

  1. 　半導体基板と、
    　前記半導体基板の主面に形成されたＮ型抵抗部と、
    　前記半導体基板の主面に形成され、前記Ｎ型抵抗部と互いに電気的に直列に接続されたＰ型抵抗部と、
    を備え、
    　前記Ｎ型抵抗部は、互いに直角をなすように配置され、かつ、電気的に直列に接続された第１Ｎ型拡散層抵抗素子と第２Ｎ型拡散層抵抗素子とを有し、
    　前記Ｐ型抵抗部は、互いに直角をなすように配置され、かつ、電気的に直列に接続された第１Ｐ型拡散層抵抗素子と第２Ｐ型拡散層抵抗素子とを有し、
    　前記第１Ｎ型拡散層抵抗素子は、ピエゾ抵抗係数に基づいた応力感度が最大となる前記半導体基板の第１結晶方向とは異なる前記半導体基板の第２結晶方向に沿って配置され、
    　前記第１Ｐ型拡散層抵抗素子は、前記第２結晶方向とは異なる方向に沿って配置されている、抵抗回路。
  2. 　請求項１記載の抵抗回路において、
    　前記第１Ｐ型拡散層抵抗素子および前記第２Ｐ型拡散層抵抗素子の抵抗値は、前記第１Ｎ型拡散層抵抗素子および前記第２Ｎ型拡散層抵抗素子のいずれの抵抗値よりも大きい、抵抗回路。
  3. 　請求項１記載の抵抗回路において、
    　前記第２結晶方向は、＜１１０＞方向である、抵抗回路。
  4. 　請求項１記載の抵抗回路において、
    　前記第１Ｐ型拡散層抵抗素子は、前記第２結晶方向と４５度の角度を有する方向に沿って配置されている、抵抗回路。
  5. 　請求項１記載の抵抗回路において、
    　前記第１Ｐ型拡散層抵抗素子は、前記半導体基板にＰ型不純物が導入された半導体領域からなり、
    　前記半導体領域の一方の端部に第１シリサイド領域を介して第１金属配線層が電気的に接続され、
    　前記半導体領域の他方の端部に第２シリサイド領域を介して第２金属配線層が電気的に接続され、
    　前記第１シリサイド領域の前記第２シリサイド領域に対向する一辺は、前記第１Ｐ型拡散層抵抗素子が延伸する方向と直交する方向に沿って設けられ、
    　前記第２シリサイド領域の前記第１シリサイド領域に対向する一辺は、前記第１Ｐ型拡散層抵抗素子が延伸する方向と直交する方向に沿って設けられている、抵抗回路。
  6. 　請求項５記載の抵抗回路において、
    　前記第１シリサイド領域と前記第１金属配線層との間に第１絶縁膜が形成され、
    　前記第２シリサイド領域と前記第２金属配線層との間に第２絶縁膜が形成され、
    　前記第１シリサイド領域の前記第２シリサイド領域に対向する一辺に並行して、前記第１シリサイド領域と前記第１金属配線層とを電気的に接続する複数の第１コンタクトが前記第１絶縁膜に形成され、
    　前記第２シリサイド領域の前記第１シリサイド領域に対向する一辺に並行して、前記第２シリサイド領域と前記第２金属配線層とを電気的に接続する複数の第２コンタクトが前記第２絶縁膜に形成されている、抵抗回路。
  7. 　請求項１記載の抵抗回路において、
    　前記Ｎ型抵抗部と前記Ｐ型抵抗部とは、前記第２結晶方向に交互に配置され、かつ、前記第２結晶方向と直交する方向に交互に配置されている、抵抗回路。
  8. 　請求項１記載の抵抗回路において、
    　前記Ｎ型抵抗部は、さらに、互いに直角をなすように配置され、かつ、電気的に直列に接続された第３Ｎ型拡散層抵抗素子と第４Ｎ型拡散層抵抗素子とを有し、
    　前記Ｐ型抵抗部は、さらに、互いに直角をなすように配置され、かつ、電気的に直列に接続された第３Ｐ型拡散層抵抗素子と第４Ｐ型拡散層抵抗素子とを有し、
    　前記第３Ｎ型拡散層抵抗素子および前記第４Ｎ型拡散層抵抗素子の延伸方向の長さは、前記第１Ｎ型拡散層抵抗素子および前記第２Ｎ拡散層抵抗素子のいずれの延伸方向の長さよりも短く、
    　前記第３Ｐ型拡散層抵抗素子および前記第４Ｐ型拡散層抵抗素子の延伸方向の長さは、前記第１Ｐ型拡散層抵抗素子および前記第２Ｐ型拡散層抵抗素子のいずれの延伸方向の長さよりも短い、抵抗回路。
  9. 　請求項１記載の抵抗回路において、
    　前記半導体基板の主面に形成された第１Ｎ型領域と、
    　前記半導体基板の主面に、前記第１Ｎ型領域と互いに離間して形成された第２Ｎ型領域と、
    を有し、
    　前記第１Ｐ型拡散層抵抗素子は、前記第１Ｎ型領域内に形成され、
    　前記第２Ｐ型拡散層抵抗素子は、前記第２Ｎ型領域内に形成され、
    　前記第１Ｎ型領域は、前記第１Ｎ型拡散層抵抗素子として機能し、
    　前記第２Ｎ型領域は、前記第２Ｎ型拡散層抵抗素子として機能する、抵抗回路。
  10. 　請求項１記載の抵抗回路において、
    　前記第１Ｐ型拡散層抵抗素子は、前記第２結晶方向に互いに離間して設けられた第１部分と第２部分とから構成され、
    　前記第１部分および前記第２部分は、前記第２結晶方向とは異なる方向に沿って配置され、
    　前記第１部分と前記第２部分とは、電気的に並列に接続されている、抵抗回路。
  11. 　請求項１記載の抵抗回路において、
    　前記第１Ｐ型拡散層抵抗素子のアスペクト比は２以上である、抵抗回路。
  12. 　半導体基板と、
    　前記半導体基板の主面に形成されたキャパシタと、
    　前記半導体基板の主面に形成された抵抗回路と、
    を備え、
    　前記キャパシタの容量値と前記抵抗回路の抵抗値によって発振周波数が設定される発振回路であって、
    　前記抵抗回路は、
    　前記半導体基板の主面に形成されたＮ型抵抗部と、
    　前記半導体基板の主面に形成され、前記Ｎ型抵抗部と互いに電気的に直列に接続されたＰ型抵抗部と、
    を備え、
    　前記Ｎ型抵抗部は、互いに直角をなすように配置され、かつ、電気的に直列に接続された第１Ｎ型拡散層抵抗素子と第２Ｎ型拡散層抵抗素子とを有し、
    　前記Ｐ型抵抗部は、互いに直角となるように配置され、かつ、電気的に直列に接続された第１Ｐ型拡散層抵抗素子と第２Ｐ型拡散層抵抗素子とを有し、
    　前記第１Ｎ型拡散層抵抗素子は、ピエゾ抵抗係数に基づいた応力感度が最大となる前記半導体基板の第１結晶方向とは異なる前記半導体基板の第２結晶方向に沿って配置され、
    　前記第１Ｐ型拡散層抵抗素子は、前記第２結晶方向とは異なる方向に沿って配置されている、発振回路。
  13. 　キャパシタの容量値と抵抗回路の抵抗値によって発振周波数が設定される発振回路を備えた半導体チップと、
    　物理量に応じて電気的特性を検出する検出部を備えたセンサ素子と、
    　前記検出部が露出した状態となるように、第１樹脂によって前記半導体チップおよび前記センサ素子を封止するチップパッケージと、
    　前記検出部が露出した状態となるように、第２樹脂によって前記チップパッケージの周囲の一部を封止するハウジングと、
    を有する車載用センサ装置であって、
    　前記発振回路は、
    　半導体基板と、
    　前記半導体基板の主面に形成された前記キャパシタと、
    　前記半導体基板の主面に形成された前記抵抗回路と、
    を備え、
    　前記抵抗回路は、
    　前記半導体基板の主面に形成されたＮ型抵抗部と、
    　前記半導体基板の主面に形成され、前記Ｎ型抵抗部と互いに電気的に直列に接続されたＰ型抵抗部と、
    を備え、
    　前記Ｎ型抵抗部は、互いに直角をなすように配置され、かつ、電気的に直列に接続された第１Ｎ型拡散層抵抗素子と第２Ｎ型拡散層抵抗素子とを有し、
    　前記Ｐ型抵抗部は、互いに直角をなすように配置され、かつ、電気的に直列に接続された第１Ｐ型拡散層抵抗素子と第２Ｐ型拡散層抵抗素子とを有し、
    　前記第１Ｎ型拡散層抵抗素子は、ピエゾ抵抗係数に基づいた応力感度が最大となる前記半導体基板の第１結晶方向とは異なる前記半導体基板の第２結晶方向に沿って配置され、
    　前記第１Ｐ型拡散層抵抗素子は、前記第２結晶方向とは異なる方向に沿って配置されている、車載用センサ装置。
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