JP6080497B2 - 抵抗補正回路、抵抗補正方法、及び半導体装置 - Google Patents

抵抗補正回路、抵抗補正方法、及び半導体装置 Download PDF

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Description

本発明は、抵抗補正回路、抵抗補正方法、及び半導体装置に関する。
半導体装置は、半導体チップを含んでいる。半導体チップには、抵抗素子が設けられる場合がある。半導体装置の特性として所望する特性を得るためには、抵抗素子の抵抗値が所望する値であることが重要である。
例えば、半導体チップには、OCO(On−Chip Oscillator)が設けられる場合がある。OCOは、半導体チップ上に集積された発振回路であり、クロック信号を生成する。このOCOには、発振周波数を決める抵抗素子が設けられている。この抵抗素子の抵抗値が所望する値でない場合、所望する発振周波数を得ることができなくなる。
抵抗素子の抵抗値は、応力に依存する場合がある。関連して、非特許文献1には、ピエゾ抵抗効果により、抵抗に加わった応力によって抵抗率が変化する点が開示されている。また、非特許文献2には、多結晶シリコン薄膜の抵抗値に応力依存性が存在する点が開示されている。
また、発振回路に関連して、特許文献1には、補正回路が開示されている。この補正回路は、発振回路と、発振回路の発振周波数を計数して発振周波数を一定とするための所定の制御信号を生成する論理回路とを有する。補正回路は、制御信号に従い、発振回路及び補正対象回路それぞれの素子の素子値を可変することで発振回路及び補正対象回路の特性値を制御する。
特開平10−322196
フジクラ半導体圧力センサ 動作原理と用語 2012年10月31日(http://www.fujikura.co.jp/products/electronic/sensor/data/technical_note.pdf#search=‘フジクラ%20半導体圧力せんさ9’) 熊本大学学術リポジトリ;中林正和 多結晶シリコン薄膜抵抗に対する外部環境の影響に関する研究;Mechanical stress of the electrical performance of polycrystalline−silicon resistor, Journal of Materials Research, Vol.16(2001)pp.2579−2582
半導体装置の製造過程では、パッケージ組立工程において、半導体チップが、モールド樹脂によって封止される。封止時には、モールド樹脂に熱が加えられ、モールド樹脂が熱収縮する。熱収縮により、半導体チップに圧縮応力が生じる。その結果、抵抗の受ける応力が変化し、半導体チップに設けられた抵抗素子の抵抗値が、変化する場合がある。また、半導体装置の製造工程には、リフロー工程などが含まれる。これらの工程においても、半導体チップに応力が変化し、抵抗素子の抵抗値が変化する場合がある。尚、抵抗素子がポリシリコン層である場合、応力によるピエゾ抵抗効果により、抵抗値が変化する。一方、抵抗素子が窒化チタンなどの金属素子である場合、応力の変化よって抵抗素子の形状が変化し、抵抗値が変化する。
応力の変化による抵抗値の変化を抑制するため、抵抗素子を、応力の変化が小さい場所に配置することが考えられる。しかしながら、この手法では、レイアウト及び抵抗素子の向きなどの観点から、制約が大きくなってしまう。
非特許文献1及び2には、応力によって抵抗値が変化する点については開示されているものの、応力の変化よる抵抗値の変化を抑制する点については、開示がない。また、特許文献1には、応力の変化よる抵抗値の変化について、記載がない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明かになるであろう。
一実施形態による抵抗補正回路は、応力と抵抗値との関係が第1関係である、第1抵抗素子と、応力と抵抗値との関係が第2関係である、第2抵抗素子と、補正対象抵抗素子の抵抗値を制御する制御回路とを有する。前記制御回路は、前記第1抵抗素子の抵抗値r1と、前記第2抵抗素子の抵抗値r2との差を検出する、検出回路と、前記検出回路による検出結果に基づいて、前記補正対象抵抗素子の抵抗値を補正する、補正回路とを備える。
上記一実施形態によれば、応力の変化による抵抗値の変化を補正することができる。
図1は、第1の実施形態に係る半導体装置を示す概略図である。 図2は、OCO及び抵抗補正回路を示す回路図である。 図3Aは、各抵抗素子の応力と抵抗値との関係を示す図である。 図3Bは、各抵抗素子の応力と抵抗値との関係を示す図である。 図4は、抵抗値の変動率が応力に反比例する場合の動作を示す概念図である。 図5は、第1抵抗素子乃至第4抵抗素子、及び補正対象抵抗素子の配置の一例を示す図である。 図6は、各抵抗素子の配置の他の一例を示す図である。 図7は、補正回路、補正対象抵抗素子、及び第1抵抗素子の一例を示す回路図である。 図8は、第2の実施形態に係るOCOを示す回路図である。 図9は、第2の実施形態に係るOCOの動作方法を示すタイミングチャートである。
以下に、図面を参照しつつ、実施形態について説明する。
(第1の実施形態)
図1は、本実施形態に係る半導体装置1を示す概略図である。
図1に示されるように、半導体装置1は、半導体チップ7を有している。半導体チップ7には、CPU4、フラッシュメモリ2、RAM3、及びOCO5が設けられている。OCO5は、クロック信号を生成し、CPU4、RAM3、及びフラッシュメモリ2に供給する。CPU4、RAM3、及びフラッシュメモリ2は、クロック信号に基づいて動作する。尚、図示していないが、半導体チップ7は、モールド樹脂により封止されている。
半導体チップ7上に発振回路(OCO5)が設けられていることにより、半導体装置1の外部にクロック源(水晶発振子、セラミック発振子等)を配置する必要がなくなる。その結果、半導体装置1が実装されるプリント基板の大幅な低面積化が可能となる。また、外部にクロック源を実装する必要がないため、クロック源の実装時における実装不良が発生せず、半導体装置1を用いるシステムの耐久性が向上する。
一方で、OCO5の出力周波数は、OCO5に設けられた抵抗素子の抵抗値によって決定される。既述のように、抵抗素子の抵抗値は、組立工程等において生じる応力の変化により、変動する。抵抗値の変動により、OCO5の出力周波数も、変動する。その結果、クロック信号の周波数精度が、損なわれる。そこで、本実施形態では、半導体チップ7に、抵抗補正回路15が設けられている。抵抗補正回路15は、OCO5に設けられた補正対象抵抗素子Rtの抵抗値を補正する機能を有している。
以下に、OCO5及び抵抗補正回路15の構成について、詳細に説明する。図2は、OCO5及び抵抗補正回路15を示す回路図である。
まず、OCO5について説明する。
OCO5は、基準電圧発生回路8、電流出力回路9、周波数電圧変換回路10(FVC)、積分回路31、電圧制御発振回路13、及び制御回路14を備えている。基準電圧発生回路8は、参照電圧VREFI及び参照電圧VREFCを生成する。参照電圧VREFIは、温度による発振周波数の変動を抑制する為に用いられる。電流出力回路9は、参照電圧VREFIを、基準電流Iconstに変換し、周波数電圧変換回路10(FVC)に供給する。周波数電圧変換回路10は、図示しない容量を備えている。周波数電圧変換回路10は、基準電流Iconstにより、容量を充電する。その容量の電圧VSIGは、積分回路31に供給される。積分回路31は、オペアンプ11及び容量12を有している。オペアンプ11の正(+)入力端は、参照電圧VREFCが印加されるように、基準電圧発生回路8に接続されている。オペアンプ11の負(−)入力端は、電圧VSIGが印加されるように、周波数電圧変換回路10に接続されている。容量12は、一端でオペアンプ11の出力端に接続され、他端で周波数電圧変換回路10に接続されている。積分回路31は、電圧VSIG及び参照電圧VREFCに基づいて、制御電圧VCNTを生成する。電圧制御発振回路13は、制御電圧VCNTに基づいて、出力信号Foutを生成する。出力信号Foutは、クロック信号として、既述のように、CPUなどに供給される。制御回路14は、出力信号Foutに基づいて、周波数電圧変換回路10を制御する為の制御信号を生成し、周波数電圧変換回路10に供給する。
ここで、電流出力回路9は、オペアンプ17、トランジスタT1、トランジスタT2、及び可変抵抗素子Rt(補正対象抵抗素子Rt)を備えている。トランジスタT1は、電源VDD(第1電源)とノードcとの間の電気的接続を切り換えるように配置されている。トランジスタT2は、電源VDDと周波数電圧変換回路10との間の電気的接続を切り換えるように、配置されている。補正対象抵抗素子Rtは、ノードcと、第2電源(GND)との間の電気的接続を切り換えるように、配置されている。オペアンプ17の負(−)入力端は、参照電圧VREFIが供給されるように、基準電圧発生回路8に接続されている。オペアンプ17の正(+)入力端は、ノードcに接続されている。オペアンプ17の出力端は、トランジスタT1のゲート及びトランジスタT2のゲートに接続されている。
電流出力回路9では、トランジスタT2を介して流れる電流が、基準電流Iconstとして、周波数電圧変換回路10に供給される。この基準電流Iconstの大きさは、補正対象抵抗素子Rtの抵抗値に応じて変化する。基準電流Iconstの大きさは、周波数電圧変換回路10の制御電圧VSIG、及び積分回路31の出力電圧VCNT、及び電圧制御発振回路13の出力信号Foutに影響を与える。すなわち、補正対象抵抗素子Rtの抵抗値が、クロック信号の周波数に影響を与える。具体的には、出力信号Foutの発振周波数Fは、下記数式1により、表される。
(数式1):F=VREFI/(VREFC×Rt×C)
尚、上式1中、Cは、周波数電圧変換回路10に含まれる容量値を示し、Rtは、補正対象抵抗素子Rtの抵抗値を示す。上記式1より、発振周波数Fと、補正対象抵抗素子Rtの抵抗値との間には、反比例の関係があることが理解される。すなわち、補正対象抵抗素子Rtの抵抗値が変動すれば、出力周波数の精度が低下する。
次いで、抵抗補正回路15について説明する。
抵抗補正回路15は、上述のように、補正対象抵抗素子Rtの抵抗値を補正する機能を有している。抵抗補正回路15は、図2に示されるように、補正部40、第1抵抗素子R1、第2抵抗素子R2、第3抵抗素子R3、及び第4抵抗素子R4を備えている。
第1抵抗素子R1は、可変抵抗である。第1抵抗素子R1は、第2電源GNDとノードa(第1ノード)との間に設けられている。第2抵抗素子R2は、第1電源VDDとノードaとの間に設けられている。第3抵抗素子R3は、第1電源VDDとノードb(第2ノード)との間に設けられている。第4ノードR4は、ノードbと第2電源GNDとの間に設けられている。
ここで、各抵抗素子(R1〜R4、Rt)の抵抗値と応力との関係について説明する。図3Aは、各抵抗素子の応力と抵抗値との関係を示す図である。図3Aに示されるように、本実施形態では、各抵抗素子の抵抗値は、応力の大きさに比例するものとする。第1抵抗素子R1における応力と抵抗値との関係が、第1関係として定義される。また、第2抵抗素子R2における応力と抵抗値との関係が、第2関係として定義される。第1関係と第2関係とは、異なっている。また、第3抵抗素子R3及び第4抵抗素子R4は、第2抵抗素子R2と同一の構造、形状を有しており、第2抵抗素子R2の抵抗値と同一の抵抗値を示す。
第1抵抗素子R1と第2抵抗素子R2とは、加えられた応力の大きさが基準値(0)である場合に、抵抗値が等しくなるように、設定される。尚、基準値とは、補正対象抵抗素子Rtの抵抗値が目標値rtとなるときの応力である。目標値rtとは、出力信号Foutの周波数が目標周波数となるときの補正対象抵抗素子Rtの抵抗値である。具体的には、半導体チップ7の製造後、組立工程の前に、トリミングが行なわれる。トリミングにより、出力信号Foutの周波数が目標周波数になるように、補正対象抵抗素子Rtの抵抗値が調整される。また、トリミング時に、第1抵抗素子R1の抵抗値が、第2乃至第4抵抗素子(R2、R3、R4)の抵抗値と等しくなるように、調整される。
ここで、図3Aに示されるように、第1抵抗素子R1の抵抗値の応力に対する変動率は、ΔR1である。変動率は、基準時における抵抗値に対する、単位応力あたりの抵抗値の変動量の割合である。例えば、ΔR1が2%である場合について考える。更に、第1抵抗素子R1に、基準値から単位応力だけ異なる応力が加えられたと仮定する。この場合、第1抵抗素子R1の抵抗値は、基準値r0から、基準値r0の2%だけ変動することになる。
ここで、ΔR1は、補正対象抵抗素子Rtの抵抗値の応力に対する変動率ΔRtと、等しい。一方、第2抵抗素子R2の抵抗値の応力に対する変動率ΔR2は、ΔR1とは異なっている。
尚、抵抗値と応力との間の関係は、抵抗素子の形状や材質等によって変化する。従って、第1抵抗素子R1と第2抵抗素子R2との間で、抵抗素子の形状や材質等が異なっていれば、ΔR1として、ΔR2とは異なる値を得ることができる。
続いて、補正部40(図2参照)について説明する。補正部40は、第1抵抗素子R1と第2抵抗素子R2との間の抵抗値の差を検出し、検出結果に基づいて、補正対象抵抗素子Rtの抵抗値を、目標値rtになるように補正する機能を有している。図3Aに示したように、各抵抗素子において、抵抗値は応力に比例する。そのため、第1抵抗素子R1の抵抗値と第2抵抗素子R2の抵抗値との間の差を求めることができれば、第1抵抗素子R1の抵抗値が基準時における値r0からどれだけ変動しているかを求めることができる。更に、ΔR1はΔRtと等しいため、補正対象抵抗素子Rtについても、目標値rtからどれだけ変動しているのかを知ることができる。これにより、補正対象抵抗素子Rtの抵抗値を、目標値rtになるように補正することができる。
以下、補正部40の構成について詳述する。図2に示されるように、補正部40は、比較回路18、補正回路19、及びレジスタ20を備えている。
比較回路18は、第1抵抗素子R1の抵抗値と第2抵抗素子R2の抵抗値を比較するように構成されている。比較回路18は、ノードaの電位Vaと及びノードbの電位Vbとを比較することにより、第1抵抗素子R1の抵抗値と第2抵抗素子R2の抵抗値とを比較する。比較結果は、補正回路19に通知される。
補正回路19は、比較回路18による比較結果に基づいて、第1抵抗素子R1の抵抗値を、第2抵抗素子R2の抵抗値に一致するように補正する機能を有している。また、補正回路19は、第1抵抗素子R1の抵抗値を補正する際に、補正対象抵抗素子Rtの抵抗値も補正する。補正回路19は、補正対象抵抗素子Rtの抵抗値を、第1抵抗素子R1の抵抗値の補正量X1に応じた量だけ、補正する。
具体的には、補正回路19は、以下のようにして、第1抵抗素子R1の抵抗値を補正する。第1電源VDDの電位がVrであり、第2電源GNDの電位が0である場合、ノードbの電位Vbは、Vr/2になる。一方、ノードaの電位Vaは、下記式2により、表される。
(数式2):Va=R1/(R2+R1)×Vr=R1/(R2+R1)×2Vb
Va=Vbとなる条件は、R1=R2である。これを利用し、補正回路19は、Va>Vbのときに、第1抵抗素子R1の抵抗値を増加させ、Va<Vbのときに第1抵抗素子R1の抵抗値を減少させる。
具体的には、補正回路19は、第1抵抗素子R1の抵抗値が、第2抵抗素子R2の抵抗値に一致するまで(ノードaとノードbの電位が等しくなるまで)、補正サイクルを繰り返す。各補正サイクルにおいて、補正回路19は、第1抵抗素子の抵抗値を、予め定められたパラメータCNTR1(後述)により示される補正量だけ、増加又は減少させる。また、補正回路19は、第1抵抗素子R1の抵抗値を補正する際に、補正対象抵抗素子Rtの抵抗値も、パラメータCNTRt(後述)により示される補正量だけ、増加又は減少させる。
レジスタ20には、予め、パラメータCNTR1及びパラメータCNTRtを示す情報が格納されている。
パラメータCNTR1は、上述のように、1回の補正サイクルにおける第1抵抗素子R1の補正量を示す。パラメータCNTRtは、1回の補正サイクルにおける補正対象抵抗素子Rtの補正量を示す。
パラメータCNTR1は、補正時の精度等を考慮して決められる。すなわち、各補正サイクルにおける第1抵抗素子R1の補正量が小さければ、高精度に補正を行うことが可能になる。逆に、各補正サイクルにおける第1抵抗素子R1の補正量が大きければ、短時間で、補正動作を完了することができる。
一方、パラメータCNTRtは、第1抵抗素子R1の補正量X1と補正対象抵抗素子Rtの補正量Xtとが、下記数式3を満たすように、決められている。
(数式3):X1:Xt=1:ΔR1/(ΔR1−ΔR2)
図3Aに示されるように、ΔR1とΔR2との比は、一定である。そのため、ΔR1/(ΔR1−ΔR2)は、応力とは関係なく、一定値になる。従って、パラメータCNTRtは、パラメータCNTR1の決定後、実測結果やシミュレーション等により、決めることができる。パラメータCNTR1及びパラメータCNTRtは、ROM及びヒューズなどに格納されており、半導体装置1の起動時に、レジスタ20に書き込まれる。
続いて、本実施形態に係る抵抗補正回路15の動作方法について説明する。図3Aに示したように、トリミング時において、補正対象抵抗素子Rtの抵抗値が目標値rtになるように、調整される。また、第1抵抗素子R1の抵抗値が、第2抵抗素子R2の抵抗値と等しくなるように、調整される。すなわち、第1抵抗素子R1の抵抗値及び第2抵抗素子R2の抵抗値は、r0になる。
ここで、トリミング後に、半導体チップ7に加わる応力が変化したとする。応力が変化した場合、補正回路19が、補正サイクルを繰り返す。その結果、第1抵抗素子R1の抵抗値が、第2抵抗素子R2の抵抗値に一致させられる。このとき、第1抵抗素子R1の補正量X1は、第1抵抗素子R1の抵抗値と第2抵抗素子R2の抵抗値との間の差である。また、補正回路19は、補正対象抵抗素子Rtの抵抗値を、補正量Xtだけ補正する。既述の式3より、補正対象抵抗素子Rtの補正量Xtは、下記式4で表される。
(数式4):Xt=X1×ΔR1/(ΔR1−ΔR2)
上式4に従って補正対象抵抗素子Rtの補正量Xtが決められることにより、補正対象抵抗素子Rtの抵抗値が、目標値rtになるように、補正される。この点について、以下に説明する。
一例として、図3Bに示されるように、第1抵抗素子R1がr0から2%変動し、第2抵抗素子R2の抵抗値がr0から1%変動した場合について考える。このとき、補正対象抵抗素子Rtは、第1抵抗素子R1と同様に、目標値rtから2%だけ変動しているはずである。第1抵抗素子R1が変動することにより、補正回路19により、第1抵抗素子R1の抵抗値が、第2抵抗素子R2に一致するように補正される。第1抵抗素子R1の補正量X1は、「2%−1%」より、1%である。一方、補正対象抵抗素子Rtの補正量Xtは、上式4より、1%×ΔR1/(ΔR1−ΔR2)となる。ここで、図3Aに示されるように、ΔR1/(ΔR1−ΔR2)は、応力によらず、一定値である。すなわち、ΔR1/(ΔR1−ΔR2)は、2%/(2%−1%)=2である。従って、補正量Xtは、2%となる。すなわち、補正対象抵抗素子Rtは、2%だけ補正されることになる。これにより、図3Bに示されるように、補正対象抵抗素子Rtの抵抗値は、目標値rtになるように補正され、応力の変化による抵抗値の変動が相殺される。
上述の点について、以下、より詳細に説明する。
補正対象抵抗素子Rtの応力σによる抵抗値の変動率がΔRtであるものとする。第1抵抗素子R1の応力による抵抗値の変動率がΔR1であるものとする。第2抵抗素子R2の応力による抵抗値の変動率がΔR2であるものとする。また、応力の大きさが基準値である場合に、第1抵抗素子R1及び第2抵抗素子R2の抵抗値が、r0であるものとする。応力の大きさが基準値である場合に、補正対象抵抗素子Rtの抵抗値が、rtであるものとする。このとき、補正後の第1抵抗素子R1の抵抗値R1、補正後の第2抵抗素子R2の抵抗値R2、及び補正後の補正対象抵抗素子Rtの抵抗値Rtは、それぞれ、下記式5乃至7により表される。
(数式5):R2=(1+ΔR2×σ)×r0
(数式6):R1=(1+ΔR1×σ)×r0×(1+X1)
(数式7):Rt=(1+ΔRt×σ)×rt×(1+Xt)
補正回路19により、R1=R2となるので、上式5及び6より、下記式8乃至10が成り立つ。
(数式8):(1+Δ2×σ)×r0=(1+ΔR1×σ)×r0×(1+X1)
(数式9):1+X1=(1+ΔR2×σ)/(1+ΔR1×σ)
(数式10):X1={(1+ΔR2×σ)−(1+ΔR1×σ)}/(1+ΔR1×σ)=(ΔR2−ΔR1)×σ/(1+ΔR1×σ)
上式10により、第1抵抗素子R1の補正量X1が決まる。次に、第1抵抗素子R1と補正対象抵抗素子Rtとの間において、応力による抵抗値の変動率は同じ(ΔR1=ΔRt)である。従って、上式3、7、10より、補正対象抵抗素子Rtの抵抗値Rtは、下記式11により表される。
(数式11):Rt=(1+ΔR1×σ)×rt×{1+ΔR1/(ΔR1−ΔR2)×X1}
=(1+ΔR1×σ)×rt×{1+ΔR1/(ΔR1−ΔR2)×(ΔR2−ΔR1)×σ/(1+ΔR1×σ)
=rt×(1+ΔR1×σ)×{1−ΔR1×σ/(1+ΔR1×σ)}
=rt×(1+ΔR1×σ)×(1+ΔR1×σ−ΔR1×σ)/(1+ΔR1×σ)
=rt
上式11より、補正対象抵抗素子Rtの抵抗値は、目標値rtになり、応力σの影響を受けないことが理解される。
以上説明したように、本実施形態によれば、第1抵抗素子R1及び第2抵抗素子R2が設けられている。そして、第1抵抗素子R1と第2抵抗素子R2との間において、応力と抵抗値との間の関係が、異なっている。第1抵抗素子R1の変動率ΔR1と、第2抵抗素子R2の変動率ΔR2との比(ΔR1:ΔR2)は、応力によらず、一定である。従って、ΔR1/(ΔR1−ΔR2)も、応力によらず、一定になる。この関係を利用し、補正部40が、第1抵抗素子R1の抵抗値と第2抵抗素子R2の抵抗値との間の差を検出し、検出結果に基づいて、補正対象抵抗素子Rtの抵抗値を、目標値rtになるように補正する。これにより、応力による補正対象抵抗素子Rtの抵抗値の変動を、抑制することが可能になる。
尚、本実施形態では、図3A及び図3Bに示されるように、各抵抗素子の抵抗値が応力に比例する場合について説明した。但し、抵抗素子の抵抗値は、応力に反比例する場合もある。例えば、非特許文献1には、多結晶シリコンによる抵抗素子の場合に、応力σと抵抗値Rとの間に、下記式12で示される関係が成り立つことが報告されている。
(数式12):σ=EsDs/6Df(1−Vs)R
尚、上式12において、Esはシリコン基板のヤング率を示し、Efは多結晶シリコン薄膜のヤング率を示し、Dfは多結晶シリコン薄膜の厚みを示し、Dsはシリコン基板の厚みを示し、Vsはシリコン基板のポアソン比を示す。
抵抗値の変動率が応力に反比例する場合であっても、第1抵抗素子R1の抵抗値の変動率と、第2抵抗素子R2の抵抗値の変動率との比は、応力によらず、一定になる。従って、本実施形態を適用することが可能である。図4は、抵抗値の変動率が応力に反比例する場合の動作を示す概念図である。図4に示されるように、応力により、補正対象抵抗素子Rtの抵抗値が、目標値rtに対して、1%だけずれたとする。このとき、第1抵抗素子R1の抵抗値も、基準時における抵抗値r0に対して、1%だけ、変動していることになる。一方、第2抵抗素子R2の抵抗値は、基準時における抵抗値rtに対して、0.5%だけ変動しているものとする。この場合、第1抵抗素子R1の抵抗値は、第2抵抗素子R2の抵抗値に一致するように、0.5%(=1%−0.5%)だけ、補正される。同時に、補正対象抵抗素子Rtの抵抗値も、既述の式4に従って、1%だけ、補正される。その結果、補正対象抵抗素子Rtの抵抗値が、目標値rtになるように、補正される。
また、本実施形態では、補正部40が、比較回路18を有している場合について説明した。そして、補正回路19が、比較回路18の比較結果に基づいて、第1抵抗素子R1の抵抗値を、第2抵抗素子R2の抵抗値に一致するまで変化させる場合について説明した。但し、第1抵抗素子R1と第2抵抗素子R2との間の抵抗値の差が検出できれば、必ずしも、比較回路18が用いられる必要はない。例えば、補正部40が、アナログ−デジタルコンバータ等を用いることにより、ノードaとノードbとの間の電位差を検出し、これによって、第1抵抗素子R1の抵抗値と第2抵抗素子R2の抵抗値との差をしてもよい。そして、補正回路19が、アナログ−デジタルコンバータ等の検出結果に基づいて、補正対象抵抗素子Rtの抵抗値が目標値rtになるように、補正対象抵抗素子Rtの抵抗値の補正量Xtを決定してもよい。
続いて、各抵抗素子の配置について説明する。本実施形態では、第1抵抗素子R1、第2抵抗素子R2、及び補正対象抵抗素子Rtに対して、同じ大きさの応力が加わっていることが重要である。また、第1抵抗素子R1乃至第4抵抗素子R4、及び補正対象抵抗素子Rtに対して、同じ大きさの応力が加わっていることが好ましい。ここで、これらの抵抗素子を別々の位置に配置した場合には、抵抗素子間において、応力の大きさに違いが生じやすい。そこで、好ましくは、第1抵抗素子R1、第2抵抗素子R2、及び補正対象抵抗素子Rtが、コモンセントロイド配置になるように、配置される。すなわち、第1抵抗素子R1、第2抵抗素子R2、及び補正対象抵抗素子Rtは、重心が同じになるように配置される。また、より好ましくは、第1抵抗素子R1乃至第4抵抗素子R4、及び補正対象抵抗素子Rtが、コモンセントロイド配置になるように、配置される。
図5は、第1抵抗素子R1乃至第4抵抗素子R4、及び補正対象抵抗素子Rtの配置の一例を示す図である。図5に示されるように、第1方向及び第2方向が定義されている。第1方向と第2方向とは、直交している。図5に示される例において、各抵抗素子は、直列に接続された複数の抵抗素子要素を備えている。第1抵抗素子R1及び補正対象抵抗素子Rtは、それぞれ、複数の抵抗素子要素Aを備えている。一方、第2抵抗素子R2乃至第4抵抗素子R4は、それぞれ、複数の抵抗素子要素Bを備えている。尚、複数の抵抗素子要素Aは、同一構造であり、複数の抵抗素子要素Bも、同一構造である。但し、各抵抗素子要素Aと各抵抗素子要素Bとは、構造が異なっている。複数の抵抗素子要素Aと、複数の抵抗素子要素Bとは、第1方向において交互となり、第2方向においても交互となるように配置されている。尚、各抵抗素子において、複数の抵抗素子要素間は、配線により接続されている。図5に示される配線は、複数の抵抗素子要素間の接続関係を表すものであり、具体的な配置を示すものではない。
図5に示されるレイアウトを採用することにより、第1抵抗素子R1乃至第4抵抗素子R4、及び補正対象抵抗素子Rtを、重心が同じになるように配置することができる。その結果、第1抵抗素子R1乃至第4抵抗素子R4、及び補正対象抵抗素子Rtを、加えられる応力が同じになるように配置しやすくなり、より正確に補正対象抵抗素子Rtの抵抗値を補正することが可能になる。
一方、図6は、各抵抗素子の配置の他の一例を示す図である。図6に示される例においても、第1方向及び第2方向が定義されている。第1方向と第2方向とは、直交している。第1抵抗素子R1及び補正対象抵抗素子Rtは、それぞれ、直列に接続された複数の抵抗グループA(第1抵抗グループ)を備えている。各抵抗グループAは、第1方向に沿って並ぶ2つの抵抗素子要素Aを備えている。各抵抗グループAに含まれる2つの抵抗素子要素Aは、配線を介して電気的に接続されている。一方、第2抵抗素子R2乃至第4抵抗素子R4は、それぞれ、直列に接続された複数の抵抗グループB(第2抵抗グループ)を備えている。各抵抗グループBも、各抵抗グループAと同様に、第1方向に沿って並ぶ2つの抵抗素子要素Bを備えている。この2つの抵抗素子要素Bは、配線を介して電気的に接続されている。ここで、複数の抵抗グループAと、複数の抵抗グループBとは、第1方向において交互になり、かつ、第2方向においても交互になるように、配置されている。
図6に示されるようなレイアウトを採用することにより、配線が交差する部分を減らすことができる。すなわち、図5に示した例では、2つの抵抗素子要素間を接続する配線が、他の2つの抵抗素子要素間を接続する配線と、交差する。そのため、少なくとも2つの配線層を準備し、各配線層の大部分に配線を配置しなければならない。これに対し、図6に示されるレイアウトを用いれば、2つの抵抗素子要素間を接続する配線は、必ずしも、他の2つの抵抗素子要素間を接続する配線と交差しない。配線の交差部分の数を減らすことができるため、配線の大部分を一つの配線層内に配置され、レイアウト効率の向上や配線抵抗による抵抗値の誤差の低減が可能になる。
続いて、補正回路19、補正対象抵抗素子Rt、及び第1抵抗素子R1の構成について、詳細に説明する。図7は、補正回路19、補正対象抵抗素子Rt、及び第1抵抗素子R1の一例を示す回路図である。
まず、補正対象抵抗素子Rtの構成について説明する。図7に示されるように、補正対象抵抗素子Rtは、複数のトランジスタ28、複数のノードN(N−1〜N−x)、及び複数の抵抗素子要素27を備えている。隣接する2つのノードNの間は、1つ以上の抵抗素子要素27により、直列又は並列に接続されている。複数のトランジスタ28の各々は、隣接する2つのノードNの間の電気的接続を切り換えるように、配置されている。このような構成によれば、各トランジスタ28のオン/オフを切り換えることにより、複数のノードの一端(ノードN−1)と他端(ノードN−x)との間の抵抗値が変化する。
尚、第1抵抗素子R1も、補正対象抵抗素子Rtと同様の構成を有している。すなわち、第1抵抗素子R1も、複数のトランジスタ28、複数のノードN(N−1〜N−x)、及び複数の抵抗素子要素27を備えている。各トランジスタ28のオン/オフを切り換えることにより、複数のノードの一端(ノードN−1)と他端(ノードN−x)との間の抵抗値が変化する。すなわち、第1抵抗素子R1の抵抗値が変化する。
続いて、補正回路19の構成について説明する。補正回路19は、乗算器22、乗算器21、加減算器23、加減算器24、フリップフロップ回路25及びフリップフロップ回路26を備えている。
乗算器21は、レジスタから、パラメータCNTRtを示す制御信号CNTRtを取得する。また、乗算器21は、比較回路18から、電位Vaと電位Vbとの比較結果を示す信号を取得する。乗算器21は、Va>Vbのときに、パラメータCNTRtに「+1」を乗算し、Va<VbのときにパラメータCNTRtに「−1」を乗算する。乗算結果は、乗算結果信号として、加減算器23に供給される。加減算器23は、フリップフロップ回路25が保持している値を示す保持信号と、乗算結果信号とを取得し、フリップフロップ回路25の保持値に、乗算結果を加算又は減算する。加算又は減算結果は、フリップフロップ回路25に供給される。フリップフロップ回路25は、加減算器23の加減算結果を示す値を保持する。フリップフロップ回路25は、補正対象抵抗素子Rtの抵抗値が保持値に対応した値になるように、補正対象抵抗素子Rtに含まれる複数のトランジスタ28のゲートに接続されている。
乗算器22、加減算器24、及びフリップフロップ回路26の構成は、乗算器21、加減算器23、及びフリップフロップ回路25の構成と同様である。すなわち、乗算器22は、レジスタから、パラメータCNTR1を示す制御信号CNTR1を取得する。また、乗算器22は、比較回路18から、電位Vaと電位Vbとの比較結果を示す信号を取得する。乗算器22は、Va>Vbのときに、パラメータCNTR1に「+1」を乗算し、Va<VbのときにパラメータCNTR1に「−1」を乗算する。乗算結果は、乗算結果信号として、加減算器24に供給される。加減算器24は、フリップフロップ回路26が保持している値を示す保持信号と、乗算結果信号とを取得し、フリップフロップ回路26の保持値に、乗算結果を加算又は減算する。加算又は減算結果は、フリップフロップ回路26に供給される。フリップフロップ回路26は、加減算器24の加減算結果を示す値を保持する。フリップフロップ回路26は、第1抵抗素子R1の抵抗値がフリップフロップ回路26の保持値に対応した値になるように、第1抵抗素子R1に含まれる複数のトランジスタ28のゲートに接続されている。
上述のような構成によれば、各補正サイクルにおいて、Va<Vbの場合に、第1抵抗素子R1の抵抗値がパラメータCNTR1に対応する値だけ、増加する。また、補正対象抵抗素子Rtの抵抗値も、パラメータCNTRtに対応する値だけ、増加する。一方、Va>Vbの場合に、第1抵抗素子R1の抵抗値がパラメータCNTR1に対応する値だけ、減少する。また、補正対象抵抗素子Rtの抵抗値も、パラメータCNTRtに対応する値だけ、減少する。これにより、Va=Vbになるまで、補正動作が繰り返される。
(第2の実施形態)
続いて、第2の実施形態について説明する。図8は、本実施形態に係るOCO5を示す回路図である。本実施形態では、抵抗補正回路15が、リラクゼーション型のOCO5に適用される場合について説明する。
図8に示されるように、本実施形態では、第1の実施形態(図2参照)における周波数電圧変換回路10、積分回路31、制御回路14、電圧制御発振回路13が、省略されている。代わりに、トランジスタT3、T4、T5、スイッチ回路S1、S2、容量C、コンパレータ29−1、29−2、及びRSフリップフロップ回路30が設けられている。また、基準電圧発生回路8は、参照電圧VREFCの変わりに、基準電圧Vhigh及びVlowを正生成する。その他の点については、第1の実施形態と同様の構成を採用することができるので、詳細な説明は省略する。
トランジスタT3は、第1電源VDDとスイッチ回路S1との間に設けられている。スイッチ回路S1は、トランジスタT3とノードDとの間に設けられている。スイッチ回路S2は、ノードDとトランジスタT5との間に設けられている。トランジスタT5は、スイッチ回路S2と第2電源GNDとの間に設けられている。トランジスタT4は、トランジスタT2と第2電源GNDとの間に設けられている。トランジスタT4のゲートは、トランジスタT5のゲート、及びトランジスタT4のドレインに接続されている。容量Cは、一端でノードDに接続され、他端で接地されている。コンパレータ29−1は、負(−)入力端で、電圧Vhighが供給されるように、基準電圧発生回路8に接続されている。また、コンパレータ29−1の正(+)入力端は、ノードDに接続されている。コンパレータ29−1の出力端は、RSフリップフロップ回路30のセット入力端(S)に接続されている。コンパレータ29−2は、正(+)入力端で、電圧Vlowが供給されるように、基準電圧発生回路8に接続されている。また、コンパレータ29−2の負(−)入力端は、ノードDに接続されている。コンパレータ29−2の出力端は、RSフリップフロップ回路30のリセット入力端(R)に接続されている。RSフリップフロップ回路の出力(Q)からは、出力信号Foutが出力される。尚、スイッチ回路S1のオン/オフは、出力信号Foutにより、切り換えられる。また、RSフリップフロップ回路の反転出力端は、スイッチ回路S2に接続されており、スイッチ回路S2のオン/オフは、RSフリップフロップ回路の反転出力端からの出力信号により、切り換えられる。
図9は、本実施形態に係るOCO5の動作方法を示すタイミングチャートである。図9において、横軸は時刻であり、縦軸は電圧である。図9には、参照電圧Vhigh、Vlow、及びノードDの電圧Voscの波形が示されている。本実施形態において、スイッチ回路S1がオンである場合、スイッチ回路S2はオフになる。この場合、充電モードとなり、容量Cが、第1電源VDDからスイッチ回路S1を介して流れる基準電流I1により、充電される。電圧Voscが基準電圧Vhighを超えると、コンパレータ29−1がRSフリップフロップ回路30をセットし、放電が行なわれる。実際には、電圧Voscが基準電圧Vhighを超えてから、遅延時間tdの経過後に、RSフリップフロップ回路30の出力Qが切り替わる。放電時には、容量Cが基準電流I2により放電する。電圧Voscが基準電圧Vlowを下回ると、遅延時間tdの経過後に、RSフリップフロップ回路30がリセットされる。これにより、再び充電が行なわれる。
ここで、出力信号Foutの発振周期Tは、充電時間t1、放電時間t2、及び遅延時間tdを用いて、下記式13により表される。また、充電時間t1、充電時間t2、及び基準電流I1は、下記式14、15、及び16により、表される。
(数式13):T=t1+t2+2×td
(数式14):t1=C/I1×(Vhigh−Vlow)
(数式15):t2=C/I2×(Vhigh−Vlow)
(数式16):I1=VrefI/R
ここで、基準電流I1と基準電流I2は、カレントミラーとなるため、等しい。従って、発振周波数Fは下記式17により表される。
(数式17):F=1/T=1/(2RtC×(Vhigh−Vlow)/VrefI+2×td)
上式17より、本実施形態においても、発振周波数Fは、補正対象抵抗素子Rtの抵抗値に依存する。従って、抵抗補正回路15を用いて、補正対象抵抗素子Rtの抵抗値を補正することにより、応力による発振周波数の変動を抑制することが可能になる。
以上、本実施形態によれば、リラクゼーション型のOCO5に補正対象抵抗素子Rtが含まれている場合であっても、抵抗補正回路15を用いて、応力の変化による抵抗値の変動を抑制することができる。
また、本実施形態ではリラクゼーション型のOCO5に補正対象抵抗素子Rtが含まれている場合について説明したが、補正対象抵抗素子Rtは、必ずしも、OCO5に含まれている必要はない。例えば、半導体チップ7には、温度センサなどが設けられる場合がある。この温度センサにも、可変抵抗が設けられる場合がある。そのような可変抵抗の抵抗値が応力により変動すると、正確に温度を測定することが困難となる場合がある。従って、抵抗補正回路15を用いて、温度センサに含まれる可変抵抗の抵抗値を補正することも可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
1 半導体装置
2 フラッシュメモリ
3 RAM
4 CPU
5 OCO
7 半導体チップ
8 基準電圧発生回路
9 電流出力回路
10 周波数電圧変換回路
11 オペアンプ
12 容量
13 電圧制御発振回路
14 制御回路
15 抵抗補正回路
16 ROM又はヒューズ
17 オペアンプ
18 比較回路
19 補正回路
20 レジスタ(記憶回路)
21 乗算器
22 乗算器
23 加算器
24 加算器
25 フリップフロップ回路
26 フリップフロップ回路
27 抵抗素子要素
28 トランジスタ
29−1 比較回路
29−2 比較回路
30 RS−FF
31 積分回路
40 補正部
N−1〜N−x ノード
Rt 補正対象抵抗素子
R1 第1抵抗素子
R2 第2抵抗素子
R3 第3抵抗素子
R4 第4抵抗素子
T1〜T5 トランジスタ
S1、S2 スイッチ
C 容量

Claims (10)

  1. 半導体チップに設けられた、
    応力と抵抗値との関係が第1関係である、第1抵抗素子と、
    応力と抵抗値との関係が、応力に対する抵抗値の変動率が前記第1関係より小さい第2関係である、第2抵抗素子と、
    応力と抵抗値との関係が前記第1関係である、補正対象抵抗素子と、
    前記補正抵抗素子の抵抗値を制御する補正部と、
    を具備し、
    前記補正部は、前記第1抵抗素子の抵抗値と前記第2抵抗素子の抵抗値との間の差を検出し、検出結果に基づいて、前記補正対象抵抗素子の抵抗値を補正するように構成されている
    抵抗補正回路を有する半導体装置。
  2. 請求項1に記載された抵抗補正回路であって、
    前記第1関係と前記第2関係は異なり、前記補正対象抵抗素子の応力と抵抗値との関係は前記第1関係と等しい
    抵抗補正回路。
  3. 請求項1又は2に記載された抵抗補正回路であって、
    前記補正対象抵抗素子は、基準値の応力が加えられた場合に、抵抗値が目標値となるように設定されており、
    前記第1抵抗素子は、前記基準値の応力が加えられた場合に、前記第2抵抗素子と抵抗値が等しくなるように、設定されている
    抵抗補正回路。
  4. 請求項1に記載された抵抗補正回路であって、
    前記補正部は、
    前記第1抵抗素子の抵抗値と、前記第2抵抗素子の抵抗値とを比較する比較回路と、
    前記比較回路による比較結果に基づいて、前記第1抵抗素子の抵抗値を前記第2抵抗素子の抵抗値に一致するように補正する、補正回路とを備え、
    前記補正回路は、前記補正対象抵抗素子の抵抗値を、前記第1抵抗素子の抵抗値の補正量X1に応じた量だけ、補正するように構成されている
    抵抗補正回路。
  5. 請求項4に記載された抵抗補正回路であって、
    更に、
    応力と抵抗値との関係が前記第関係である、第3抵抗素子と、
    応力と抵抗値との関係が前記第関係である、第4抵抗素子と、
    を具備し、
    前記第1抵抗素子は、一端で第1電源に接続され、他端で第1ノードに接続され、
    前記第2抵抗素子は、一端で第1ノードに接続され、他端で第2電源に接続され、
    前記第3抵抗素子は、一端で前記第1電源に接続され、他端で第2ノードに接続され、
    前記第4抵抗素子は、一端で第2ノードに接続され、他端で第2電源に接続され、
    前記比較回路は、前記第1ノード及び前記第2ノードの電位を比較することにより、前記第1抵抗素子の抵抗値と前記第2抵抗素子の抵抗値とを比較し、
    前記補正回路は、前記第1ノード及び前記第2ノードの電位が等しくなるように、前記第1抵抗素子の抵抗値を変化させることにより、前記第1抵抗素子の抵抗値を前記第2抵抗素子の抵抗値に一致するように補正する
    抵抗補正回路。
  6. 請求項1乃至5のいずれかに記載された抵抗補正回路であって、
    前記補正対象抵抗素子は、直列に接続された複数の抵抗素子要素を含み、
    前記第1抵抗素子は、直列に接続された複数の抵抗素子要素を含み、
    前記第2抵抗素子は、直列に接続された複数の抵抗素子要素を含み、
    前記補正対象抵抗素子に含まれる複数の抵抗素子要素の各々は、第1抵抗素子要素であり、
    前記第1抵抗素子に含まれる複数の抵抗素子要素の各々は、第1抵抗素子要素であり、
    前記第2抵抗素子に含まれる複数の抵抗素子要素の各々は、第2抵抗素子要素であり、
    前記複数の第1抵抗素子要素、及び前記複数の第2抵抗素子要素は、コモンセントロイド配置になるように、配置されている
    抵抗補正回路。
  7. 請求項に記載された抵抗補正回路であって、
    前記複数の第1抵抗素子要素及び前記複数の第2抵抗素子要素は、第1方向において交互となり、前記第1方向に直交する第2方向においても交互になるように、配置されている
    抵抗補正回路。
  8. 請求項に記載された抵抗補正回路であって、
    前記複数の第1抵抗素子要素は、複数の第1抵抗グループを含み、
    前記複数の第2抵抗素子要素は、複数の第2抵抗グループを含み、
    前記複数の第1抵抗グループは、第1方向に沿って並ぶ2つの前記第1抵抗素子要素を含み、
    前記複数の第2抵抗グループは、前記第1方向に沿って並ぶ2つの前記第2抵抗素子要素を含み、
    前記複数の第1抵抗グループ及び前記複数の第2抵抗グループは、前記第1方向において交互となり、前記第2方向においても交互となるように、配置されている
    抵抗補正回路。
  9. 請求項1乃至のいずれかに記載された抵抗補正回路と、
    前記抵抗補正回路によって抵抗値が補正される、補正対象抵抗素子と、
    前記補正対象抵抗素子の抵抗値に応じた周波数の信号を生成する、発振回路と、
    を具備する
    半導体装置。
  10. 半導体チップに設けられた第1抵抗素子の抵抗値と、前記半導体チップに設けられた第2抵抗素子の抵抗値と差を検出するステップと、
    前記検出するステップにおける検出結果に基づいて、補正対象抵抗素子の抵抗値を補正するステップと、
    を具備し、
    前記第1抵抗素子の応力と抵抗値との関係は、第1関係であり、
    前記第2抵抗素子の応力と抵抗値との関係は、応力に対する抵抗値の変動率が前記第1関係より小さい第2関係である、
    抵抗値補正方法。
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