JP6080497B2 - 抵抗補正回路、抵抗補正方法、及び半導体装置 - Google Patents

抵抗補正回路、抵抗補正方法、及び半導体装置 Download PDF

Info

Publication number
JP6080497B2
JP6080497B2 JP2012240532A JP2012240532A JP6080497B2 JP 6080497 B2 JP6080497 B2 JP 6080497B2 JP 2012240532 A JP2012240532 A JP 2012240532A JP 2012240532 A JP2012240532 A JP 2012240532A JP 6080497 B2 JP6080497 B2 JP 6080497B2
Authority
JP
Japan
Prior art keywords
resistance
resistance element
value
resistance value
correction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012240532A
Other languages
English (en)
Other versions
JP2014090139A (ja
Inventor
浩輔 矢山
浩輔 矢山
誉 中村
誉 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2012240532A priority Critical patent/JP6080497B2/ja
Priority to US14/066,731 priority patent/US8970266B2/en
Publication of JP2014090139A publication Critical patent/JP2014090139A/ja
Priority to US14/560,013 priority patent/US9281780B2/en
Priority to US15/007,842 priority patent/US9829911B2/en
Application granted granted Critical
Publication of JP6080497B2 publication Critical patent/JP6080497B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C13/00—Resistors not provided for elsewhere
    • H01C13/02—Structural combinations of resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0802—Resistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/20—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising resistance and either capacitance or inductance, e.g. phase-shift oscillator
    • H03B5/24—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising resistance and either capacitance or inductance, e.g. phase-shift oscillator active element in amplifier being semiconductor device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、抵抗補正回路、抵抗補正方法、及び半導体装置に関する。
半導体装置は、半導体チップを含んでいる。半導体チップには、抵抗素子が設けられる場合がある。半導体装置の特性として所望する特性を得るためには、抵抗素子の抵抗値が所望する値であることが重要である。
例えば、半導体チップには、ＯＣＯ（Ｏｎ−Ｃｈｉｐ Ｏｓｃｉｌｌａｔｏｒ）が設けられる場合がある。ＯＣＯは、半導体チップ上に集積された発振回路であり、クロック信号を生成する。このＯＣＯには、発振周波数を決める抵抗素子が設けられている。この抵抗素子の抵抗値が所望する値でない場合、所望する発振周波数を得ることができなくなる。
抵抗素子の抵抗値は、応力に依存する場合がある。関連して、非特許文献１には、ピエゾ抵抗効果により、抵抗に加わった応力によって抵抗率が変化する点が開示されている。また、非特許文献２には、多結晶シリコン薄膜の抵抗値に応力依存性が存在する点が開示されている。
また、発振回路に関連して、特許文献１には、補正回路が開示されている。この補正回路は、発振回路と、発振回路の発振周波数を計数して発振周波数を一定とするための所定の制御信号を生成する論理回路とを有する。補正回路は、制御信号に従い、発振回路及び補正対象回路それぞれの素子の素子値を可変することで発振回路及び補正対象回路の特性値を制御する。
特開平１０−３２２１９６
フジクラ半導体圧力センサ 動作原理と用語 ２０１２年１０月３１日（ｈｔｔｐ：／／ｗｗｗ．ｆｕｊｉｋｕｒａ．ｃｏ．ｊｐ／ｐｒｏｄｕｃｔｓ／ｅｌｅｃｔｒｏｎｉｃ／ｓｅｎｓｏｒ／ｄａｔａ／ｔｅｃｈｎｉｃａｌ＿ｎｏｔｅ．ｐｄｆ＃ｓｅａｒｃｈ＝‘フジクラ％２０半導体圧力せんさ９’） 熊本大学学術リポジトリ；中林正和 多結晶シリコン薄膜抵抗に対する外部環境の影響に関する研究；Ｍｅｃｈａｎｉｃａｌ ｓｔｒｅｓｓ ｏｆ ｔｈｅ ｅｌｅｃｔｒｉｃａｌ ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ−ｓｉｌｉｃｏｎ ｒｅｓｉｓｔｏｒ， Ｊｏｕｒｎａｌ ｏｆ Ｍａｔｅｒｉａｌｓ Ｒｅｓｅａｒｃｈ， Ｖｏｌ．１６（２００１）ｐｐ．２５７９−２５８２
半導体装置の製造過程では、パッケージ組立工程において、半導体チップが、モールド樹脂によって封止される。封止時には、モールド樹脂に熱が加えられ、モールド樹脂が熱収縮する。熱収縮により、半導体チップに圧縮応力が生じる。その結果、抵抗の受ける応力が変化し、半導体チップに設けられた抵抗素子の抵抗値が、変化する場合がある。また、半導体装置の製造工程には、リフロー工程などが含まれる。これらの工程においても、半導体チップに応力が変化し、抵抗素子の抵抗値が変化する場合がある。尚、抵抗素子がポリシリコン層である場合、応力によるピエゾ抵抗効果により、抵抗値が変化する。一方、抵抗素子が窒化チタンなどの金属素子である場合、応力の変化よって抵抗素子の形状が変化し、抵抗値が変化する。
応力の変化による抵抗値の変化を抑制するため、抵抗素子を、応力の変化が小さい場所に配置することが考えられる。しかしながら、この手法では、レイアウト及び抵抗素子の向きなどの観点から、制約が大きくなってしまう。
非特許文献１及び２には、応力によって抵抗値が変化する点については開示されているものの、応力の変化よる抵抗値の変化を抑制する点については、開示がない。また、特許文献１には、応力の変化よる抵抗値の変化について、記載がない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明かになるであろう。
一実施形態による抵抗補正回路は、応力と抵抗値との関係が第１関係である、第１抵抗素子と、応力と抵抗値との関係が第２関係である、第２抵抗素子と、補正対象抵抗素子の抵抗値を制御する制御回路とを有する。前記制御回路は、前記第１抵抗素子の抵抗値ｒ１と、前記第２抵抗素子の抵抗値ｒ２との差を検出する、検出回路と、前記検出回路による検出結果に基づいて、前記補正対象抵抗素子の抵抗値を補正する、補正回路とを備える。
上記一実施形態によれば、応力の変化による抵抗値の変化を補正することができる。
図１は、第１の実施形態に係る半導体装置を示す概略図である。 図２は、ＯＣＯ及び抵抗補正回路を示す回路図である。 図３Ａは、各抵抗素子の応力と抵抗値との関係を示す図である。 図３Ｂは、各抵抗素子の応力と抵抗値との関係を示す図である。 図４は、抵抗値の変動率が応力に反比例する場合の動作を示す概念図である。 図５は、第１抵抗素子乃至第４抵抗素子、及び補正対象抵抗素子の配置の一例を示す図である。 図６は、各抵抗素子の配置の他の一例を示す図である。 図７は、補正回路、補正対象抵抗素子、及び第１抵抗素子の一例を示す回路図である。 図８は、第２の実施形態に係るＯＣＯを示す回路図である。 図９は、第２の実施形態に係るＯＣＯの動作方法を示すタイミングチャートである。
以下に、図面を参照しつつ、実施形態について説明する。
（第１の実施形態）
図１は、本実施形態に係る半導体装置１を示す概略図である。
図１に示されるように、半導体装置１は、半導体チップ７を有している。半導体チップ７には、ＣＰＵ４、フラッシュメモリ２、ＲＡＭ３、及びＯＣＯ５が設けられている。ＯＣＯ５は、クロック信号を生成し、ＣＰＵ４、ＲＡＭ３、及びフラッシュメモリ２に供給する。ＣＰＵ４、ＲＡＭ３、及びフラッシュメモリ２は、クロック信号に基づいて動作する。尚、図示していないが、半導体チップ７は、モールド樹脂により封止されている。
半導体チップ７上に発振回路（ＯＣＯ５）が設けられていることにより、半導体装置１の外部にクロック源（水晶発振子、セラミック発振子等）を配置する必要がなくなる。その結果、半導体装置１が実装されるプリント基板の大幅な低面積化が可能となる。また、外部にクロック源を実装する必要がないため、クロック源の実装時における実装不良が発生せず、半導体装置１を用いるシステムの耐久性が向上する。
一方で、ＯＣＯ５の出力周波数は、ＯＣＯ５に設けられた抵抗素子の抵抗値によって決定される。既述のように、抵抗素子の抵抗値は、組立工程等において生じる応力の変化により、変動する。抵抗値の変動により、ＯＣＯ５の出力周波数も、変動する。その結果、クロック信号の周波数精度が、損なわれる。そこで、本実施形態では、半導体チップ７に、抵抗補正回路１５が設けられている。抵抗補正回路１５は、ＯＣＯ５に設けられた補正対象抵抗素子Ｒｔの抵抗値を補正する機能を有している。
以下に、ＯＣＯ５及び抵抗補正回路１５の構成について、詳細に説明する。図２は、ＯＣＯ５及び抵抗補正回路１５を示す回路図である。
まず、ＯＣＯ５について説明する。
ＯＣＯ５は、基準電圧発生回路８、電流出力回路９、周波数電圧変換回路１０（ＦＶＣ）、積分回路３１、電圧制御発振回路１３、及び制御回路１４を備えている。基準電圧発生回路８は、参照電圧ＶＲＥＦＩ及び参照電圧ＶＲＥＦＣを生成する。参照電圧ＶＲＥＦＩは、温度による発振周波数の変動を抑制する為に用いられる。電流出力回路９は、参照電圧ＶＲＥＦＩを、基準電流Ｉｃｏｎｓｔに変換し、周波数電圧変換回路１０（ＦＶＣ）に供給する。周波数電圧変換回路１０は、図示しない容量を備えている。周波数電圧変換回路１０は、基準電流Ｉｃｏｎｓｔにより、容量を充電する。その容量の電圧ＶＳＩＧは、積分回路３１に供給される。積分回路３１は、オペアンプ１１及び容量１２を有している。オペアンプ１１の正（＋）入力端は、参照電圧ＶＲＥＦＣが印加されるように、基準電圧発生回路８に接続されている。オペアンプ１１の負（−）入力端は、電圧ＶＳＩＧが印加されるように、周波数電圧変換回路１０に接続されている。容量１２は、一端でオペアンプ１１の出力端に接続され、他端で周波数電圧変換回路１０に接続されている。積分回路３１は、電圧ＶＳＩＧ及び参照電圧ＶＲＥＦＣに基づいて、制御電圧ＶＣＮＴを生成する。電圧制御発振回路１３は、制御電圧ＶＣＮＴに基づいて、出力信号Ｆｏｕｔを生成する。出力信号Ｆｏｕｔは、クロック信号として、既述のように、ＣＰＵなどに供給される。制御回路１４は、出力信号Ｆｏｕｔに基づいて、周波数電圧変換回路１０を制御する為の制御信号を生成し、周波数電圧変換回路１０に供給する。
ここで、電流出力回路９は、オペアンプ１７、トランジスタＴ１、トランジスタＴ２、及び可変抵抗素子Ｒｔ（補正対象抵抗素子Ｒｔ）を備えている。トランジスタＴ１は、電源ＶＤＤ（第１電源）とノードｃとの間の電気的接続を切り換えるように配置されている。トランジスタＴ２は、電源ＶＤＤと周波数電圧変換回路１０との間の電気的接続を切り換えるように、配置されている。補正対象抵抗素子Ｒｔは、ノードｃと、第２電源（ＧＮＤ）との間の電気的接続を切り換えるように、配置されている。オペアンプ１７の負（−）入力端は、参照電圧ＶＲＥＦＩが供給されるように、基準電圧発生回路８に接続されている。オペアンプ１７の正（＋）入力端は、ノードｃに接続されている。オペアンプ１７の出力端は、トランジスタＴ１のゲート及びトランジスタＴ２のゲートに接続されている。
電流出力回路９では、トランジスタＴ２を介して流れる電流が、基準電流Ｉｃｏｎｓｔとして、周波数電圧変換回路１０に供給される。この基準電流Ｉｃｏｎｓｔの大きさは、補正対象抵抗素子Ｒｔの抵抗値に応じて変化する。基準電流Ｉｃｏｎｓｔの大きさは、周波数電圧変換回路１０の制御電圧ＶＳＩＧ、及び積分回路３１の出力電圧ＶＣＮＴ、及び電圧制御発振回路１３の出力信号Ｆｏｕｔに影響を与える。すなわち、補正対象抵抗素子Ｒｔの抵抗値が、クロック信号の周波数に影響を与える。具体的には、出力信号Ｆｏｕｔの発振周波数Ｆは、下記数式１により、表される。
（数式１）：Ｆ＝ＶＲＥＦＩ／（ＶＲＥＦＣ×Ｒｔ×Ｃ）
尚、上式１中、Ｃは、周波数電圧変換回路１０に含まれる容量値を示し、Ｒｔは、補正対象抵抗素子Ｒｔの抵抗値を示す。上記式１より、発振周波数Ｆと、補正対象抵抗素子Ｒｔの抵抗値との間には、反比例の関係があることが理解される。すなわち、補正対象抵抗素子Ｒｔの抵抗値が変動すれば、出力周波数の精度が低下する。
次いで、抵抗補正回路１５について説明する。
抵抗補正回路１５は、上述のように、補正対象抵抗素子Ｒｔの抵抗値を補正する機能を有している。抵抗補正回路１５は、図２に示されるように、補正部４０、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、第３抵抗素子Ｒ３、及び第４抵抗素子Ｒ４を備えている。
第１抵抗素子Ｒ１は、可変抵抗である。第１抵抗素子Ｒ１は、第２電源ＧＮＤとノードａ（第１ノード）との間に設けられている。第２抵抗素子Ｒ２は、第１電源ＶＤＤとノードａとの間に設けられている。第３抵抗素子Ｒ３は、第１電源ＶＤＤとノードｂ（第２ノード）との間に設けられている。第４ノードＲ４は、ノードｂと第２電源ＧＮＤとの間に設けられている。
ここで、各抵抗素子（Ｒ１〜Ｒ４、Ｒｔ）の抵抗値と応力との関係について説明する。図３Ａは、各抵抗素子の応力と抵抗値との関係を示す図である。図３Ａに示されるように、本実施形態では、各抵抗素子の抵抗値は、応力の大きさに比例するものとする。第１抵抗素子Ｒ１における応力と抵抗値との関係が、第１関係として定義される。また、第２抵抗素子Ｒ２における応力と抵抗値との関係が、第２関係として定義される。第１関係と第２関係とは、異なっている。また、第３抵抗素子Ｒ３及び第４抵抗素子Ｒ４は、第２抵抗素子Ｒ２と同一の構造、形状を有しており、第２抵抗素子Ｒ２の抵抗値と同一の抵抗値を示す。
第１抵抗素子Ｒ１と第２抵抗素子Ｒ２とは、加えられた応力の大きさが基準値（０）である場合に、抵抗値が等しくなるように、設定される。尚、基準値とは、補正対象抵抗素子Ｒｔの抵抗値が目標値ｒｔとなるときの応力である。目標値ｒｔとは、出力信号Ｆｏｕｔの周波数が目標周波数となるときの補正対象抵抗素子Ｒｔの抵抗値である。具体的には、半導体チップ７の製造後、組立工程の前に、トリミングが行なわれる。トリミングにより、出力信号Ｆｏｕｔの周波数が目標周波数になるように、補正対象抵抗素子Ｒｔの抵抗値が調整される。また、トリミング時に、第１抵抗素子Ｒ１の抵抗値が、第２乃至第４抵抗素子（Ｒ２、Ｒ３、Ｒ４）の抵抗値と等しくなるように、調整される。
ここで、図３Ａに示されるように、第１抵抗素子Ｒ１の抵抗値の応力に対する変動率は、ΔＲ１である。変動率は、基準時における抵抗値に対する、単位応力あたりの抵抗値の変動量の割合である。例えば、ΔＲ１が２％である場合について考える。更に、第１抵抗素子Ｒ１に、基準値から単位応力だけ異なる応力が加えられたと仮定する。この場合、第１抵抗素子Ｒ１の抵抗値は、基準値ｒ０から、基準値ｒ０の２％だけ変動することになる。
ここで、ΔＲ１は、補正対象抵抗素子Ｒｔの抵抗値の応力に対する変動率ΔＲｔと、等しい。一方、第２抵抗素子Ｒ２の抵抗値の応力に対する変動率ΔＲ２は、ΔＲ１とは異なっている。
尚、抵抗値と応力との間の関係は、抵抗素子の形状や材質等によって変化する。従って、第１抵抗素子Ｒ１と第２抵抗素子Ｒ２との間で、抵抗素子の形状や材質等が異なっていれば、ΔＲ１として、ΔＲ２とは異なる値を得ることができる。
続いて、補正部４０（図２参照）について説明する。補正部４０は、第１抵抗素子Ｒ１と第２抵抗素子Ｒ２との間の抵抗値の差を検出し、検出結果に基づいて、補正対象抵抗素子Ｒｔの抵抗値を、目標値ｒｔになるように補正する機能を有している。図３Ａに示したように、各抵抗素子において、抵抗値は応力に比例する。そのため、第１抵抗素子Ｒ１の抵抗値と第２抵抗素子Ｒ２の抵抗値との間の差を求めることができれば、第１抵抗素子Ｒ１の抵抗値が基準時における値ｒ０からどれだけ変動しているかを求めることができる。更に、ΔＲ１はΔＲｔと等しいため、補正対象抵抗素子Ｒｔについても、目標値ｒｔからどれだけ変動しているのかを知ることができる。これにより、補正対象抵抗素子Ｒｔの抵抗値を、目標値ｒｔになるように補正することができる。
以下、補正部４０の構成について詳述する。図２に示されるように、補正部４０は、比較回路１８、補正回路１９、及びレジスタ２０を備えている。
比較回路１８は、第１抵抗素子Ｒ１の抵抗値と第２抵抗素子Ｒ２の抵抗値を比較するように構成されている。比較回路１８は、ノードａの電位Ｖａと及びノードｂの電位Ｖｂとを比較することにより、第１抵抗素子Ｒ１の抵抗値と第２抵抗素子Ｒ２の抵抗値とを比較する。比較結果は、補正回路１９に通知される。
補正回路１９は、比較回路１８による比較結果に基づいて、第１抵抗素子Ｒ１の抵抗値を、第２抵抗素子Ｒ２の抵抗値に一致するように補正する機能を有している。また、補正回路１９は、第１抵抗素子Ｒ１の抵抗値を補正する際に、補正対象抵抗素子Ｒｔの抵抗値も補正する。補正回路１９は、補正対象抵抗素子Ｒｔの抵抗値を、第１抵抗素子Ｒ１の抵抗値の補正量Ｘ１に応じた量だけ、補正する。
具体的には、補正回路１９は、以下のようにして、第１抵抗素子Ｒ１の抵抗値を補正する。第１電源ＶＤＤの電位がＶｒであり、第２電源ＧＮＤの電位が０である場合、ノードｂの電位Ｖｂは、Ｖｒ／２になる。一方、ノードａの電位Ｖａは、下記式２により、表される。
（数式２）：Ｖａ＝Ｒ１／（Ｒ２＋Ｒ１）×Ｖｒ＝Ｒ１／（Ｒ２＋Ｒ１）×２Ｖｂ
Ｖａ＝Ｖｂとなる条件は、Ｒ１＝Ｒ２である。これを利用し、補正回路１９は、Ｖａ＞Ｖｂのときに、第１抵抗素子Ｒ１の抵抗値を増加させ、Ｖａ＜Ｖｂのときに第１抵抗素子Ｒ１の抵抗値を減少させる。
具体的には、補正回路１９は、第１抵抗素子Ｒ１の抵抗値が、第２抵抗素子Ｒ２の抵抗値に一致するまで（ノードａとノードｂの電位が等しくなるまで）、補正サイクルを繰り返す。各補正サイクルにおいて、補正回路１９は、第１抵抗素子の抵抗値を、予め定められたパラメータＣＮＴＲ１（後述）により示される補正量だけ、増加又は減少させる。また、補正回路１９は、第１抵抗素子Ｒ１の抵抗値を補正する際に、補正対象抵抗素子Ｒｔの抵抗値も、パラメータＣＮＴＲｔ（後述）により示される補正量だけ、増加又は減少させる。
レジスタ２０には、予め、パラメータＣＮＴＲ１及びパラメータＣＮＴＲｔを示す情報が格納されている。
パラメータＣＮＴＲ１は、上述のように、１回の補正サイクルにおける第１抵抗素子Ｒ１の補正量を示す。パラメータＣＮＴＲｔは、１回の補正サイクルにおける補正対象抵抗素子Ｒｔの補正量を示す。
パラメータＣＮＴＲ１は、補正時の精度等を考慮して決められる。すなわち、各補正サイクルにおける第１抵抗素子Ｒ１の補正量が小さければ、高精度に補正を行うことが可能になる。逆に、各補正サイクルにおける第１抵抗素子Ｒ１の補正量が大きければ、短時間で、補正動作を完了することができる。
一方、パラメータＣＮＴＲｔは、第１抵抗素子Ｒ１の補正量Ｘ１と補正対象抵抗素子Ｒｔの補正量Ｘｔとが、下記数式３を満たすように、決められている。
（数式３）：Ｘ１：Ｘｔ＝１：ΔＲ１／（ΔＲ１−ΔＲ２）
図３Ａに示されるように、ΔＲ１とΔＲ２との比は、一定である。そのため、ΔＲ１／（ΔＲ１−ΔＲ２）は、応力とは関係なく、一定値になる。従って、パラメータＣＮＴＲｔは、パラメータＣＮＴＲ１の決定後、実測結果やシミュレーション等により、決めることができる。パラメータＣＮＴＲ１及びパラメータＣＮＴＲｔは、ＲＯＭ及びヒューズなどに格納されており、半導体装置１の起動時に、レジスタ２０に書き込まれる。
続いて、本実施形態に係る抵抗補正回路１５の動作方法について説明する。図３Ａに示したように、トリミング時において、補正対象抵抗素子Ｒｔの抵抗値が目標値ｒｔになるように、調整される。また、第１抵抗素子Ｒ１の抵抗値が、第２抵抗素子Ｒ２の抵抗値と等しくなるように、調整される。すなわち、第１抵抗素子Ｒ１の抵抗値及び第２抵抗素子Ｒ２の抵抗値は、ｒ０になる。
ここで、トリミング後に、半導体チップ７に加わる応力が変化したとする。応力が変化した場合、補正回路１９が、補正サイクルを繰り返す。その結果、第１抵抗素子Ｒ１の抵抗値が、第２抵抗素子Ｒ２の抵抗値に一致させられる。このとき、第１抵抗素子Ｒ１の補正量Ｘ１は、第１抵抗素子Ｒ１の抵抗値と第２抵抗素子Ｒ２の抵抗値との間の差である。また、補正回路１９は、補正対象抵抗素子Ｒｔの抵抗値を、補正量Ｘｔだけ補正する。既述の式３より、補正対象抵抗素子Ｒｔの補正量Ｘｔは、下記式４で表される。
（数式４）：Ｘｔ＝Ｘ１×ΔＲ１／（ΔＲ１−ΔＲ２）
上式４に従って補正対象抵抗素子Ｒｔの補正量Ｘｔが決められることにより、補正対象抵抗素子Ｒｔの抵抗値が、目標値ｒｔになるように、補正される。この点について、以下に説明する。
一例として、図３Ｂに示されるように、第１抵抗素子Ｒ１がｒ０から２％変動し、第２抵抗素子Ｒ２の抵抗値がｒ０から１％変動した場合について考える。このとき、補正対象抵抗素子Ｒｔは、第１抵抗素子Ｒ１と同様に、目標値ｒｔから２％だけ変動しているはずである。第１抵抗素子Ｒ１が変動することにより、補正回路１９により、第１抵抗素子Ｒ１の抵抗値が、第２抵抗素子Ｒ２に一致するように補正される。第１抵抗素子Ｒ１の補正量Ｘ１は、「２％−１％」より、１％である。一方、補正対象抵抗素子Ｒｔの補正量Ｘｔは、上式４より、１％×ΔＲ１／（ΔＲ１−ΔＲ２）となる。ここで、図３Ａに示されるように、ΔＲ１／（ΔＲ１−ΔＲ２）は、応力によらず、一定値である。すなわち、ΔＲ１／（ΔＲ１−ΔＲ２）は、２％／（２％−１％）＝２である。従って、補正量Ｘｔは、２％となる。すなわち、補正対象抵抗素子Ｒｔは、２％だけ補正されることになる。これにより、図３Ｂに示されるように、補正対象抵抗素子Ｒｔの抵抗値は、目標値ｒｔになるように補正され、応力の変化による抵抗値の変動が相殺される。
上述の点について、以下、より詳細に説明する。
補正対象抵抗素子Ｒｔの応力σによる抵抗値の変動率がΔＲｔであるものとする。第１抵抗素子Ｒ１の応力による抵抗値の変動率がΔＲ１であるものとする。第２抵抗素子Ｒ２の応力による抵抗値の変動率がΔＲ２であるものとする。また、応力の大きさが基準値である場合に、第１抵抗素子Ｒ１及び第２抵抗素子Ｒ２の抵抗値が、ｒ０であるものとする。応力の大きさが基準値である場合に、補正対象抵抗素子Ｒｔの抵抗値が、ｒｔであるものとする。このとき、補正後の第１抵抗素子Ｒ１の抵抗値Ｒ１、補正後の第２抵抗素子Ｒ２の抵抗値Ｒ２、及び補正後の補正対象抵抗素子Ｒｔの抵抗値Ｒｔは、それぞれ、下記式５乃至７により表される。
（数式５）：Ｒ２＝（１＋ΔＲ２×σ）×ｒ０
（数式６）：Ｒ１＝（１＋ΔＲ１×σ）×ｒ０×（１＋Ｘ１）
（数式７）：Ｒｔ＝（１＋ΔＲｔ×σ）×ｒｔ×（１＋Ｘｔ）
補正回路１９により、Ｒ１＝Ｒ２となるので、上式５及び６より、下記式８乃至１０が成り立つ。
（数式８）：（１＋Δ２×σ）×ｒ０＝（１＋ΔＲ１×σ）×ｒ０×（１＋Ｘ１）
（数式９）：１＋Ｘ１＝（１＋ΔＲ２×σ）／（１＋ΔＲ１×σ）
（数式１０）：Ｘ１＝｛（１＋ΔＲ２×σ）−（１＋ΔＲ１×σ）｝／（１＋ΔＲ１×σ）＝（ΔＲ２−ΔＲ１）×σ／（１＋ΔＲ１×σ）
上式１０により、第１抵抗素子Ｒ１の補正量Ｘ１が決まる。次に、第１抵抗素子Ｒ１と補正対象抵抗素子Ｒｔとの間において、応力による抵抗値の変動率は同じ（ΔＲ１＝ΔＲｔ）である。従って、上式３、７、１０より、補正対象抵抗素子Ｒｔの抵抗値Ｒｔは、下記式１１により表される。
（数式１１）：Ｒｔ＝（１＋ΔＲ１×σ）×ｒｔ×｛１＋ΔＲ１／（ΔＲ１−ΔＲ２）×Ｘ１｝
＝（１＋ΔＲ１×σ）×ｒｔ×｛１＋ΔＲ１／（ΔＲ１−ΔＲ２）×（ΔＲ２−ΔＲ１）×σ／（１＋ΔＲ１×σ）
＝ｒｔ×（１＋ΔＲ１×σ）×｛１−ΔＲ１×σ／（１＋ΔＲ１×σ）｝
＝ｒｔ×（１＋ΔＲ１×σ）×（１＋ΔＲ１×σ−ΔＲ１×σ）／（１＋ΔＲ１×σ）
＝ｒｔ
上式１１より、補正対象抵抗素子Ｒｔの抵抗値は、目標値ｒｔになり、応力σの影響を受けないことが理解される。
以上説明したように、本実施形態によれば、第１抵抗素子Ｒ１及び第２抵抗素子Ｒ２が設けられている。そして、第１抵抗素子Ｒ１と第２抵抗素子Ｒ２との間において、応力と抵抗値との間の関係が、異なっている。第１抵抗素子Ｒ１の変動率ΔＲ１と、第２抵抗素子Ｒ２の変動率ΔＲ２との比（ΔＲ１：ΔＲ２）は、応力によらず、一定である。従って、ΔＲ１／（ΔＲ１−ΔＲ２）も、応力によらず、一定になる。この関係を利用し、補正部４０が、第１抵抗素子Ｒ１の抵抗値と第２抵抗素子Ｒ２の抵抗値との間の差を検出し、検出結果に基づいて、補正対象抵抗素子Ｒｔの抵抗値を、目標値ｒｔになるように補正する。これにより、応力による補正対象抵抗素子Ｒｔの抵抗値の変動を、抑制することが可能になる。
尚、本実施形態では、図３Ａ及び図３Ｂに示されるように、各抵抗素子の抵抗値が応力に比例する場合について説明した。但し、抵抗素子の抵抗値は、応力に反比例する場合もある。例えば、非特許文献１には、多結晶シリコンによる抵抗素子の場合に、応力σと抵抗値Ｒとの間に、下記式１２で示される関係が成り立つことが報告されている。
（数式１２）：σ＝ＥｓＤｓ２／６Ｄｆ（１−Ｖｓ）Ｒ
尚、上式１２において、Ｅｓはシリコン基板のヤング率を示し、Ｅｆは多結晶シリコン薄膜のヤング率を示し、Ｄｆは多結晶シリコン薄膜の厚みを示し、Ｄｓはシリコン基板の厚みを示し、Ｖｓはシリコン基板のポアソン比を示す。
抵抗値の変動率が応力に反比例する場合であっても、第１抵抗素子Ｒ１の抵抗値の変動率と、第２抵抗素子Ｒ２の抵抗値の変動率との比は、応力によらず、一定になる。従って、本実施形態を適用することが可能である。図４は、抵抗値の変動率が応力に反比例する場合の動作を示す概念図である。図４に示されるように、応力により、補正対象抵抗素子Ｒｔの抵抗値が、目標値ｒｔに対して、１％だけずれたとする。このとき、第１抵抗素子Ｒ１の抵抗値も、基準時における抵抗値ｒ０に対して、１％だけ、変動していることになる。一方、第２抵抗素子Ｒ２の抵抗値は、基準時における抵抗値ｒｔに対して、０．５％だけ変動しているものとする。この場合、第１抵抗素子Ｒ１の抵抗値は、第２抵抗素子Ｒ２の抵抗値に一致するように、０．５％（＝１％−０．５％）だけ、補正される。同時に、補正対象抵抗素子Ｒｔの抵抗値も、既述の式４に従って、１％だけ、補正される。その結果、補正対象抵抗素子Ｒｔの抵抗値が、目標値ｒｔになるように、補正される。
また、本実施形態では、補正部４０が、比較回路１８を有している場合について説明した。そして、補正回路１９が、比較回路１８の比較結果に基づいて、第１抵抗素子Ｒ１の抵抗値を、第２抵抗素子Ｒ２の抵抗値に一致するまで変化させる場合について説明した。但し、第１抵抗素子Ｒ１と第２抵抗素子Ｒ２との間の抵抗値の差が検出できれば、必ずしも、比較回路１８が用いられる必要はない。例えば、補正部４０が、アナログ−デジタルコンバータ等を用いることにより、ノードａとノードｂとの間の電位差を検出し、これによって、第１抵抗素子Ｒ１の抵抗値と第２抵抗素子Ｒ２の抵抗値との差をしてもよい。そして、補正回路１９が、アナログ−デジタルコンバータ等の検出結果に基づいて、補正対象抵抗素子Ｒｔの抵抗値が目標値ｒｔになるように、補正対象抵抗素子Ｒｔの抵抗値の補正量Ｘｔを決定してもよい。
続いて、各抵抗素子の配置について説明する。本実施形態では、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、及び補正対象抵抗素子Ｒｔに対して、同じ大きさの応力が加わっていることが重要である。また、第１抵抗素子Ｒ１乃至第４抵抗素子Ｒ４、及び補正対象抵抗素子Ｒｔに対して、同じ大きさの応力が加わっていることが好ましい。ここで、これらの抵抗素子を別々の位置に配置した場合には、抵抗素子間において、応力の大きさに違いが生じやすい。そこで、好ましくは、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、及び補正対象抵抗素子Ｒｔが、コモンセントロイド配置になるように、配置される。すなわち、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、及び補正対象抵抗素子Ｒｔは、重心が同じになるように配置される。また、より好ましくは、第１抵抗素子Ｒ１乃至第４抵抗素子Ｒ４、及び補正対象抵抗素子Ｒｔが、コモンセントロイド配置になるように、配置される。
図５は、第１抵抗素子Ｒ１乃至第４抵抗素子Ｒ４、及び補正対象抵抗素子Ｒｔの配置の一例を示す図である。図５に示されるように、第１方向及び第２方向が定義されている。第１方向と第２方向とは、直交している。図５に示される例において、各抵抗素子は、直列に接続された複数の抵抗素子要素を備えている。第１抵抗素子Ｒ１及び補正対象抵抗素子Ｒｔは、それぞれ、複数の抵抗素子要素Ａを備えている。一方、第２抵抗素子Ｒ２乃至第４抵抗素子Ｒ４は、それぞれ、複数の抵抗素子要素Ｂを備えている。尚、複数の抵抗素子要素Ａは、同一構造であり、複数の抵抗素子要素Ｂも、同一構造である。但し、各抵抗素子要素Ａと各抵抗素子要素Ｂとは、構造が異なっている。複数の抵抗素子要素Ａと、複数の抵抗素子要素Ｂとは、第１方向において交互となり、第２方向においても交互となるように配置されている。尚、各抵抗素子において、複数の抵抗素子要素間は、配線により接続されている。図５に示される配線は、複数の抵抗素子要素間の接続関係を表すものであり、具体的な配置を示すものではない。
図５に示されるレイアウトを採用することにより、第１抵抗素子Ｒ１乃至第４抵抗素子Ｒ４、及び補正対象抵抗素子Ｒｔを、重心が同じになるように配置することができる。その結果、第１抵抗素子Ｒ１乃至第４抵抗素子Ｒ４、及び補正対象抵抗素子Ｒｔを、加えられる応力が同じになるように配置しやすくなり、より正確に補正対象抵抗素子Ｒｔの抵抗値を補正することが可能になる。
一方、図６は、各抵抗素子の配置の他の一例を示す図である。図６に示される例においても、第１方向及び第２方向が定義されている。第１方向と第２方向とは、直交している。第１抵抗素子Ｒ１及び補正対象抵抗素子Ｒｔは、それぞれ、直列に接続された複数の抵抗グループＡ（第１抵抗グループ）を備えている。各抵抗グループＡは、第１方向に沿って並ぶ２つの抵抗素子要素Ａを備えている。各抵抗グループＡに含まれる２つの抵抗素子要素Ａは、配線を介して電気的に接続されている。一方、第２抵抗素子Ｒ２乃至第４抵抗素子Ｒ４は、それぞれ、直列に接続された複数の抵抗グループＢ（第２抵抗グループ）を備えている。各抵抗グループＢも、各抵抗グループＡと同様に、第１方向に沿って並ぶ２つの抵抗素子要素Ｂを備えている。この２つの抵抗素子要素Ｂは、配線を介して電気的に接続されている。ここで、複数の抵抗グループＡと、複数の抵抗グループＢとは、第１方向において交互になり、かつ、第２方向においても交互になるように、配置されている。
図６に示されるようなレイアウトを採用することにより、配線が交差する部分を減らすことができる。すなわち、図５に示した例では、２つの抵抗素子要素間を接続する配線が、他の２つの抵抗素子要素間を接続する配線と、交差する。そのため、少なくとも２つの配線層を準備し、各配線層の大部分に配線を配置しなければならない。これに対し、図６に示されるレイアウトを用いれば、２つの抵抗素子要素間を接続する配線は、必ずしも、他の２つの抵抗素子要素間を接続する配線と交差しない。配線の交差部分の数を減らすことができるため、配線の大部分を一つの配線層内に配置され、レイアウト効率の向上や配線抵抗による抵抗値の誤差の低減が可能になる。
続いて、補正回路１９、補正対象抵抗素子Ｒｔ、及び第１抵抗素子Ｒ１の構成について、詳細に説明する。図７は、補正回路１９、補正対象抵抗素子Ｒｔ、及び第１抵抗素子Ｒ１の一例を示す回路図である。
まず、補正対象抵抗素子Ｒｔの構成について説明する。図７に示されるように、補正対象抵抗素子Ｒｔは、複数のトランジスタ２８、複数のノードＮ（Ｎ−１〜Ｎ−ｘ）、及び複数の抵抗素子要素２７を備えている。隣接する２つのノードＮの間は、１つ以上の抵抗素子要素２７により、直列又は並列に接続されている。複数のトランジスタ２８の各々は、隣接する２つのノードＮの間の電気的接続を切り換えるように、配置されている。このような構成によれば、各トランジスタ２８のオン／オフを切り換えることにより、複数のノードの一端（ノードＮ−１）と他端（ノードＮ−ｘ）との間の抵抗値が変化する。
尚、第１抵抗素子Ｒ１も、補正対象抵抗素子Ｒｔと同様の構成を有している。すなわち、第１抵抗素子Ｒ１も、複数のトランジスタ２８、複数のノードＮ（Ｎ−１〜Ｎ−ｘ）、及び複数の抵抗素子要素２７を備えている。各トランジスタ２８のオン／オフを切り換えることにより、複数のノードの一端（ノードＮ−１）と他端（ノードＮ−ｘ）との間の抵抗値が変化する。すなわち、第１抵抗素子Ｒ１の抵抗値が変化する。
続いて、補正回路１９の構成について説明する。補正回路１９は、乗算器２２、乗算器２１、加減算器２３、加減算器２４、フリップフロップ回路２５及びフリップフロップ回路２６を備えている。
乗算器２１は、レジスタから、パラメータＣＮＴＲｔを示す制御信号ＣＮＴＲｔを取得する。また、乗算器２１は、比較回路１８から、電位Ｖａと電位Ｖｂとの比較結果を示す信号を取得する。乗算器２１は、Ｖａ＞Ｖｂのときに、パラメータＣＮＴＲｔに「＋１」を乗算し、Ｖａ＜ＶｂのときにパラメータＣＮＴＲｔに「−１」を乗算する。乗算結果は、乗算結果信号として、加減算器２３に供給される。加減算器２３は、フリップフロップ回路２５が保持している値を示す保持信号と、乗算結果信号とを取得し、フリップフロップ回路２５の保持値に、乗算結果を加算又は減算する。加算又は減算結果は、フリップフロップ回路２５に供給される。フリップフロップ回路２５は、加減算器２３の加減算結果を示す値を保持する。フリップフロップ回路２５は、補正対象抵抗素子Ｒｔの抵抗値が保持値に対応した値になるように、補正対象抵抗素子Ｒｔに含まれる複数のトランジスタ２８のゲートに接続されている。
乗算器２２、加減算器２４、及びフリップフロップ回路２６の構成は、乗算器２１、加減算器２３、及びフリップフロップ回路２５の構成と同様である。すなわち、乗算器２２は、レジスタから、パラメータＣＮＴＲ１を示す制御信号ＣＮＴＲ１を取得する。また、乗算器２２は、比較回路１８から、電位Ｖａと電位Ｖｂとの比較結果を示す信号を取得する。乗算器２２は、Ｖａ＞Ｖｂのときに、パラメータＣＮＴＲ１に「＋１」を乗算し、Ｖａ＜ＶｂのときにパラメータＣＮＴＲ１に「−１」を乗算する。乗算結果は、乗算結果信号として、加減算器２４に供給される。加減算器２４は、フリップフロップ回路２６が保持している値を示す保持信号と、乗算結果信号とを取得し、フリップフロップ回路２６の保持値に、乗算結果を加算又は減算する。加算又は減算結果は、フリップフロップ回路２６に供給される。フリップフロップ回路２６は、加減算器２４の加減算結果を示す値を保持する。フリップフロップ回路２６は、第１抵抗素子Ｒ１の抵抗値がフリップフロップ回路２６の保持値に対応した値になるように、第１抵抗素子Ｒ１に含まれる複数のトランジスタ２８のゲートに接続されている。
上述のような構成によれば、各補正サイクルにおいて、Ｖａ＜Ｖｂの場合に、第１抵抗素子Ｒ１の抵抗値がパラメータＣＮＴＲ１に対応する値だけ、増加する。また、補正対象抵抗素子Ｒｔの抵抗値も、パラメータＣＮＴＲｔに対応する値だけ、増加する。一方、Ｖａ＞Ｖｂの場合に、第１抵抗素子Ｒ１の抵抗値がパラメータＣＮＴＲ１に対応する値だけ、減少する。また、補正対象抵抗素子Ｒｔの抵抗値も、パラメータＣＮＴＲｔに対応する値だけ、減少する。これにより、Ｖａ＝Ｖｂになるまで、補正動作が繰り返される。
（第２の実施形態）
続いて、第２の実施形態について説明する。図８は、本実施形態に係るＯＣＯ５を示す回路図である。本実施形態では、抵抗補正回路１５が、リラクゼーション型のＯＣＯ５に適用される場合について説明する。
図８に示されるように、本実施形態では、第１の実施形態（図２参照）における周波数電圧変換回路１０、積分回路３１、制御回路１４、電圧制御発振回路１３が、省略されている。代わりに、トランジスタＴ３、Ｔ４、Ｔ５、スイッチ回路Ｓ１、Ｓ２、容量Ｃ、コンパレータ２９−１、２９−２、及びＲＳフリップフロップ回路３０が設けられている。また、基準電圧発生回路８は、参照電圧ＶＲＥＦＣの変わりに、基準電圧Ｖｈｉｇｈ及びＶｌｏｗを正生成する。その他の点については、第１の実施形態と同様の構成を採用することができるので、詳細な説明は省略する。
トランジスタＴ３は、第１電源ＶＤＤとスイッチ回路Ｓ１との間に設けられている。スイッチ回路Ｓ１は、トランジスタＴ３とノードＤとの間に設けられている。スイッチ回路Ｓ２は、ノードＤとトランジスタＴ５との間に設けられている。トランジスタＴ５は、スイッチ回路Ｓ２と第２電源ＧＮＤとの間に設けられている。トランジスタＴ４は、トランジスタＴ２と第２電源ＧＮＤとの間に設けられている。トランジスタＴ４のゲートは、トランジスタＴ５のゲート、及びトランジスタＴ４のドレインに接続されている。容量Ｃは、一端でノードＤに接続され、他端で接地されている。コンパレータ２９−１は、負（−）入力端で、電圧Ｖｈｉｇｈが供給されるように、基準電圧発生回路８に接続されている。また、コンパレータ２９−１の正（＋）入力端は、ノードＤに接続されている。コンパレータ２９−１の出力端は、ＲＳフリップフロップ回路３０のセット入力端（Ｓ）に接続されている。コンパレータ２９−２は、正（＋）入力端で、電圧Ｖｌｏｗが供給されるように、基準電圧発生回路８に接続されている。また、コンパレータ２９−２の負（−）入力端は、ノードＤに接続されている。コンパレータ２９−２の出力端は、ＲＳフリップフロップ回路３０のリセット入力端（Ｒ）に接続されている。ＲＳフリップフロップ回路の出力（Ｑ）からは、出力信号Ｆｏｕｔが出力される。尚、スイッチ回路Ｓ１のオン／オフは、出力信号Ｆｏｕｔにより、切り換えられる。また、ＲＳフリップフロップ回路の反転出力端は、スイッチ回路Ｓ２に接続されており、スイッチ回路Ｓ２のオン／オフは、ＲＳフリップフロップ回路の反転出力端からの出力信号により、切り換えられる。
図９は、本実施形態に係るＯＣＯ５の動作方法を示すタイミングチャートである。図９において、横軸は時刻であり、縦軸は電圧である。図９には、参照電圧Ｖｈｉｇｈ、Ｖｌｏｗ、及びノードＤの電圧Ｖｏｓｃの波形が示されている。本実施形態において、スイッチ回路Ｓ１がオンである場合、スイッチ回路Ｓ２はオフになる。この場合、充電モードとなり、容量Ｃが、第１電源ＶＤＤからスイッチ回路Ｓ１を介して流れる基準電流Ｉ１により、充電される。電圧Ｖｏｓｃが基準電圧Ｖｈｉｇｈを超えると、コンパレータ２９−１がＲＳフリップフロップ回路３０をセットし、放電が行なわれる。実際には、電圧Ｖｏｓｃが基準電圧Ｖｈｉｇｈを超えてから、遅延時間ｔｄの経過後に、ＲＳフリップフロップ回路３０の出力Ｑが切り替わる。放電時には、容量Ｃが基準電流Ｉ２により放電する。電圧Ｖｏｓｃが基準電圧Ｖｌｏｗを下回ると、遅延時間ｔｄの経過後に、ＲＳフリップフロップ回路３０がリセットされる。これにより、再び充電が行なわれる。
ここで、出力信号Ｆｏｕｔの発振周期Ｔは、充電時間ｔ１、放電時間ｔ２、及び遅延時間ｔｄを用いて、下記式１３により表される。また、充電時間ｔ１、充電時間ｔ２、及び基準電流Ｉ１は、下記式１４、１５、及び１６により、表される。
（数式１３）：Ｔ＝ｔ１＋ｔ２＋２×ｔｄ
（数式１４）：ｔ１＝Ｃ／Ｉ１×（Ｖｈｉｇｈ−Ｖｌｏｗ）
（数式１５）：ｔ２＝Ｃ／Ｉ２×（Ｖｈｉｇｈ−Ｖｌｏｗ）
（数式１６）：Ｉ１＝ＶｒｅｆＩ／Ｒ
ここで、基準電流Ｉ１と基準電流Ｉ２は、カレントミラーとなるため、等しい。従って、発振周波数Ｆは下記式１７により表される。
（数式１７）：Ｆ＝１／Ｔ＝１／（２ＲｔＣ×（Ｖｈｉｇｈ−Ｖｌｏｗ）／ＶｒｅｆＩ＋２×ｔｄ）
上式１７より、本実施形態においても、発振周波数Ｆは、補正対象抵抗素子Ｒｔの抵抗値に依存する。従って、抵抗補正回路１５を用いて、補正対象抵抗素子Ｒｔの抵抗値を補正することにより、応力による発振周波数の変動を抑制することが可能になる。
以上、本実施形態によれば、リラクゼーション型のＯＣＯ５に補正対象抵抗素子Ｒｔが含まれている場合であっても、抵抗補正回路１５を用いて、応力の変化による抵抗値の変動を抑制することができる。
また、本実施形態ではリラクゼーション型のＯＣＯ５に補正対象抵抗素子Ｒｔが含まれている場合について説明したが、補正対象抵抗素子Ｒｔは、必ずしも、ＯＣＯ５に含まれている必要はない。例えば、半導体チップ７には、温度センサなどが設けられる場合がある。この温度センサにも、可変抵抗が設けられる場合がある。そのような可変抵抗の抵抗値が応力により変動すると、正確に温度を測定することが困難となる場合がある。従って、抵抗補正回路１５を用いて、温度センサに含まれる可変抵抗の抵抗値を補正することも可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ 半導体装置
２ フラッシュメモリ
３ ＲＡＭ
４ ＣＰＵ
５ ＯＣＯ
７ 半導体チップ
８ 基準電圧発生回路
９ 電流出力回路
１０ 周波数電圧変換回路
１１ オペアンプ
１２ 容量
１３ 電圧制御発振回路
１４ 制御回路
１５ 抵抗補正回路
１６ ＲＯＭ又はヒューズ
１７ オペアンプ
１８ 比較回路
１９ 補正回路
２０ レジスタ（記憶回路）
２１ 乗算器
２２ 乗算器
２３ 加算器
２４ 加算器
２５ フリップフロップ回路
２６ フリップフロップ回路
２７ 抵抗素子要素
２８ トランジスタ
２９−１ 比較回路
２９−２ 比較回路
３０ ＲＳ−ＦＦ
３１ 積分回路
４０ 補正部
Ｎ−１〜Ｎ−ｘ ノード
Ｒｔ 補正対象抵抗素子
Ｒ１ 第１抵抗素子
Ｒ２ 第２抵抗素子
Ｒ３ 第３抵抗素子
Ｒ４ 第４抵抗素子
Ｔ１〜Ｔ５ トランジスタ
Ｓ１、Ｓ２ スイッチ
Ｃ 容量

Claims (10)

  1. 半導体チップに設けられた、
    応力と抵抗値との関係が第１関係である、第１抵抗素子と、
    応力と抵抗値との関係が、応力に対する抵抗値の変動率が前記第１関係より小さい第２関係である、第２抵抗素子と、
    応力と抵抗値との関係が前記第１関係である、補正対象抵抗素子と、
    前記補正抵抗素子の抵抗値を制御する補正部と、
    を具備し、
    前記補正部は、前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値との間の差を検出し、検出結果に基づいて、前記補正対象抵抗素子の抵抗値を補正するように構成されている
    抵抗補正回路を有する半導体装置。
  2. 請求項１に記載された抵抗補正回路であって、
    前記第１関係と前記第２関係は異なり、前記補正対象抵抗素子の応力と抵抗値との関係は前記第１関係と等しい
    抵抗補正回路。
  3. 請求項１又は２に記載された抵抗補正回路であって、
    前記補正対象抵抗素子は、基準値の応力が加えられた場合に、抵抗値が目標値となるように設定されており、
    前記第１抵抗素子は、前記基準値の応力が加えられた場合に、前記第２抵抗素子と抵抗値が等しくなるように、設定されている
    抵抗補正回路。
  4. 請求項１に記載された抵抗補正回路であって、
    前記補正部は、
    前記第１抵抗素子の抵抗値と、前記第２抵抗素子の抵抗値とを比較する比較回路と、
    前記比較回路による比較結果に基づいて、前記第１抵抗素子の抵抗値を前記第２抵抗素子の抵抗値に一致するように補正する、補正回路とを備え、
    前記補正回路は、前記補正対象抵抗素子の抵抗値を、前記第１抵抗素子の抵抗値の補正量Ｘ１に応じた量だけ、補正するように構成されている
    抵抗補正回路。
  5. 請求項４に記載された抵抗補正回路であって、
    更に、
    応力と抵抗値との関係が前記第２関係である、第３抵抗素子と、
    応力と抵抗値との関係が前記第２関係である、第４抵抗素子と、
    を具備し、
    前記第１抵抗素子は、一端で第１電源に接続され、他端で第１ノードに接続され、
    前記第２抵抗素子は、一端で第１ノードに接続され、他端で第２電源に接続され、
    前記第３抵抗素子は、一端で前記第１電源に接続され、他端で第２ノードに接続され、
    前記第４抵抗素子は、一端で第２ノードに接続され、他端で第２電源に接続され、
    前記比較回路は、前記第１ノード及び前記第２ノードの電位を比較することにより、前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値とを比較し、
    前記補正回路は、前記第１ノード及び前記第２ノードの電位が等しくなるように、前記第１抵抗素子の抵抗値を変化させることにより、前記第１抵抗素子の抵抗値を前記第２抵抗素子の抵抗値に一致するように補正する
    抵抗補正回路。
  6. 請求項１乃至５のいずれかに記載された抵抗補正回路であって、
    前記補正対象抵抗素子は、直列に接続された複数の抵抗素子要素を含み、
    前記第１抵抗素子は、直列に接続された複数の抵抗素子要素を含み、
    前記第２抵抗素子は、直列に接続された複数の抵抗素子要素を含み、
    前記補正対象抵抗素子に含まれる複数の抵抗素子要素の各々は、第１抵抗素子要素であり、
    前記第１抵抗素子に含まれる複数の抵抗素子要素の各々は、第１抵抗素子要素であり、
    前記第２抵抗素子に含まれる複数の抵抗素子要素の各々は、第２抵抗素子要素であり、
    前記複数の第１抵抗素子要素、及び前記複数の第２抵抗素子要素は、コモンセントロイド配置になるように、配置されている
    抵抗補正回路。
  7. 請求項６に記載された抵抗補正回路であって、
    前記複数の第１抵抗素子要素及び前記複数の第２抵抗素子要素は、第１方向において交互となり、前記第１方向に直交する第２方向においても交互になるように、配置されている
    抵抗補正回路。
  8. 請求項６に記載された抵抗補正回路であって、
    前記複数の第１抵抗素子要素は、複数の第１抵抗グループを含み、
    前記複数の第２抵抗素子要素は、複数の第２抵抗グループを含み、
    前記複数の第１抵抗グループは、第１方向に沿って並ぶ２つの前記第１抵抗素子要素を含み、
    前記複数の第２抵抗グループは、前記第１方向に沿って並ぶ２つの前記第２抵抗素子要素を含み、
    前記複数の第１抵抗グループ及び前記複数の第２抵抗グループは、前記第１方向において交互となり、前記第２方向においても交互となるように、配置されている
    抵抗補正回路。
  9. 請求項１乃至８のいずれかに記載された抵抗補正回路と、
    前記抵抗補正回路によって抵抗値が補正される、補正対象抵抗素子と、
    前記補正対象抵抗素子の抵抗値に応じた周波数の信号を生成する、発振回路と、
    を具備する
    半導体装置。
  10. 半導体チップに設けられた第１抵抗素子の抵抗値と、前記半導体チップに設けられた第２抵抗素子の抵抗値と差を検出するステップと、
    前記検出するステップにおける検出結果に基づいて、補正対象抵抗素子の抵抗値を補正するステップと、
    を具備し、
    前記第１抵抗素子の応力と抵抗値との関係は、第１関係であり、
    前記第２抵抗素子の応力と抵抗値との関係は、応力に対する抵抗値の変動率が前記第１関係より小さい第２関係である、
    抵抗値補正方法。
JP2012240532A 2012-10-31 2012-10-31 抵抗補正回路、抵抗補正方法、及び半導体装置 Active JP6080497B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2012240532A JP6080497B2 (ja) 2012-10-31 2012-10-31 抵抗補正回路、抵抗補正方法、及び半導体装置
US14/066,731 US8970266B2 (en) 2012-10-31 2013-10-30 Resistance correction circuit, resistance correction method, and semiconductor device
US14/560,013 US9281780B2 (en) 2012-10-31 2014-12-04 Resistance correction circuit, resistance correction method, and semiconductor device
US15/007,842 US9829911B2 (en) 2012-10-31 2016-01-27 Resistance correction circuit, resistance correction method, and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012240532A JP6080497B2 (ja) 2012-10-31 2012-10-31 抵抗補正回路、抵抗補正方法、及び半導体装置

Publications (2)

Publication Number Publication Date
JP2014090139A JP2014090139A (ja) 2014-05-15
JP6080497B2 true JP6080497B2 (ja) 2017-02-15

Family

ID=50546511

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012240532A Active JP6080497B2 (ja) 2012-10-31 2012-10-31 抵抗補正回路、抵抗補正方法、及び半導体装置

Country Status (2)

Country Link
US (3) US8970266B2 (ja)
JP (1) JP6080497B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006057208A1 (ja) * 2004-11-26 2006-06-01 International Business Machines Corporation マルチプロセッサシステム及びそれにおける排他制御方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT201600077188A1 (it) * 2016-07-22 2018-01-22 St Microelectronics Srl Procedimento per compensare effetti di stress di substrato in dispositivi a semiconduttore e corrispondente dispositivo
US10128794B2 (en) * 2016-09-29 2018-11-13 Macronix International Co., Ltd. Feedback compensated oscillator
JP6662805B2 (ja) * 2017-03-22 2020-03-11 日立オートモティブシステムズ株式会社 抵抗回路、発振回路および車載用センサ装置
US10811968B2 (en) 2018-01-05 2020-10-20 Atlazo, Inc. Power management system including a direct-current to direct-current converter having a plurality of switches
US10614184B2 (en) 2018-01-08 2020-04-07 Atlazo, Inc. Semiconductor process and performance sensor
US10635130B2 (en) * 2018-02-01 2020-04-28 Atlazo, Inc. Process, voltage and temperature tolerant clock generator
US10700604B2 (en) 2018-03-07 2020-06-30 Atlazo, Inc. High performance switch devices and methods for operating the same
US11545480B2 (en) * 2018-06-29 2023-01-03 Texas Instruments Incorporated Integrated circuit with single level routing

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05129519A (ja) * 1991-11-05 1993-05-25 Mitsubishi Electric Corp 半導体集積回路
JP2697637B2 (ja) * 1994-10-26 1998-01-14 日本電気株式会社 半導体装置
JPH10322196A (ja) 1997-05-16 1998-12-04 Fujitsu Ltd 補正回路及びこれを有する電子回路装置
US6064224A (en) * 1998-07-31 2000-05-16 Hewlett--Packard Company Calibration sharing for CMOS output driver
JP2000294732A (ja) * 1999-04-02 2000-10-20 Fuji Electric Co Ltd 半導体装置
US20060290387A1 (en) * 2005-06-23 2006-12-28 Timo Gossmann Integrated semiconductor memory
GB201012656D0 (en) * 2010-07-28 2010-09-15 Eosemi Ltd Compensation for stress induced resistance variations
JP5755443B2 (ja) * 2010-12-28 2015-07-29 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006057208A1 (ja) * 2004-11-26 2006-06-01 International Business Machines Corporation マルチプロセッサシステム及びそれにおける排他制御方法

Also Published As

Publication number Publication date
US20150162874A1 (en) 2015-06-11
JP2014090139A (ja) 2014-05-15
US20160139623A1 (en) 2016-05-19
US9829911B2 (en) 2017-11-28
US9281780B2 (en) 2016-03-08
US8970266B2 (en) 2015-03-03
US20140118060A1 (en) 2014-05-01

Similar Documents

Publication Publication Date Title
JP6080497B2 (ja) 抵抗補正回路、抵抗補正方法、及び半導体装置
US9587994B2 (en) Semiconductor device
KR101357368B1 (ko) 복수의 온칩 모니터 회로들 및 제어 회로를 구비한 회로 장치 및 상응하는 방법
US10033352B2 (en) Ninety-degree phase shifter circuit and corresponding ninety-degree phase-shifting method
JP2015184209A5 (ja)
JP6572571B2 (ja) 発振器、電子機器および移動体
US20130314169A1 (en) Oscillating device, oscillating element and electronic apparatus
US11394371B2 (en) Semiconductor device
JP2020010207A (ja) 発振器、電子機器及び移動体
US8736251B2 (en) Digital sensing apparatus and digital readout module thereof
US8575994B2 (en) Circuit and method for generating a clock signal
US20050035772A1 (en) Method and device for determining the ratio between an RC time constant in an integrated circuit and a set value
JP2007324819A (ja) 遅延時間発生回路
JP2019070656A (ja) 半導体装置
JP5253318B2 (ja) 発振装置
JP2016152541A (ja) 発振回路、電子機器、移動体及び発振回路の調整方法
JP4036114B2 (ja) クロック発生回路
US10784870B2 (en) Electronic circuit, semiconductor integrated circuit and monitoring circuit mounted with the same, and electronic device
JP2009141459A (ja) 圧電発振器
JP2012199604A (ja) カウンター回路及びそれを内蔵した半導体集積回路
JP6739943B2 (ja) リング発振回路
JP5376516B2 (ja) 半導体装置
JP6199576B2 (ja) 試験回路、半導体集積装置、及び試験方法
JP2020173098A (ja) 周波数検知回路
JP2005165954A (ja) 発振装置および半導体集積回路装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150821

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160923

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160928

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161125

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161221

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170117

R150 Certificate of patent or registration of utility model

Ref document number: 6080497

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250