JP6080497B2 - 抵抗補正回路、抵抗補正方法、及び半導体装置 - Google Patents
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Description
図1は、本実施形態に係る半導体装置1を示す概略図である。
(数式1):F=VREFI/(VREFC×Rt×C)
尚、上式1中、Cは、周波数電圧変換回路10に含まれる容量値を示し、Rtは、補正対象抵抗素子Rtの抵抗値を示す。上記式1より、発振周波数Fと、補正対象抵抗素子Rtの抵抗値との間には、反比例の関係があることが理解される。すなわち、補正対象抵抗素子Rtの抵抗値が変動すれば、出力周波数の精度が低下する。
(数式2):Va=R1/(R2+R1)×Vr=R1/(R2+R1)×2Vb
(数式3):X1:Xt=1:ΔR1/(ΔR1−ΔR2)
(数式4):Xt=X1×ΔR1/(ΔR1−ΔR2)
(数式5):R2=(1+ΔR2×σ)×r0
(数式6):R1=(1+ΔR1×σ)×r0×(1+X1)
(数式7):Rt=(1+ΔRt×σ)×rt×(1+Xt)
(数式8):(1+Δ2×σ)×r0=(1+ΔR1×σ)×r0×(1+X1)
(数式9):1+X1=(1+ΔR2×σ)/(1+ΔR1×σ)
(数式10):X1={(1+ΔR2×σ)−(1+ΔR1×σ)}/(1+ΔR1×σ)=(ΔR2−ΔR1)×σ/(1+ΔR1×σ)
(数式11):Rt=(1+ΔR1×σ)×rt×{1+ΔR1/(ΔR1−ΔR2)×X1}
=(1+ΔR1×σ)×rt×{1+ΔR1/(ΔR1−ΔR2)×(ΔR2−ΔR1)×σ/(1+ΔR1×σ)
=rt×(1+ΔR1×σ)×{1−ΔR1×σ/(1+ΔR1×σ)}
=rt×(1+ΔR1×σ)×(1+ΔR1×σ−ΔR1×σ)/(1+ΔR1×σ)
=rt
(数式12):σ=EsDs2/6Df(1−Vs)R
尚、上式12において、Esはシリコン基板のヤング率を示し、Efは多結晶シリコン薄膜のヤング率を示し、Dfは多結晶シリコン薄膜の厚みを示し、Dsはシリコン基板の厚みを示し、Vsはシリコン基板のポアソン比を示す。
続いて、第2の実施形態について説明する。図8は、本実施形態に係るOCO5を示す回路図である。本実施形態では、抵抗補正回路15が、リラクゼーション型のOCO5に適用される場合について説明する。
(数式13):T=t1+t2+2×td
(数式14):t1=C/I1×(Vhigh−Vlow)
(数式15):t2=C/I2×(Vhigh−Vlow)
(数式16):I1=VrefI/R
(数式17):F=1/T=1/(2RtC×(Vhigh−Vlow)/VrefI+2×td)
2 フラッシュメモリ
3 RAM
4 CPU
5 OCO
7 半導体チップ
8 基準電圧発生回路
9 電流出力回路
10 周波数電圧変換回路
11 オペアンプ
12 容量
13 電圧制御発振回路
14 制御回路
15 抵抗補正回路
16 ROM又はヒューズ
17 オペアンプ
18 比較回路
19 補正回路
20 レジスタ(記憶回路)
21 乗算器
22 乗算器
23 加算器
24 加算器
25 フリップフロップ回路
26 フリップフロップ回路
27 抵抗素子要素
28 トランジスタ
29−1 比較回路
29−2 比較回路
30 RS−FF
31 積分回路
40 補正部
N−1〜N−x ノード
Rt 補正対象抵抗素子
R1 第1抵抗素子
R2 第2抵抗素子
R3 第3抵抗素子
R4 第4抵抗素子
T1〜T5 トランジスタ
S1、S2 スイッチ
C 容量
Claims (10)
- 半導体チップに設けられた、
応力と抵抗値との関係が第1関係である、第1抵抗素子と、
応力と抵抗値との関係が、応力に対する抵抗値の変動率が前記第1関係より小さい第2関係である、第2抵抗素子と、
応力と抵抗値との関係が前記第1関係である、補正対象抵抗素子と、
前記補正抵抗素子の抵抗値を制御する補正部と、
を具備し、
前記補正部は、前記第1抵抗素子の抵抗値と前記第2抵抗素子の抵抗値との間の差を検出し、検出結果に基づいて、前記補正対象抵抗素子の抵抗値を補正するように構成されている
抵抗補正回路を有する半導体装置。 - 請求項1に記載された抵抗補正回路であって、
前記第1関係と前記第2関係は異なり、前記補正対象抵抗素子の応力と抵抗値との関係は前記第1関係と等しい
抵抗補正回路。 - 請求項1又は2に記載された抵抗補正回路であって、
前記補正対象抵抗素子は、基準値の応力が加えられた場合に、抵抗値が目標値となるように設定されており、
前記第1抵抗素子は、前記基準値の応力が加えられた場合に、前記第2抵抗素子と抵抗値が等しくなるように、設定されている
抵抗補正回路。 - 請求項1に記載された抵抗補正回路であって、
前記補正部は、
前記第1抵抗素子の抵抗値と、前記第2抵抗素子の抵抗値とを比較する比較回路と、
前記比較回路による比較結果に基づいて、前記第1抵抗素子の抵抗値を前記第2抵抗素子の抵抗値に一致するように補正する、補正回路とを備え、
前記補正回路は、前記補正対象抵抗素子の抵抗値を、前記第1抵抗素子の抵抗値の補正量X1に応じた量だけ、補正するように構成されている
抵抗補正回路。 - 請求項4に記載された抵抗補正回路であって、
更に、
応力と抵抗値との関係が前記第2関係である、第3抵抗素子と、
応力と抵抗値との関係が前記第2関係である、第4抵抗素子と、
を具備し、
前記第1抵抗素子は、一端で第1電源に接続され、他端で第1ノードに接続され、
前記第2抵抗素子は、一端で第1ノードに接続され、他端で第2電源に接続され、
前記第3抵抗素子は、一端で前記第1電源に接続され、他端で第2ノードに接続され、
前記第4抵抗素子は、一端で第2ノードに接続され、他端で第2電源に接続され、
前記比較回路は、前記第1ノード及び前記第2ノードの電位を比較することにより、前記第1抵抗素子の抵抗値と前記第2抵抗素子の抵抗値とを比較し、
前記補正回路は、前記第1ノード及び前記第2ノードの電位が等しくなるように、前記第1抵抗素子の抵抗値を変化させることにより、前記第1抵抗素子の抵抗値を前記第2抵抗素子の抵抗値に一致するように補正する
抵抗補正回路。 - 請求項1乃至5のいずれかに記載された抵抗補正回路であって、
前記補正対象抵抗素子は、直列に接続された複数の抵抗素子要素を含み、
前記第1抵抗素子は、直列に接続された複数の抵抗素子要素を含み、
前記第2抵抗素子は、直列に接続された複数の抵抗素子要素を含み、
前記補正対象抵抗素子に含まれる複数の抵抗素子要素の各々は、第1抵抗素子要素であり、
前記第1抵抗素子に含まれる複数の抵抗素子要素の各々は、第1抵抗素子要素であり、
前記第2抵抗素子に含まれる複数の抵抗素子要素の各々は、第2抵抗素子要素であり、
前記複数の第1抵抗素子要素、及び前記複数の第2抵抗素子要素は、コモンセントロイド配置になるように、配置されている
抵抗補正回路。 - 請求項6に記載された抵抗補正回路であって、
前記複数の第1抵抗素子要素及び前記複数の第2抵抗素子要素は、第1方向において交互となり、前記第1方向に直交する第2方向においても交互になるように、配置されている
抵抗補正回路。 - 請求項6に記載された抵抗補正回路であって、
前記複数の第1抵抗素子要素は、複数の第1抵抗グループを含み、
前記複数の第2抵抗素子要素は、複数の第2抵抗グループを含み、
前記複数の第1抵抗グループは、第1方向に沿って並ぶ2つの前記第1抵抗素子要素を含み、
前記複数の第2抵抗グループは、前記第1方向に沿って並ぶ2つの前記第2抵抗素子要素を含み、
前記複数の第1抵抗グループ及び前記複数の第2抵抗グループは、前記第1方向において交互となり、前記第2方向においても交互となるように、配置されている
抵抗補正回路。 - 請求項1乃至8のいずれかに記載された抵抗補正回路と、
前記抵抗補正回路によって抵抗値が補正される、補正対象抵抗素子と、
前記補正対象抵抗素子の抵抗値に応じた周波数の信号を生成する、発振回路と、
を具備する
半導体装置。 - 半導体チップに設けられた第1抵抗素子の抵抗値と、前記半導体チップに設けられた第2抵抗素子の抵抗値と差を検出するステップと、
前記検出するステップにおける検出結果に基づいて、補正対象抵抗素子の抵抗値を補正するステップと、
を具備し、
前記第1抵抗素子の応力と抵抗値との関係は、第1関係であり、
前記第2抵抗素子の応力と抵抗値との関係は、応力に対する抵抗値の変動率が前記第1関係より小さい第2関係である、
抵抗値補正方法。
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