JP2697637B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2697637B2 JP2697637B2 JP6262133A JP26213394A JP2697637B2 JP 2697637 B2 JP2697637 B2 JP 2697637B2 JP 6262133 A JP6262133 A JP 6262133A JP 26213394 A JP26213394 A JP 26213394A JP 2697637 B2 JP2697637 B2 JP 2697637B2
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- terminal
- resistance element
- diffusion layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特
に、絶対精度を必要とする抵抗素子を用いた半導体装置
に関する。
に、絶対精度を必要とする抵抗素子を用いた半導体装置
に関する。
【０００２】
【従来の技術】従来、半導体基板内または半導体基板上
に形成される抵抗素子の抵抗値に絶対精度を必要とする
場合、レイアウト時に抵抗素子の抵抗幅を広く取った
り、また、ポリシリ抵抗の場合はエッチングによるばら
つきを低減するため周辺にダミーパターンを置くなどい
ろいろと工夫を要しているが、製造工程でのばらつきは
防止できず、ある程度のばらつきは生じるものとして回
路設計を行なっている。
に形成される抵抗素子の抵抗値に絶対精度を必要とする
場合、レイアウト時に抵抗素子の抵抗幅を広く取った
り、また、ポリシリ抵抗の場合はエッチングによるばら
つきを低減するため周辺にダミーパターンを置くなどい
ろいろと工夫を要しているが、製造工程でのばらつきは
防止できず、ある程度のばらつきは生じるものとして回
路設計を行なっている。
【０００３】そこで従来の半導体装置では、特性上絶対
精度を必要とする回路には、内部にヒューズを設け、ウ
ェハの製造工程が完了した後に抵抗値を調整するなどの
ことを行なっている。
精度を必要とする回路には、内部にヒューズを設け、ウ
ェハの製造工程が完了した後に抵抗値を調整するなどの
ことを行なっている。
【０００４】また、外部から制御電圧を加え、抵抗素子
の抵抗値を制御するなどの事も行なっており、この従来
の半導体装置について図６を参照して説明する。
の抵抗値を制御するなどの事も行なっており、この従来
の半導体装置について図６を参照して説明する。
【０００５】図６は、従来の半導体装置の一例の回路構
成図である。
成図である。
【０００６】従来の半導体装置は図６に示すように、Ｌ
ＳＩ内で５〔ｋΩ〕に設計され±３０％程度のばらつき
を持った抵抗素子である拡散層抵抗Ｒ10が５〔Ｖ〕とし
た電源電圧Ｖccに接続され、他方の端子は接地されてい
る。さらに、拡散層抵抗Ｒ10の制御用のＣ端子（図７参
照）には、制御用電圧が印加されている。この制御用電
圧を可変することにより拡散層抵抗Ｒ10の抵抗値は変化
する。また同様に、同一チップ内の他回路で使用してい
る抵抗Ｒ11，Ｒ12も同一の制御電圧を加えることによ
り、抵抗値を制御する。
ＳＩ内で５〔ｋΩ〕に設計され±３０％程度のばらつき
を持った抵抗素子である拡散層抵抗Ｒ10が５〔Ｖ〕とし
た電源電圧Ｖccに接続され、他方の端子は接地されてい
る。さらに、拡散層抵抗Ｒ10の制御用のＣ端子（図７参
照）には、制御用電圧が印加されている。この制御用電
圧を可変することにより拡散層抵抗Ｒ10の抵抗値は変化
する。また同様に、同一チップ内の他回路で使用してい
る抵抗Ｒ11，Ｒ12も同一の制御電圧を加えることによ
り、抵抗値を制御する。
【０００７】図７は、従来の半導体装置を構成している
抵抗素子である拡散層抵抗を含む基板の一構成例を示す
断面図である。
抵抗素子である拡散層抵抗を含む基板の一構成例を示す
断面図である。
【０００８】図７に示す拡散層抵抗を含む基板は、Ｐ型
シリコン基板５１０にＮ+ 埋込層５８５およびＮ+ 埋込
層５８５上にＮ型エピタキシャルからなるＮ型拡散層５
９０を設け、さらにＮ型拡散層５９０の内部にＰ型拡散
層抵抗となるＰ型不純物層５３０と、Ｎ+ 拡散層５４０
を設けた構造を有する。ここで、Ｎ型拡散層５９０は基
板バイアスを可変するため独立に設置されている。この
ような構造の半導体基板には、Ｐ型拡散層抵抗の両端子
としてのＡ端子５１５およびＢ端子５２５、Ｎ型拡散層
５９０の電位を制御するための制御端子であるＣ端子５
３５が設けられている。さらに、基板と各端子間には層
間膜５８０が設けられている。
シリコン基板５１０にＮ+ 埋込層５８５およびＮ+ 埋込
層５８５上にＮ型エピタキシャルからなるＮ型拡散層５
９０を設け、さらにＮ型拡散層５９０の内部にＰ型拡散
層抵抗となるＰ型不純物層５３０と、Ｎ+ 拡散層５４０
を設けた構造を有する。ここで、Ｎ型拡散層５９０は基
板バイアスを可変するため独立に設置されている。この
ような構造の半導体基板には、Ｐ型拡散層抵抗の両端子
としてのＡ端子５１５およびＢ端子５２５、Ｎ型拡散層
５９０の電位を制御するための制御端子であるＣ端子５
３５が設けられている。さらに、基板と各端子間には層
間膜５８０が設けられている。
【０００９】上記の構成では、Ａ端子５１５およびＢ端
子５２５間のＰ型不純物層５３０である拡散層抵抗は製
造ばらつきにより設計値に対して値がばらつき、必要と
する抵抗値になっていない。
子５２５間のＰ型不純物層５３０である拡散層抵抗は製
造ばらつきにより設計値に対して値がばらつき、必要と
する抵抗値になっていない。
【００１０】そこで、Ｃ端子５３５から外部電圧を加え
て拡散層抵抗用として独立に設けられたＮ型拡散層５９
０の電位を調節する。これにより、Ｐ型不純物層５３０
とＮ型拡散層５９０とのＰＮ接合面で空乏層が広がり、
Ａ端子５１５およびＢ端子５２５間の電流がコントロー
ルされ、Ａ端子５１５およびＢ端子５２５間の抵抗値が
制御される。
て拡散層抵抗用として独立に設けられたＮ型拡散層５９
０の電位を調節する。これにより、Ｐ型不純物層５３０
とＮ型拡散層５９０とのＰＮ接合面で空乏層が広がり、
Ａ端子５１５およびＢ端子５２５間の電流がコントロー
ルされ、Ａ端子５１５およびＢ端子５２５間の抵抗値が
制御される。
【００１１】
【発明が解決しようとする課題】しかしながら上述した
従来の抵抗値が制御される抵抗素子を含む半導体装置で
は、外部から制御端子に制御電圧を印加し、その印加電
圧を調節して抵抗値を設定するため、印加電圧を調節す
るための手間と時間がかかるという問題点がある。
従来の抵抗値が制御される抵抗素子を含む半導体装置で
は、外部から制御端子に制御電圧を印加し、その印加電
圧を調節して抵抗値を設定するため、印加電圧を調節す
るための手間と時間がかかるという問題点がある。
【００１２】また、抵抗素子の抵抗値の製造ばらつきを
少しでも低減するため、レイアウト時に抵抗幅を広くし
たり、ポリシリ抵抗の場合にはダミーパターンで周囲を
囲んだりするなどの手段を用いる場合は、チップ面積の
増大につながる上、著しい効果が期待できないという問
題点がある。
少しでも低減するため、レイアウト時に抵抗幅を広くし
たり、ポリシリ抵抗の場合にはダミーパターンで周囲を
囲んだりするなどの手段を用いる場合は、チップ面積の
増大につながる上、著しい効果が期待できないという問
題点がある。
【００１３】また、抵抗素子と、回路を構成するその他
の素子（不図示）を同じ基板に構成すると、誤動作の原
因となるため、別基板に構成しなければならず、レイア
ウト的に不利になるという問題点がある。さらに、Ｎ型
拡散層の電位を変化させるとＮ型拡散層とＰ型シリコン
基板との寄生容量がそのバイアスによって変化してしま
うという問題点がある。
の素子（不図示）を同じ基板に構成すると、誤動作の原
因となるため、別基板に構成しなければならず、レイア
ウト的に不利になるという問題点がある。さらに、Ｎ型
拡散層の電位を変化させるとＮ型拡散層とＰ型シリコン
基板との寄生容量がそのバイアスによって変化してしま
うという問題点がある。
【００１４】そこで本発明は、上述したような従来の技
術が有する問題点に鑑みてなされたものであって、印加
電圧調整のための手間と時間をかけず、またチップ面積
を増大せずに安定して絶対精度を必要とする抵抗素子を
用いる回路を設計することができる半導体装置を提供す
ることを目的とする。
術が有する問題点に鑑みてなされたものであって、印加
電圧調整のための手間と時間をかけず、またチップ面積
を増大せずに安定して絶対精度を必要とする抵抗素子を
用いる回路を設計することができる半導体装置を提供す
ることを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に本発明は、半導体基板内または半導体基板上に形成さ
れる抵抗素子と、該抵抗素子の抵抗値を可変制御するた
めの制御端子とを備えた半導体装置であって、前記抵抗
素子と直列に接続された、絶対精度が高く前記抵抗素子
と抵抗値が等しいリファレンス抵抗と、前記抵抗素子の
制御端子にフィードバックを掛けて前記抵抗素子の抵抗
値を前記リファレンス抵抗の抵抗値に限りなく近付ける
回路とを有し、前記抵抗素子の抵抗値のばらつきを低減
させることを特徴とする。
に本発明は、半導体基板内または半導体基板上に形成さ
れる抵抗素子と、該抵抗素子の抵抗値を可変制御するた
めの制御端子とを備えた半導体装置であって、前記抵抗
素子と直列に接続された、絶対精度が高く前記抵抗素子
と抵抗値が等しいリファレンス抵抗と、前記抵抗素子の
制御端子にフィードバックを掛けて前記抵抗素子の抵抗
値を前記リファレンス抵抗の抵抗値に限りなく近付ける
回路とを有し、前記抵抗素子の抵抗値のばらつきを低減
させることを特徴とする。
【００１６】また、前記回路は、前記リファレンス抵抗
を介して前記抵抗素子に印加される電圧の１／２の電圧
がプラス端子に印加され前記抵抗素子と前記リファレン
ス抵抗の中間電位がマイナス端子に印加され前記制御端
子が出力端子に接続されることによって前記抵抗素子と
前記リファレンス抵抗の中間電位を前記プラス端子に印
加される電圧と等しくする反転アンプであることを特徴
とする。
を介して前記抵抗素子に印加される電圧の１／２の電圧
がプラス端子に印加され前記抵抗素子と前記リファレン
ス抵抗の中間電位がマイナス端子に印加され前記制御端
子が出力端子に接続されることによって前記抵抗素子と
前記リファレンス抵抗の中間電位を前記プラス端子に印
加される電圧と等しくする反転アンプであることを特徴
とする。
【００１７】また、前記回路は、複数の抵抗素子の制御
端子に接続することにより前記各抵抗素子の抵抗値を前
記リファレンス抵抗の抵抗値に限りなく近付けることを
特徴とする半導体装置。
端子に接続することにより前記各抵抗素子の抵抗値を前
記リファレンス抵抗の抵抗値に限りなく近付けることを
特徴とする半導体装置。
【００１８】
【作用】上記のように構成された本発明では、抵抗値が
制御される抵抗素子に、絶対精度が高く抵抗値が抵抗素
子の抵抗値と等しい炭素皮膜抵抗などのリファレンス抵
抗を直列に接続し、リファレンス抵抗を一定の電圧で吊
る。
制御される抵抗素子に、絶対精度が高く抵抗値が抵抗素
子の抵抗値と等しい炭素皮膜抵抗などのリファレンス抵
抗を直列に接続し、リファレンス抵抗を一定の電圧で吊
る。
【００１９】ここで、反転アンプを設けてプラス端子は
リファレンス抵抗を吊っている電圧の１／２の電圧を印
加し、マイナス端子は抵抗素子とリファレンス抵抗の中
間電位を印加し、さらに、出力端子に抵抗素子の抵抗値
を制御するための制御電圧を印加するための制御端子を
接続する。すると、反転アンプは、マイナス端子に印加
される電圧がプラス端子に印加されているリファレンス
抵抗を吊っている電圧の１／２の電圧と等しくなるよう
に、出力端子から制御端子に印加する電圧を変化させ
る。制御端子に印加される電圧が変化すると、反転アン
プのプラス端子とマイナス端子に印加される電圧とが等
しくなる値に変化することによって、抵抗素子の抵抗値
がリファレンス抵抗の抵抗値に限りなく近付く。
リファレンス抵抗を吊っている電圧の１／２の電圧を印
加し、マイナス端子は抵抗素子とリファレンス抵抗の中
間電位を印加し、さらに、出力端子に抵抗素子の抵抗値
を制御するための制御電圧を印加するための制御端子を
接続する。すると、反転アンプは、マイナス端子に印加
される電圧がプラス端子に印加されているリファレンス
抵抗を吊っている電圧の１／２の電圧と等しくなるよう
に、出力端子から制御端子に印加する電圧を変化させ
る。制御端子に印加される電圧が変化すると、反転アン
プのプラス端子とマイナス端子に印加される電圧とが等
しくなる値に変化することによって、抵抗素子の抵抗値
がリファレンス抵抗の抵抗値に限りなく近付く。
【００２０】また、抵抗値が制御される抵抗素子を複数
個設けて各制御端子に反転アンプの出力端子を並列に接
続した場合は、接続された全ての抵抗素子の抵抗値がリ
ファレンス抵抗の抵抗値に限りなく近付く。
個設けて各制御端子に反転アンプの出力端子を並列に接
続した場合は、接続された全ての抵抗素子の抵抗値がリ
ファレンス抵抗の抵抗値に限りなく近付く。
【００２１】
【実施例】以下に、本発明の実施例について図面を参照
して説明する。
して説明する。
【００２２】図１は、本発明の半導体装置の一実施例の
回路構成図である。
回路構成図である。
【００２３】本実施例における半導体装置は図１に示す
ように、５〔ｋΩ〕でばらつき±１％程度の非常に精度
の良い炭素皮膜抵抗またはチップ抵抗などのリファレン
ス抵抗Ｒr と、ＬＳＩ内で５〔ｋΩ〕に設計され±３０
％程度のばらつきを持った抵抗素子である拡散層抵抗Ｒ
0 とを電源電圧Ｖccを５〔Ｖ〕とし、電源電圧Ｖccおよ
びグランド間に直列に接続し、これらの中間電位を反転
アンプＡＭＰ１のマイナス側に入力した構成を有する。
さらに、反転アンプＡＭＰ１のプラス側にリファレンス
抵抗Ｒr と拡散層抵抗Ｒ0 との理想的中間電位、この場
合は、２．５〔Ｖ〕を入力し、このときの反転アンプＡ
ＭＰ１の出力を、拡散層抵抗Ｒ0 に設けられた制御用の
Ｃ端子（図２（ｂ）参照）にフィードバックする回路構
成となっている。また同様に、同一チップ内の他回路で
使用している抵抗Ｒ1 ，Ｒ2 にフィードバックを行なう
ことで、ばらつきの少ない抵抗としている。
ように、５〔ｋΩ〕でばらつき±１％程度の非常に精度
の良い炭素皮膜抵抗またはチップ抵抗などのリファレン
ス抵抗Ｒr と、ＬＳＩ内で５〔ｋΩ〕に設計され±３０
％程度のばらつきを持った抵抗素子である拡散層抵抗Ｒ
0 とを電源電圧Ｖccを５〔Ｖ〕とし、電源電圧Ｖccおよ
びグランド間に直列に接続し、これらの中間電位を反転
アンプＡＭＰ１のマイナス側に入力した構成を有する。
さらに、反転アンプＡＭＰ１のプラス側にリファレンス
抵抗Ｒr と拡散層抵抗Ｒ0 との理想的中間電位、この場
合は、２．５〔Ｖ〕を入力し、このときの反転アンプＡ
ＭＰ１の出力を、拡散層抵抗Ｒ0 に設けられた制御用の
Ｃ端子（図２（ｂ）参照）にフィードバックする回路構
成となっている。また同様に、同一チップ内の他回路で
使用している抵抗Ｒ1 ，Ｒ2 にフィードバックを行なう
ことで、ばらつきの少ない抵抗としている。
【００２４】図２は、本発明の半導体装置を構成してい
る抵抗素子である拡散層抵抗を含む基板の一構成例を示
す図であり、図２（ａ）は、拡散層抵抗の摸式的レイア
ウトを示す平面図、図２（ｂ）は、図２（ａ）に示す拡
散層抵抗を含む基板のａ−ａ’線断面図である。
る抵抗素子である拡散層抵抗を含む基板の一構成例を示
す図であり、図２（ａ）は、拡散層抵抗の摸式的レイア
ウトを示す平面図、図２（ｂ）は、図２（ａ）に示す拡
散層抵抗を含む基板のａ−ａ’線断面図である。
【００２５】本実施例における半導体装置を構成してい
る拡散層抵抗を含む基板は図２（ｂ）に示すように、Ｐ
型シリコン基板１０上にＮウェル領域２０を設け、Ｎウ
ェル領域２０の内部には拡散層抵抗となるＰ型不純物層
３０と、Ｎ+ 拡散層４０を設けた構造を有する。このよ
うな構造の半導体基板には、拡散層抵抗の両端子として
Ａ端子１５およびＢ端子２５が、拡散層抵抗であるＰ型
不純物層３０に電圧を加えるためにＣ端子３５および制
御用電極６０が設けられている。さらに、制御用電極６
０の下には酸化膜５０が形成され、基板と各端子間には
層間膜８０が設けられており、またＮウェル領域を最高
電位にするためにＤ端子が設けられている。
る拡散層抵抗を含む基板は図２（ｂ）に示すように、Ｐ
型シリコン基板１０上にＮウェル領域２０を設け、Ｎウ
ェル領域２０の内部には拡散層抵抗となるＰ型不純物層
３０と、Ｎ+ 拡散層４０を設けた構造を有する。このよ
うな構造の半導体基板には、拡散層抵抗の両端子として
Ａ端子１５およびＢ端子２５が、拡散層抵抗であるＰ型
不純物層３０に電圧を加えるためにＣ端子３５および制
御用電極６０が設けられている。さらに、制御用電極６
０の下には酸化膜５０が形成され、基板と各端子間には
層間膜８０が設けられており、またＮウェル領域を最高
電位にするためにＤ端子が設けられている。
【００２６】また、図２（ａ）および図２（ｂ）に示す
ように、Ｐ型不純物層３０上に制御用電極６０（Ｃ端子
３５）が設けられ、Ｐ型不純物層３０が拡散層抵抗とな
る。拡散層抵抗の両端にはコンタクト９５により配線さ
れることにより拡散層抵抗に電流を流すためのＡ端子１
５およびＢ端子２５が設けられている。
ように、Ｐ型不純物層３０上に制御用電極６０（Ｃ端子
３５）が設けられ、Ｐ型不純物層３０が拡散層抵抗とな
る。拡散層抵抗の両端にはコンタクト９５により配線さ
れることにより拡散層抵抗に電流を流すためのＡ端子１
５およびＢ端子２５が設けられている。
【００２７】以下に、図２（ｂ）を参照にして上述した
拡散層抵抗が内蔵される基板の製造工程をＭＯＳトラン
ジスタの製造を含めて説明する。但し、本発明に関係の
ない工程を省略して説明する。
拡散層抵抗が内蔵される基板の製造工程をＭＯＳトラン
ジスタの製造を含めて説明する。但し、本発明に関係の
ない工程を省略して説明する。
【００２８】まず、濃度１×１０15〔アトム／ｃｍ3〕
のＰ型シリコン基板１０にＮ型不純物であるリンをドー
ズ量２×１０13〔アトム／ｃｍ2〕 、加速エネルギー１
５０〔ｋｅＶ〕でイオン注入を行ない、さらに１２００
〔℃〕で約８時間の押し込みを行なうことによりＮウェ
ル領域２０が形成される。
のＰ型シリコン基板１０にＮ型不純物であるリンをドー
ズ量２×１０13〔アトム／ｃｍ2〕 、加速エネルギー１
５０〔ｋｅＶ〕でイオン注入を行ない、さらに１２００
〔℃〕で約８時間の押し込みを行なうことによりＮウェ
ル領域２０が形成される。
【００２９】次に、Ｎウェル領域２０内部にＰ型不純物
であるボロンをドーズ量１×１０12〔アトム／ｃｍ2〕
、加速エネルギー３０〔ｋｅＶ〕でイオン注入を行な
うことで、シート抵抗率ρｓが０．６〔ｋΩ／μｍ
2□〕 のＰ型不純物層３０が形成される。Ｐ型不純物層
３０は工程短縮のためＭＯＳトランジスタのＶthを制御
するためのゲートボロン注入と併用して行なえる。図３
は、Ｐ型不純物層３０が形成されたときの不純物濃度分
布のシミュレーション結果を示す図である。
であるボロンをドーズ量１×１０12〔アトム／ｃｍ2〕
、加速エネルギー３０〔ｋｅＶ〕でイオン注入を行な
うことで、シート抵抗率ρｓが０．６〔ｋΩ／μｍ
2□〕 のＰ型不純物層３０が形成される。Ｐ型不純物層
３０は工程短縮のためＭＯＳトランジスタのＶthを制御
するためのゲートボロン注入と併用して行なえる。図３
は、Ｐ型不純物層３０が形成されたときの不純物濃度分
布のシミュレーション結果を示す図である。
【００３０】次に、ＭＯＳトランジスタのゲート電極を
形成するため、厚さ４００〔ｎｍ〕のＮ型多結晶シリコ
ンを堆積させパターンニングが行われるが、このときに
本抵抗素子の制御用電極６０が形成される。そして、制
御用電極６０の下面には厚さ３０〔ｎｍ〕の酸化膜５０
が存在している。酸化膜５０はＭＯＳトランジスタのゲ
ート酸化膜に対応する。
形成するため、厚さ４００〔ｎｍ〕のＮ型多結晶シリコ
ンを堆積させパターンニングが行われるが、このときに
本抵抗素子の制御用電極６０が形成される。そして、制
御用電極６０の下面には厚さ３０〔ｎｍ〕の酸化膜５０
が存在している。酸化膜５０はＭＯＳトランジスタのゲ
ート酸化膜に対応する。
【００３１】最後に層間膜８０を堆積させ、Ｐ型不純物
層３０の両端にアルミ配線７０によりＡ端子１５、Ｂ端
子２５、Ｃ端子３５を設ける。Ｄ端子４５はアルミ配線
７０およびＮ+ 拡散層４０によりＮウェル領域２０を最
高電位にするための端子である。
層３０の両端にアルミ配線７０によりＡ端子１５、Ｂ端
子２５、Ｃ端子３５を設ける。Ｄ端子４５はアルミ配線
７０およびＮ+ 拡散層４０によりＮウェル領域２０を最
高電位にするための端子である。
【００３２】さらに、上述した工程によって製造された
拡散層抵抗Ｒ0 の動作を説明する。
拡散層抵抗Ｒ0 の動作を説明する。
【００３３】シート抵抗率ρｓが０．６〔ｋΩ／μｍ2
□〕 の拡散層抵抗Ｒ0 のレイアウトをＷ／Ｌ＝１／５
〔μｍ〕で設計した場合、Ａ端子１５およびＢ端子２５
間の抵抗は、０．６×５＝３〔ｋΩ〕になる。しかし、
製造ばらつきによりロット間で±３０％ばらついたと考
えると、２．１〜３．９〔ｋΩ〕の設計マージンを考え
なければならない。
□〕 の拡散層抵抗Ｒ0 のレイアウトをＷ／Ｌ＝１／５
〔μｍ〕で設計した場合、Ａ端子１５およびＢ端子２５
間の抵抗は、０．６×５＝３〔ｋΩ〕になる。しかし、
製造ばらつきによりロット間で±３０％ばらついたと考
えると、２．１〜３．９〔ｋΩ〕の設計マージンを考え
なければならない。
【００３４】ここで図２（ｂ）に示した、制御用電極６
０の電位を、０〜５〔Ｖ〕まで可変したときのＡ端子１
５およびＢ端子２５間の電流値の特性のグラフを図４
に、図４の特性をＡ端子１５およびＢ端子２５間の抵抗
値に置き換えたグラフを図５に示す。
０の電位を、０〜５〔Ｖ〕まで可変したときのＡ端子１
５およびＢ端子２５間の電流値の特性のグラフを図４
に、図４の特性をＡ端子１５およびＢ端子２５間の抵抗
値に置き換えたグラフを図５に示す。
【００３５】拡散層抵抗Ｒ0 であるＰ型不純物層３０に
は酸化膜５０（図１参照）を挟んでＮ型多結晶シリコン
で構成された制御用電極６０があるため、この制御用電
極６０の電位を、０〜５〔Ｖ〕まで可変すると拡散層抵
抗Ｒ0 は３〜１０〔ｋΩ〕まで可変できることが図５か
らわかる。
は酸化膜５０（図１参照）を挟んでＮ型多結晶シリコン
で構成された制御用電極６０があるため、この制御用電
極６０の電位を、０〜５〔Ｖ〕まで可変すると拡散層抵
抗Ｒ0 は３〜１０〔ｋΩ〕まで可変できることが図５か
らわかる。
【００３６】この現象は制御用電極６０に電圧を加える
ことによりＰ型不純物層３０の少数キャリアが制御用電
極６０の下部に誘導されて反転層（不図示）が形成され
ることで、Ａ端子１５およびＢ端子２５間のキャリアの
動きが制御されることによるものである。
ことによりＰ型不純物層３０の少数キャリアが制御用電
極６０の下部に誘導されて反転層（不図示）が形成され
ることで、Ａ端子１５およびＢ端子２５間のキャリアの
動きが制御されることによるものである。
【００３７】ここで、反転層が形成されると反転層にキ
ャリアが集められるため、反転層の周囲にはキャリアが
ほとんど存在しない空乏層（不図示）が形成される。こ
の空乏層は、制御用電極６０に加えられる電圧が高くな
っていくと、大きく広がっていくが、Ｐ型不純物層３０
のジャンクションまで伸びた時点で空乏層によりＰ型不
純物層３０は領域が分離されてピンチオフ状態になるた
め、Ａ端子１５およびＢ端子２５間の抵抗値は飽和す
る。
ャリアが集められるため、反転層の周囲にはキャリアが
ほとんど存在しない空乏層（不図示）が形成される。こ
の空乏層は、制御用電極６０に加えられる電圧が高くな
っていくと、大きく広がっていくが、Ｐ型不純物層３０
のジャンクションまで伸びた時点で空乏層によりＰ型不
純物層３０は領域が分離されてピンチオフ状態になるた
め、Ａ端子１５およびＢ端子２５間の抵抗値は飽和す
る。
【００３８】このときＡ端子１５およびＢ端子２５間の
電位差をあまり大きくすると、反転層が空乏化しパンチ
スルーを引き起こすので、Ｐ型不純物３０の濃度とジャ
ンクションの深さに注意が必要である。
電位差をあまり大きくすると、反転層が空乏化しパンチ
スルーを引き起こすので、Ｐ型不純物３０の濃度とジャ
ンクションの深さに注意が必要である。
【００３９】次に、本実施例における半導体装置を用い
て上述した拡散層抵抗Ｒ0 の抵抗値がどのように自動制
御されるかを説明する。
て上述した拡散層抵抗Ｒ0 の抵抗値がどのように自動制
御されるかを説明する。
【００４０】図１に示したように、拡散層抵抗Ｒ0 の回
路設計値を５〔ｋΩ〕とし（但し、デバイス設計値は３
〔ｋΩ〕）、反転アンプＡＭＰ１の出力を制御用電極６
０に接続する。これにより拡散層抵抗Ｒ0 の抵抗値が５
〔ｋΩ〕で安定する３通りの状態について以下に説明す
る。
路設計値を５〔ｋΩ〕とし（但し、デバイス設計値は３
〔ｋΩ〕）、反転アンプＡＭＰ１の出力を制御用電極６
０に接続する。これにより拡散層抵抗Ｒ0 の抵抗値が５
〔ｋΩ〕で安定する３通りの状態について以下に説明す
る。
【００４１】（１）拡散層抵抗Ｒ0 の抵抗値がプラス３
０％にばらついた場合、デバイス設計値３〔ｋΩ〕が
３．９〔ｋΩ〕にばらつくということは、回路設計値５
〔ｋΩ〕で考えれば図５の点線からわかるように６．５
〔ｋΩ〕までばらつくこととなる。
０％にばらついた場合、デバイス設計値３〔ｋΩ〕が
３．９〔ｋΩ〕にばらつくということは、回路設計値５
〔ｋΩ〕で考えれば図５の点線からわかるように６．５
〔ｋΩ〕までばらつくこととなる。
【００４２】図１においてリファレンス抵抗Ｒr の抵抗
値は５〔ｋΩ〕固定であり、また拡散層抵抗Ｒ0 の抵抗
値が６．５〔ｋΩ〕であることにより中間電位は２．８
〔Ｖ〕となり反転アンプＡＭＰ１のマイナス端子に入力
される。反転アンプＡＭＰ１の基準電圧は２．５〔Ｖ〕
に設定しているため、反転アンプ１のマイナス端子の入
力を２．５〔Ｖ〕にするように反転アンプＡＭＰ１の出
力から制御用電極６０にフィードバックが掛かり拡散層
抵抗Ｒ0 に加わる電圧値が変化し、抵抗値は定状状態に
なる。具体的にいうと、反転アンプＡＭＰ１の出力が
２．７〔Ｖ〕になったときに拡散層抵抗Ｒ0 の抵抗値は
５〔ｋΩ〕一定になる。
値は５〔ｋΩ〕固定であり、また拡散層抵抗Ｒ0 の抵抗
値が６．５〔ｋΩ〕であることにより中間電位は２．８
〔Ｖ〕となり反転アンプＡＭＰ１のマイナス端子に入力
される。反転アンプＡＭＰ１の基準電圧は２．５〔Ｖ〕
に設定しているため、反転アンプ１のマイナス端子の入
力を２．５〔Ｖ〕にするように反転アンプＡＭＰ１の出
力から制御用電極６０にフィードバックが掛かり拡散層
抵抗Ｒ0 に加わる電圧値が変化し、抵抗値は定状状態に
なる。具体的にいうと、反転アンプＡＭＰ１の出力が
２．７〔Ｖ〕になったときに拡散層抵抗Ｒ0 の抵抗値は
５〔ｋΩ〕一定になる。
【００４３】（２）拡散装抵抗Ｒ0 の抵抗値がマイナス
３０％ばらついた場合、デバイス設計値３〔ｋΩ〕が
２．１〔ｋΩ〕にばらつくということは、回路設計値５
〔ｋΩ〕で考えれば図５の点線からわかるように３．５
〔ｋΩ〕までばらつくこととなる。
３０％ばらついた場合、デバイス設計値３〔ｋΩ〕が
２．１〔ｋΩ〕にばらつくということは、回路設計値５
〔ｋΩ〕で考えれば図５の点線からわかるように３．５
〔ｋΩ〕までばらつくこととなる。
【００４４】図１においてリファレンス抵抗Ｒr の抵抗
値は５〔ｋΩ〕固定であり、また拡散層抵抗Ｒ0 の抵抗
値が３．５〔ｋΩ〕であることにより中間電位は２．１
〔Ｖ〕となり反転アンプＡＭＰ１のマイナス端子に入力
される。反転アンプＡＭＰ１の基準電圧は２．５〔Ｖ〕
に設定しているため、反転アンプ１のマイナス端子の入
力を２．５〔Ｖ〕にするように反転アンプＡＭＰ１の出
力から制御用電極６０にフィードバックが掛かり拡散層
抵抗Ｒ0に加わる電圧値が変化し、抵抗値は定状状態に
なる。具体的にいうと、反転アンプＡＭＰ１の出力が
４．４〔Ｖ〕になったときに拡散装抵抗Ｒ0 の抵抗値は
５〔ｋΩ〕一定になる。
値は５〔ｋΩ〕固定であり、また拡散層抵抗Ｒ0 の抵抗
値が３．５〔ｋΩ〕であることにより中間電位は２．１
〔Ｖ〕となり反転アンプＡＭＰ１のマイナス端子に入力
される。反転アンプＡＭＰ１の基準電圧は２．５〔Ｖ〕
に設定しているため、反転アンプ１のマイナス端子の入
力を２．５〔Ｖ〕にするように反転アンプＡＭＰ１の出
力から制御用電極６０にフィードバックが掛かり拡散層
抵抗Ｒ0に加わる電圧値が変化し、抵抗値は定状状態に
なる。具体的にいうと、反転アンプＡＭＰ１の出力が
４．４〔Ｖ〕になったときに拡散装抵抗Ｒ0 の抵抗値は
５〔ｋΩ〕一定になる。
【００４５】（３）拡散層抵抗Ｒ0 の抵抗値が５〔ｋ
Ω〕一定でばらつかなかった場合、上記（１），（２）
で示した通り反転アンプＡＭＰ１の出力が３．６〔Ｖ〕
になったときに、拡散層抵抗Ｒ0 の抵抗値は５〔ｋΩ〕
一定となる。
Ω〕一定でばらつかなかった場合、上記（１），（２）
で示した通り反転アンプＡＭＰ１の出力が３．６〔Ｖ〕
になったときに、拡散層抵抗Ｒ0 の抵抗値は５〔ｋΩ〕
一定となる。
【００４６】上述のように本実施例の半導体装置は、Ｌ
ＳＩ外部の非常に精度の良い抵抗（例えば炭素皮膜抵抗
やチップ抵抗）をリファレンスとして、ＬＳＩ内部で使
用する抵抗に反転アンプなどを用い、フィードバックを
掛けて設計抵抗値に自動的に制御を行なうことによっ
て、製造工程などによるばらつきを回路構成により抑
え、印加電圧調整のための手間と時間をかけず、またチ
ップ面積を増大せずに安定して絶対精度を必要とする抵
抗素子を用いる回路を設計することができる。
ＳＩ外部の非常に精度の良い抵抗（例えば炭素皮膜抵抗
やチップ抵抗）をリファレンスとして、ＬＳＩ内部で使
用する抵抗に反転アンプなどを用い、フィードバックを
掛けて設計抵抗値に自動的に制御を行なうことによっ
て、製造工程などによるばらつきを回路構成により抑
え、印加電圧調整のための手間と時間をかけず、またチ
ップ面積を増大せずに安定して絶対精度を必要とする抵
抗素子を用いる回路を設計することができる。
【００４７】また、本実施例では、拡散層抵抗Ｒ0 が自
動的に５〔ｋΩ〕一定になることについて説明したが、
ＬＳＩチップ内に本回路を一回路構成し、反転アンプＡ
ＭＰ１の出力を他の抵抗素子の制御用電極に配線するだ
けで全ての抵抗を同様に制御することもできる。
動的に５〔ｋΩ〕一定になることについて説明したが、
ＬＳＩチップ内に本回路を一回路構成し、反転アンプＡ
ＭＰ１の出力を他の抵抗素子の制御用電極に配線するだ
けで全ての抵抗を同様に制御することもできる。
【００４８】ここで反転アンプＡＭＰ１の基準電圧の決
め方について補足する。各抵抗値を設計通りに設定して
も電源電圧が変動してしまうと、中間電位がずれてしま
うという問題点がある。そこで、反転アンプの基準電圧
を電源電圧の抵抗分圧によって用いれば、電源電圧の変
動にともなって反転アンプの基準電圧も適宜変動するた
め中間電位がずれてしまうということはなくなる。
め方について補足する。各抵抗値を設計通りに設定して
も電源電圧が変動してしまうと、中間電位がずれてしま
うという問題点がある。そこで、反転アンプの基準電圧
を電源電圧の抵抗分圧によって用いれば、電源電圧の変
動にともなって反転アンプの基準電圧も適宜変動するた
め中間電位がずれてしまうということはなくなる。
【００４９】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。
ているので、以下に記載するような効果を奏する。
【００５０】請求項１に記載のものにおいては、抵抗値
が制御される抵抗素子に一定の電圧で吊られ絶対精度が
高く抵抗値が抵抗素子の抵抗値と等しい炭素皮膜抵抗な
どのリファレンス抵抗を直列に接続し、さらに、抵抗素
子上に設けられた制御端子にフィードバックを掛けて抵
抗素子に印加する電圧を決められた値に限りなく近付け
る回路を設けたため、抵抗素子の抵抗値を自動的に制御
することができて、抵抗素子の制御端子への印加電圧調
整のための手間と時間をかけずに安定して絶対精度を必
要とする抵抗素子を用いる回路を設計することができ
る。
が制御される抵抗素子に一定の電圧で吊られ絶対精度が
高く抵抗値が抵抗素子の抵抗値と等しい炭素皮膜抵抗な
どのリファレンス抵抗を直列に接続し、さらに、抵抗素
子上に設けられた制御端子にフィードバックを掛けて抵
抗素子に印加する電圧を決められた値に限りなく近付け
る回路を設けたため、抵抗素子の抵抗値を自動的に制御
することができて、抵抗素子の制御端子への印加電圧調
整のための手間と時間をかけずに安定して絶対精度を必
要とする抵抗素子を用いる回路を設計することができ
る。
【００５１】請求項２に記載のものにおいては、抵抗値
が制御される抵抗素子の制御端子にフィードバックを掛
けて抵抗素子に印加する電圧を決められた値に限りなく
近付ける回路として反転アンプを設けてプラス端子には
リファレンス抵抗を吊っている電圧の１／２の電圧を印
加し、マイナス端子には抵抗素子とリファレンス抵抗の
中間電位を印加し、出力端子には抵抗素子上に設けられ
た制御端子を接続したため、反転アンプはプラス端子と
マイナス端子に印加される電圧が等しくなるように、出
力端子から制御端子に印加する電圧を変化させ、それに
より抵抗素子の抵抗値を自動的に変化させてリファレン
ス抵抗の抵抗値に限りなく近付けることができて、請求
項１の効果と同様に抵抗素子の制御端子への印加電圧調
整のための手間と時間をかけずに安定して絶対精度を必
要とする抵抗素子を用いる回路を設計することができ
る。
が制御される抵抗素子の制御端子にフィードバックを掛
けて抵抗素子に印加する電圧を決められた値に限りなく
近付ける回路として反転アンプを設けてプラス端子には
リファレンス抵抗を吊っている電圧の１／２の電圧を印
加し、マイナス端子には抵抗素子とリファレンス抵抗の
中間電位を印加し、出力端子には抵抗素子上に設けられ
た制御端子を接続したため、反転アンプはプラス端子と
マイナス端子に印加される電圧が等しくなるように、出
力端子から制御端子に印加する電圧を変化させ、それに
より抵抗素子の抵抗値を自動的に変化させてリファレン
ス抵抗の抵抗値に限りなく近付けることができて、請求
項１の効果と同様に抵抗素子の制御端子への印加電圧調
整のための手間と時間をかけずに安定して絶対精度を必
要とする抵抗素子を用いる回路を設計することができ
る。
【００５２】請求項３に記載のものにおいては、複数の
抵抗素子の制御端子に、フィードバックを掛けて抵抗素
子に印加する電圧を決められた値に限りなく近付ける回
路を並列に接続したため、接続された全ての抵抗素子の
抵抗値をリファレンス抵抗の抵抗値に限りなく近付ける
ことができる。
抵抗素子の制御端子に、フィードバックを掛けて抵抗素
子に印加する電圧を決められた値に限りなく近付ける回
路を並列に接続したため、接続された全ての抵抗素子の
抵抗値をリファレンス抵抗の抵抗値に限りなく近付ける
ことができる。
【図１】本発明の半導体装置の一実施例の回路構成図で
ある。
ある。
【図２】本発明の半導体装置を構成している抵抗素子で
ある拡散層抵抗を含む基板の一構成例を示す図であり、
（ａ）は拡散層抵抗部の摸式的レイアウトを示す平面
図、（ｂ）は（ａ）に示す拡散層抵抗を含む基板のａ−
ａ’線断面図である。
ある拡散層抵抗を含む基板の一構成例を示す図であり、
（ａ）は拡散層抵抗部の摸式的レイアウトを示す平面
図、（ｂ）は（ａ）に示す拡散層抵抗を含む基板のａ−
ａ’線断面図である。
【図３】Ｐ型不純物層３０が形成されたときの不純物濃
度分布のシミュレーション結果を示す図である。
度分布のシミュレーション結果を示す図である。
【図４】制御用電極の電位を、０〜５〔Ｖ〕まで可変し
たときのＡ端子およびＢ端子間の電流値の特性を示すグ
ラフである。
たときのＡ端子およびＢ端子間の電流値の特性を示すグ
ラフである。
【図５】図４の特性をＡ端子およびＢ端子間の抵抗値に
置き換えたグラフである。
置き換えたグラフである。
【図６】従来の半導体装置の一例の回路構成図である。
【図７】従来の半導体装置を構成している抵抗素子であ
る拡散層抵抗を含む基板の一構成例を示す断面図であ
る。
る拡散層抵抗を含む基板の一構成例を示す断面図であ
る。
１０ Ｐ型シリコン基板 １５ Ａ端子 ２０ Ｎウェル領域 ２５ Ｂ端子 ３０ Ｐ型不純物層 ３５ Ｃ端子 ４０ Ｎ+ 拡散層 ４５ Ｄ端子 ５０ 酸化膜 ６０ 制御用電極 ７０ アルミ配線 ８０ 層間膜 ９５ コンタクト Ｒr リファレンス抵抗 Ｒ0 Ｐ型拡散層抵抗 Ｒ1，Ｒ2 同一チップ内の他回路で使用している抵抗 ＡＭＰ１ 反転アンプ Ｖcc 電源電圧
Claims (3)
- 【請求項１】 半導体基板内または半導体基板上に形成
される抵抗素子と、該抵抗素子の抵抗値を可変制御する
ための制御端子とを備えた半導体装置であって、 前記抵抗素子と直列に接続された、絶対精度が高く前記
抵抗素子と抵抗値が等しいリファレンス抵抗と、 前記抵抗素子の制御端子にフィードバックを掛けて前記
抵抗素子の抵抗値を前記リファレンス抵抗の抵抗値に限
りなく近付ける回路とを有し、前記抵抗素子の抵抗値のばらつきを低減させることを特
徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記回路は、前記リファレンス抵抗を介して前記抵抗素
子に印加される電圧の１／２の電圧がプラス端子に印加
され前記抵抗素子と前記リファレンス抵抗の中間電位が
マイナス端子に印加され前記制御端子が出力端子に接続
されることによって前記抵抗素子と前記リファレンス抵
抗の中間電位を前記プラス端子に印加される電圧と等し
くする反転アンプであることを特徴とする半導体装置。 - 【請求項３】 請求項１または請求項２に記載の半導体
装置において、 前記回路は、複数の抵抗素子の制御端子に接続すること
により前記各抵抗素子の抵抗値を前記リファレンス抵抗
の抵抗値に限りなく近付けることを特徴とする半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6262133A JP2697637B2 (ja) | 1994-10-26 | 1994-10-26 | 半導体装置 |
| US08/543,293 US5675269A (en) | 1994-10-26 | 1995-10-16 | Semiconductor device including resistor having precise resistance value |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6262133A JP2697637B2 (ja) | 1994-10-26 | 1994-10-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125122A JPH08125122A (ja) | 1996-05-17 |
| JP2697637B2 true JP2697637B2 (ja) | 1998-01-14 |
Family
ID=17371519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6262133A Expired - Lifetime JP2697637B2 (ja) | 1994-10-26 | 1994-10-26 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5675269A (ja) |
| JP (1) | JP2697637B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6147520A (en) * | 1997-12-18 | 2000-11-14 | Lucent Technologies, Inc. | Integrated circuit having controlled impedance |
| US6133772A (en) * | 1998-12-14 | 2000-10-17 | Ati International Srl | Differential input receiver and method for reducing noise |
| US6433717B1 (en) | 2000-05-31 | 2002-08-13 | Cygnal Integrated Products, Inc. | D/A resistor strings with cross coupling switches |
| JP2005094678A (ja) | 2003-09-19 | 2005-04-07 | Sanyo Electric Co Ltd | ビデオ信号処理装置及びテレビジョン受像装置 |
| US8618866B2 (en) * | 2005-04-29 | 2013-12-31 | Ati Technologies Ulc | Apparatus and methods for balancing supply voltages |
| JP6080497B2 (ja) * | 2012-10-31 | 2017-02-15 | ルネサスエレクトロニクス株式会社 | 抵抗補正回路、抵抗補正方法、及び半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4647841A (en) * | 1985-10-21 | 1987-03-03 | Motorola, Inc. | Low voltage, high precision current source |
| JPS6439757A (en) * | 1987-08-06 | 1989-02-10 | Nec Corp | Mos transistor resistor |
| US4990845A (en) * | 1989-12-18 | 1991-02-05 | Alfred E. Mann Foundation For Scientific Research | Floating current source |
| JPH03226008A (ja) * | 1990-01-30 | 1991-10-07 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH03235292A (ja) * | 1990-02-09 | 1991-10-21 | Toshiba Corp | 差動増幅回路 |
| JPH04208517A (ja) * | 1990-11-30 | 1992-07-30 | Nec Corp | 半導体装置 |
| JPH04291608A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | 電源回路 |
| JPH04369012A (ja) * | 1991-06-17 | 1992-12-21 | Sharp Corp | バイアス回路 |
| JP2785548B2 (ja) * | 1991-10-25 | 1998-08-13 | 日本電気株式会社 | 半導体メモリ |
-
1994
- 1994-10-26 JP JP6262133A patent/JP2697637B2/ja not_active Expired - Lifetime
-
1995
- 1995-10-16 US US08/543,293 patent/US5675269A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08125122A (ja) | 1996-05-17 |
| US5675269A (en) | 1997-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6313515B1 (en) | Reference voltage supply circuit | |
| US4965220A (en) | Method of manufacturing a semiconductor integrated circuit device comprising an MOS transistor and a bipolar transistor | |
| US5422298A (en) | Method of manufacturing a precision integrated resistor | |
| JP4162515B2 (ja) | 半導体装置およびその製造方法 | |
| US4673969A (en) | Semiconductor device having multiple conductive layers and the method of manufacturing the semiconductor device | |
| JP2697637B2 (ja) | 半導体装置 | |
| US8686478B2 (en) | Methods of forming and programming an electronically programmable resistor | |
| US4034395A (en) | Monolithic integrated circuit having a plurality of resistor regions electrically connected in series | |
| US6987309B2 (en) | Semiconductor device applied to a variable capacitance capacitor and amplifier | |
| US8823137B2 (en) | Semiconductor device | |
| JP3054937B2 (ja) | 半導体装置とその製造方法 | |
| JPS6238865B2 (ja) | ||
| JPH04225238A (ja) | ラテラルトランジスタ及びそれを用いたカレントミラー回路 | |
| JP3113202B2 (ja) | 半導体装置 | |
| JP2001320019A (ja) | 半導体装置の製造方法 | |
| US20080252410A1 (en) | Resistor structure and fabricating method thereof | |
| JP2024047597A (ja) | 半導体装置 | |
| JPH02122545A (ja) | セミカスタム半導体集積回路の設計方法 | |
| JP3522462B2 (ja) | バイポーラトランジスタｅｃｌ装置及びその製造方法 | |
| Hilleringmann | MOS Technologies for Circuit Integration | |
| KR100493587B1 (ko) | 반도체장치및그제조방법 | |
| JPH09283706A (ja) | 半導体装置及びその製造方法 | |
| JPH04146660A (ja) | 入出力保護素子及びその製造方法 | |
| JPS63142669A (ja) | 半導体記憶装置 | |
| JPS6352467A (ja) | 抵抗素子 |