JP3522462B2 - バイポーラトランジスタｅｃｌ装置及びその製造方法 - Google Patents
バイポーラトランジスタｅｃｌ装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＥＣＬ（Ｅｍｉｔ
ｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）ＩＣに係り、特
に、バイポーラトランジスタＥＣＬ装置及びその製造方
法に関するものである。
ｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）ＩＣに係り、特
に、バイポーラトランジスタＥＣＬ装置及びその製造方
法に関するものである。
【０００２】
【従来の技術】ＥＣＬは、高速動作が可能な論理回路で
あり、二つ以上のトランジスタのエミッタを共通の負荷
を介して接続する。
あり、二つ以上のトランジスタのエミッタを共通の負荷
を介して接続する。
【０００３】図５はかかる従来のトレンチ分離ダブルポ
リシリコン型のトランジスタを用いたＥＣＬ回路の平面
図である。
リシリコン型のトランジスタを用いたＥＣＬ回路の平面
図である。
【０００４】図５において、１はトランジスタ、２はベ
ース電極、３はコレクタコンタクト、４はエミッタ電
極、５はトレンチ分離枠、６は抵抗素子（多結晶シリコ
ン膜）、７は低抵抗部、８は抵抗コンタクト（トランジ
スタ側）、９は抵抗コンタクト（Ｖｃｃ電源側）、１０
は多結晶シリコン膜突出部、１１はＶｃｃ電源配線、１
２は入力配線Ｉ、１３は入力配線II、１４は出力配線
Ｉ、１５は出力配線II、１６はＶｅｅ配線である。
ース電極、３はコレクタコンタクト、４はエミッタ電
極、５はトレンチ分離枠、６は抵抗素子（多結晶シリコ
ン膜）、７は低抵抗部、８は抵抗コンタクト（トランジ
スタ側）、９は抵抗コンタクト（Ｖｃｃ電源側）、１０
は多結晶シリコン膜突出部、１１はＶｃｃ電源配線、１
２は入力配線Ｉ、１３は入力配線II、１４は出力配線
Ｉ、１５は出力配線II、１６はＶｅｅ配線である。
【０００５】この図に示すように、トレンチ分離ダブル
ポリシリコン型のトランジスタを用いたＥＣＬ回路にお
いては、トランジスタ及び抵抗素子のペアの比精度を確
保することが要求される。そのため全く同じマスクパタ
ーンにより形成されるトランジスタ及び抵抗素子を近接
して、同方向に対称的に配置し配線することにより、ホ
トリソ技術における寸法差の問題や、拡散及びＣＶＤ処
理におけるガスのユニフォーミティの不均一からくる拡
散プロファイルの差や、膜厚差の問題を解消してきた。
ポリシリコン型のトランジスタを用いたＥＣＬ回路にお
いては、トランジスタ及び抵抗素子のペアの比精度を確
保することが要求される。そのため全く同じマスクパタ
ーンにより形成されるトランジスタ及び抵抗素子を近接
して、同方向に対称的に配置し配線することにより、ホ
トリソ技術における寸法差の問題や、拡散及びＣＶＤ処
理におけるガスのユニフォーミティの不均一からくる拡
散プロファイルの差や、膜厚差の問題を解消してきた。
【０００６】トランジスタにつながる抵抗の実質的な値
は、抵抗素子本体の高抵抗部と、コンタクト抵抗を下げ
るため不純物濃度を高くした低抵抗部と、そこにつなが
る配線との間のコンタクト抵抗及び配線抵抗から成る。
は、抵抗素子本体の高抵抗部と、コンタクト抵抗を下げ
るため不純物濃度を高くした低抵抗部と、そこにつなが
る配線との間のコンタクト抵抗及び配線抵抗から成る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
た従来構造のＥＣＬデバイスにおいて、トランジスタは
互いに近傍に作製することにより、その特性を近付ける
ことができ、また、抵抗についても本体及び低抵抗部、
更に配線抵抗については互いに近傍に配置することによ
り、その値を近付けることができるが、配線材料と多結
晶シリコンのコンタクト抵抗、及び配線材料と単結晶シ
リコンのコンタクト抵抗はコンタクト部における多結晶
シリコンや配線材のグレイン形成状況によって異なるた
め、比精度を劣化させる重大な要因となっている。
た従来構造のＥＣＬデバイスにおいて、トランジスタは
互いに近傍に作製することにより、その特性を近付ける
ことができ、また、抵抗についても本体及び低抵抗部、
更に配線抵抗については互いに近傍に配置することによ
り、その値を近付けることができるが、配線材料と多結
晶シリコンのコンタクト抵抗、及び配線材料と単結晶シ
リコンのコンタクト抵抗はコンタクト部における多結晶
シリコンや配線材のグレイン形成状況によって異なるた
め、比精度を劣化させる重大な要因となっている。
【０００８】本発明は、上記問題点を除去し、コンタク
ト抵抗の差による比精度の劣化を改善することができる
バイポーラトランジスタＥＣＬ装置及びその製造方法を
提供することを目的とする。
ト抵抗の差による比精度の劣化を改善することができる
バイポーラトランジスタＥＣＬ装置及びその製造方法を
提供することを目的とする。
【０００９】
【課題を解決するための手段】（１）高速バイポーラト
ランジスタＥＣＬ装置において、差動増幅部のペアの抵
抗として連続したコの字形の多結晶シリコン膜を用い、
中間に１つのＶｃｃ電源の配線コンタクトを有する抵抗
素子を設けるようにしたものである。
ランジスタＥＣＬ装置において、差動増幅部のペアの抵
抗として連続したコの字形の多結晶シリコン膜を用い、
中間に１つのＶｃｃ電源の配線コンタクトを有する抵抗
素子を設けるようにしたものである。
【００１０】（２）上記（１）記載のバイポーラトラン
ジスタＥＣＬ装置において、前記Ｖｃｃ電源側の配線コ
ンタクト部が突出し、その突出部を全て配線電極で覆う
構造を有するようにしたものである。
ジスタＥＣＬ装置において、前記Ｖｃｃ電源側の配線コ
ンタクト部が突出し、その突出部を全て配線電極で覆う
構造を有するようにしたものである。
【００１１】（３）抵抗素子としてｐ形の抵抗を用いる
高速バイポーラトランジスタＥＣＬ装置の製造方法にお
いて、ＳＯＩ基板に高濃度のｎ形層を形成し、低濃度の
ｐ形エピタキシャル層を形成する工程と、トランジスタ
と抵抗を内包するトレンチ分離枠を形成する工程と、コ
レクタコンタクト領域にｎ形不純物をイオン注入し、活
性化のための熱処理を施す工程と、抵抗となるｐ形拡散
層を形成する工程と、前記コレクタコンタクト領域と一
部重なる抵抗コンタクト領域にｐ形不純物をイオン注入
し、活性化のための熱処理を施す工程とを施すようにし
たものである。
高速バイポーラトランジスタＥＣＬ装置の製造方法にお
いて、ＳＯＩ基板に高濃度のｎ形層を形成し、低濃度の
ｐ形エピタキシャル層を形成する工程と、トランジスタ
と抵抗を内包するトレンチ分離枠を形成する工程と、コ
レクタコンタクト領域にｎ形不純物をイオン注入し、活
性化のための熱処理を施す工程と、抵抗となるｐ形拡散
層を形成する工程と、前記コレクタコンタクト領域と一
部重なる抵抗コンタクト領域にｐ形不純物をイオン注入
し、活性化のための熱処理を施す工程とを施すようにし
たものである。
【００１２】（４）抵抗素子としてｎ形の抵抗を用いる
高速バイポーラトランジスタＥＣＬ装置の製造方法にお
いて、ＳＯＩ基板に抵抗形成領域を除いて高濃度のｎ形
層を形成し、低濃度のｎ形エピタキシャル層を形成する
工程と、トランジスタと抵抗を内包するトレンチ分離枠
を形成する工程と、コレクタコンタクト領域並びに抵抗
コンタクト領域にｎ形不純物をイオン注入し、活性化の
ための熱処理を施す工程とを施すようにしたものであ
る。
高速バイポーラトランジスタＥＣＬ装置の製造方法にお
いて、ＳＯＩ基板に抵抗形成領域を除いて高濃度のｎ形
層を形成し、低濃度のｎ形エピタキシャル層を形成する
工程と、トランジスタと抵抗を内包するトレンチ分離枠
を形成する工程と、コレクタコンタクト領域並びに抵抗
コンタクト領域にｎ形不純物をイオン注入し、活性化の
ための熱処理を施す工程とを施すようにしたものであ
る。
【００１３】（５）バイポーラトランジスタＥＣＬ装置
において、半導体基板上に形成された第１及び第２のバ
イポーラトランジスタと、所定の電圧を与える電源配線
と、前記第１のバイポーラトランジスタと前記電源配線
とを接続する第１の抵抗部と、前記第２のバイポーラト
ランジスタと前記電源配線とを接続する第２の抵抗部と
を備えたＥＣＬ装置において、前記第１の抵抗部と前記
第２の抵抗部とは共通のコンタクトホールを介して、前
記電源配線に接続されるとともに、前記第１のバイポー
ラトランジスタと前記第２のバイポーラトランジスタと
は互いに対称に 配置され、前記第１の抵抗部と前記第２
の抵抗部とは互いに対称に配置され、かつ前記第１及び
第２の抵抗部は多結晶シリコンにより構成されるように
したものである。
において、半導体基板上に形成された第１及び第２のバ
イポーラトランジスタと、所定の電圧を与える電源配線
と、前記第１のバイポーラトランジスタと前記電源配線
とを接続する第１の抵抗部と、前記第２のバイポーラト
ランジスタと前記電源配線とを接続する第２の抵抗部と
を備えたＥＣＬ装置において、前記第１の抵抗部と前記
第２の抵抗部とは共通のコンタクトホールを介して、前
記電源配線に接続されるとともに、前記第１のバイポー
ラトランジスタと前記第２のバイポーラトランジスタと
は互いに対称に 配置され、前記第１の抵抗部と前記第２
の抵抗部とは互いに対称に配置され、かつ前記第１及び
第２の抵抗部は多結晶シリコンにより構成されるように
したものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１５】図１は本発明の第１実施例を示すバイポー
ラトランジスタＥＣＬ装置の構成図であり、図１（ａ）
はそのバイポーラトランジスタＥＣＬ装置の平面図、図
１（ｂ）はそのバイポーラトランジスタＥＣＬ装置の断
面図である。
ラトランジスタＥＣＬ装置の構成図であり、図１（ａ）
はそのバイポーラトランジスタＥＣＬ装置の平面図、図
１（ｂ）はそのバイポーラトランジスタＥＣＬ装置の断
面図である。
【００１６】これらの図において、１０１はトランジス
タ、１０２はベース電極、１０３はコレクタコンタク
ト、１０４はエミッタ電極、１０５はトレンチ分離枠、
１０６は抵抗素子（多結晶シリコン膜）、１０７は低抵
抗部、１０８は抵抗コンタクト（トランジスタ側）、１
０９は抵抗コンタクト（Ｖｃｃ電源側）、１１０は多結
晶シリコン膜突出部、１１１はＶｃｃ電源配線、１１２
は入力配線Ｉ、１１３は入力配線II、１１４は出力配線
Ｉ、１１５は出力配線II、１１６はＶｅｅ配線、１１７
はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）のインシュレータ（ＳＯＩ基板）、１１８はフロー
ティングコレクタ、１１９はエピタキシャル成長層、１
２１は高濃度ｎ形層、１２２はＳＩＣ、１２３，１２
４，１２８は絶縁膜である。
タ、１０２はベース電極、１０３はコレクタコンタク
ト、１０４はエミッタ電極、１０５はトレンチ分離枠、
１０６は抵抗素子（多結晶シリコン膜）、１０７は低抵
抗部、１０８は抵抗コンタクト（トランジスタ側）、１
０９は抵抗コンタクト（Ｖｃｃ電源側）、１１０は多結
晶シリコン膜突出部、１１１はＶｃｃ電源配線、１１２
は入力配線Ｉ、１１３は入力配線II、１１４は出力配線
Ｉ、１１５は出力配線II、１１６はＶｅｅ配線、１１７
はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）のインシュレータ（ＳＯＩ基板）、１１８はフロー
ティングコレクタ、１１９はエピタキシャル成長層、１
２１は高濃度ｎ形層、１２２はＳＩＣ、１２３，１２
４，１２８は絶縁膜である。
【００１７】図１から明らかなように、多結晶シリコン
膜から成る抵抗素子１０６，１０６はＶｃｃ電源配線１
１１と一つの抵抗コンタクト１０９で接続されており、
コンタクトマスクは多結晶シリコン膜突出部１１０の図
面横方向を全て包括するように大きく開けられ、多結晶
シリコン膜突出部１１０に関して図面横方向全てがコン
タクト面となるように形成されている。
膜から成る抵抗素子１０６，１０６はＶｃｃ電源配線１
１１と一つの抵抗コンタクト１０９で接続されており、
コンタクトマスクは多結晶シリコン膜突出部１１０の図
面横方向を全て包括するように大きく開けられ、多結晶
シリコン膜突出部１１０に関して図面横方向全てがコン
タクト面となるように形成されている。
【００１８】このように、第１実施例によれば、多結晶
シリコン膜から成る抵抗素子１０６及び１０６の電源側
のコンタクトを一つにすることにより、同一のコンタク
ト抵抗を有することができるため、ＥＣＬ回路としての
負荷抵抗の比精度を向上させることができ、信号の整合
性を改善することができる。
シリコン膜から成る抵抗素子１０６及び１０６の電源側
のコンタクトを一つにすることにより、同一のコンタク
ト抵抗を有することができるため、ＥＣＬ回路としての
負荷抵抗の比精度を向上させることができ、信号の整合
性を改善することができる。
【００１９】また、多結晶シリコン膜突出部１１０の図
面横方向についてはエッジ側面まで全てがコンタクト面
となるため、コンタクトマスクの合わせ精度によるコン
タクトと抵抗間の距離差が生じることがなく、抵抗素子
１０６及び１０６に対して同等のコンタクト抵抗となる
ため、ＥＣＬ回路における抵抗比精度を向上させること
ができる。
面横方向についてはエッジ側面まで全てがコンタクト面
となるため、コンタクトマスクの合わせ精度によるコン
タクトと抵抗間の距離差が生じることがなく、抵抗素子
１０６及び１０６に対して同等のコンタクト抵抗となる
ため、ＥＣＬ回路における抵抗比精度を向上させること
ができる。
【００２０】次に、本発明の第２実施例について説明す
る。
る。
【００２１】図２は、本発明の第２実施例を示すバイポ
ーラトランジスタＥＣＬ装置の構成図であり、図２
（ａ）はそのバイポーラトランジスタＥＣＬ装置の平面
図、図２（ｂ）はそのバイポーラトランジスタＥＣＬ装
置の断面図である。図３はそのバイポーラトランジスタ
ＥＣＬ装置の製造工程断面図（ｐ形層を用いる場合）、
図４はそのバイポーラトランジスタＥＣＬ装置の製造工
程断面図（ｎ形層を用いる場合）である。
ーラトランジスタＥＣＬ装置の構成図であり、図２
（ａ）はそのバイポーラトランジスタＥＣＬ装置の平面
図、図２（ｂ）はそのバイポーラトランジスタＥＣＬ装
置の断面図である。図３はそのバイポーラトランジスタ
ＥＣＬ装置の製造工程断面図（ｐ形層を用いる場合）、
図４はそのバイポーラトランジスタＥＣＬ装置の製造工
程断面図（ｎ形層を用いる場合）である。
【００２２】これらの図において、２０１はトランジス
タ、２０２はベース電極、２０３はコレクタコンタク
ト、２０４はエミッタ電極、２０５はトレンチ分離枠、
２０７は低抵抗部、２０９は抵抗コンタクト（Ｖｃｃ電
源側）、２１１はＶｃｃ電源配線、２１２は入力配線
Ｉ、２１３は入力配線II、２１４は出力配線Ｉ、２１５
は出力配線II、２１６はＶｅｅ配線、２１７はＳＯＩの
インシュレータ（ＳＯＩ基板）、２１８はフローティン
グコレクタ、２１９はエピタキシャル成長層、２２０は
ｐ形拡散抵抗層、２２１は高濃度ｎ形層、２２２はＳＩ
Ｃ、２２３，２２４は絶縁膜、２２５はレジストマス
ク、２２６は高抵抗ｐ形層（ＳＯＩの半導体部）、２２
７はｎ形エピタキシャル抵抗である。
タ、２０２はベース電極、２０３はコレクタコンタク
ト、２０４はエミッタ電極、２０５はトレンチ分離枠、
２０７は低抵抗部、２０９は抵抗コンタクト（Ｖｃｃ電
源側）、２１１はＶｃｃ電源配線、２１２は入力配線
Ｉ、２１３は入力配線II、２１４は出力配線Ｉ、２１５
は出力配線II、２１６はＶｅｅ配線、２１７はＳＯＩの
インシュレータ（ＳＯＩ基板）、２１８はフローティン
グコレクタ、２１９はエピタキシャル成長層、２２０は
ｐ形拡散抵抗層、２２１は高濃度ｎ形層、２２２はＳＩ
Ｃ、２２３，２２４は絶縁膜、２２５はレジストマス
ク、２２６は高抵抗ｐ形層（ＳＯＩの半導体部）、２２
７はｎ形エピタキシャル抵抗である。
【００２３】この第２実施例は、ＳＯＩ基板を用い、抵
抗素子として拡散抵抗を採用した例であり、トランジス
タのコレクタコンタクト部と抵抗素子コンタクト部とを
直接接する、或いは共有するようにしたものである。抵
抗素子としてｎ形層を用いるか、ｐ形層を用いるかで製
造方法が異なる。
抗素子として拡散抵抗を採用した例であり、トランジス
タのコレクタコンタクト部と抵抗素子コンタクト部とを
直接接する、或いは共有するようにしたものである。抵
抗素子としてｎ形層を用いるか、ｐ形層を用いるかで製
造方法が異なる。
【００２４】まず、ｐ形拡散層を用いる場合のバイポー
ラトランジスタＥＣＬ装置の製造方法について説明す
る。
ラトランジスタＥＣＬ装置の製造方法について説明す
る。
【００２５】図３は本発明の第２実施例におけるｐ形拡
散層を用いる場合のバイポーラトランジスタＥＣＬ装置
の製造工程断面図である。
散層を用いる場合のバイポーラトランジスタＥＣＬ装置
の製造工程断面図である。
【００２６】（１）まず、図３（ａ）に示すように、Ｓ
ＯＩ基板２１７にフローティングコレクタ２１８を形成
し、低濃度のｐ形エピタキシャル成長を行った後、トレ
ンチ分離枠２０５を形成する。このトレンチ分離枠２０
５は、図２及び図３から明らかなように、トランジスタ
２０１と抵抗が一つの分離枠内に一体となるように形成
される。コレクタコンタクト２０３領域にリン濃度が約
１０19個／ｃｍ3 以上となるように、リンイオン注入を
行い電気的に活性化するための熱処理を施す。
ＯＩ基板２１７にフローティングコレクタ２１８を形成
し、低濃度のｐ形エピタキシャル成長を行った後、トレ
ンチ分離枠２０５を形成する。このトレンチ分離枠２０
５は、図２及び図３から明らかなように、トランジスタ
２０１と抵抗が一つの分離枠内に一体となるように形成
される。コレクタコンタクト２０３領域にリン濃度が約
１０19個／ｃｍ3 以上となるように、リンイオン注入を
行い電気的に活性化するための熱処理を施す。
【００２７】（２）次に、図３（ｂ）に示すように、抵
抗素子の領域に周知のホトリソ技術により、レジスト２
２５をイオン注入のマスクとして、ボロンイオンを任意
の濃度、即ち任意の抵抗値になるように注入し、熱処理
を加えてｐ形拡散抵抗層２２０を形成する。
抗素子の領域に周知のホトリソ技術により、レジスト２
２５をイオン注入のマスクとして、ボロンイオンを任意
の濃度、即ち任意の抵抗値になるように注入し、熱処理
を加えてｐ形拡散抵抗層２２０を形成する。
【００２８】（３）次に、図３（ｃ）に示すように、抵
抗素子コンタクト部の高濃度ｐ形層２０７（不純物濃度
〜１０19個／ｃｍ3 以上）を形成する。その際、トラン
ジスタと接続する側はトランジスタのコレクタコンタク
ト部と一部重なるように形成する。アクセプタ、ドナー
両不純物が高濃度に存在するこの領域は縮退した状態、
即ち抵抗値の低い金属状態となり、不要な空乏領域が存
在せずに抵抗素子とトランジスタが接続される。
抗素子コンタクト部の高濃度ｐ形層２０７（不純物濃度
〜１０19個／ｃｍ3 以上）を形成する。その際、トラン
ジスタと接続する側はトランジスタのコレクタコンタク
ト部と一部重なるように形成する。アクセプタ、ドナー
両不純物が高濃度に存在するこの領域は縮退した状態、
即ち抵抗値の低い金属状態となり、不要な空乏領域が存
在せずに抵抗素子とトランジスタが接続される。
【００２９】その後、トランジスタ形成工程、配線工程
を経て、図３（ｄ）のような構造となる。
を経て、図３（ｄ）のような構造となる。
【００３０】次に、ｎ形エピタキシャル層を用いる場合
のバイポーラトランジスタＥＣＬ装置の製造方法につい
て説明する。
のバイポーラトランジスタＥＣＬ装置の製造方法につい
て説明する。
【００３１】図４は本発明の第２実施例におけるｎ形エ
ピタキシャル層を用いる場合のバイポーラトランジスタ
ＥＣＬ装置の製造工程断面図である。
ピタキシャル層を用いる場合のバイポーラトランジスタ
ＥＣＬ装置の製造工程断面図である。
【００３２】（１）まず、図４（ａ）に示すように、Ｓ
ＯＩ基板２１７にフローティングコレクタ２１８を抵抗
領域のみ除いて形成し、低濃度のｎ形エピタキシャル成
長を行った後、トレンチ分離枠２０５を形成する。この
トレンチ分離枠２０５はトランジスタと抵抗が一つの分
離枠内に一体となるように形成される。
ＯＩ基板２１７にフローティングコレクタ２１８を抵抗
領域のみ除いて形成し、低濃度のｎ形エピタキシャル成
長を行った後、トレンチ分離枠２０５を形成する。この
トレンチ分離枠２０５はトランジスタと抵抗が一つの分
離枠内に一体となるように形成される。
【００３３】（２）次に、図４（ｂ）に示すように、コ
レクタコンタクト領域及び抵抗コンタクト領域にリン濃
度が約１０19個／ｃｍ3 以上となるように、リンイオン
注入を行い熱処理を施す。ここで、抵抗のサイズは、こ
のイオン注入マスクの寸法で決まる。
レクタコンタクト領域及び抵抗コンタクト領域にリン濃
度が約１０19個／ｃｍ3 以上となるように、リンイオン
注入を行い熱処理を施す。ここで、抵抗のサイズは、こ
のイオン注入マスクの寸法で決まる。
【００３４】その後、トランジスタの形成工程を経て配
線し、図４（ｃ）のような構造となる。
線し、図４（ｃ）のような構造となる。
【００３５】このように、第２実施例によれば、通常の
単結晶シリコンウエハの場合では基板との寄生容量が大
きくて用いることのできなかった拡散抵抗が、ＳＯＩ基
板を採用することにより使用可能となり、トランジスタ
と抵抗を拡散層で接続することができるため、配線コン
タクトを１組減らすことができる。
単結晶シリコンウエハの場合では基板との寄生容量が大
きくて用いることのできなかった拡散抵抗が、ＳＯＩ基
板を採用することにより使用可能となり、トランジスタ
と抵抗を拡散層で接続することができるため、配線コン
タクトを１組減らすことができる。
【００３６】すなわち、コンタクト抵抗を１組減らすこ
とで、それに起因する抵抗差をなくすことができ、ＥＣ
Ｌ回路における抵抗比精度を向上させることができる。
とで、それに起因する抵抗差をなくすことができ、ＥＣ
Ｌ回路における抵抗比精度を向上させることができる。
【００３７】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００３８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。
よれば、次のような効果を奏することができる。
【００３９】（Ａ）多結晶シリコン膜から成る２つの抵
抗素子の電源側のコンタクトを一つにすることにより、
同一のコンタクト抵抗を有することができるため、ＥＣ
Ｌ回路としての負荷抵抗の比精度を向上させることがで
き、信号の整合性を改善することができる。
抗素子の電源側のコンタクトを一つにすることにより、
同一のコンタクト抵抗を有することができるため、ＥＣ
Ｌ回路としての負荷抵抗の比精度を向上させることがで
き、信号の整合性を改善することができる。
【００４０】また、多結晶シリコン膜突出部の図面横方
向についてはエッジ側面まで全てがコンタクト面となる
ため、コンタクトマスクの合わせ精度によるコンタクト
と抵抗間の距離差が生じることがなく、２つの抵抗素子
に対して同等のコンタクト抵抗となるため、ＥＣＬ回路
における抵抗比精度を向上させることができる。
向についてはエッジ側面まで全てがコンタクト面となる
ため、コンタクトマスクの合わせ精度によるコンタクト
と抵抗間の距離差が生じることがなく、２つの抵抗素子
に対して同等のコンタクト抵抗となるため、ＥＣＬ回路
における抵抗比精度を向上させることができる。
【００４１】（Ｂ）通常の単結晶シリコンウエハの場合
では基板との寄生容量が大きくて用いることのできなか
った拡散抵抗が、ＳＯＩ基板を採用することにより使用
可能となり、トランジスタと抵抗を拡散層で接続するこ
とができるため、配線コンタクトを１組減らすことがで
きる。
では基板との寄生容量が大きくて用いることのできなか
った拡散抵抗が、ＳＯＩ基板を採用することにより使用
可能となり、トランジスタと抵抗を拡散層で接続するこ
とができるため、配線コンタクトを１組減らすことがで
きる。
【００４２】したがって、コンタクト抵抗を１組減らす
ことで、それに起因する抵抗差をなくすことができ、Ｅ
ＣＬ回路における抵抗比精度を向上させることができ
る。
ことで、それに起因する抵抗差をなくすことができ、Ｅ
ＣＬ回路における抵抗比精度を向上させることができ
る。
【図１】本発明の第１実施例を示すバイポーラトランジ
スタＥＣＬ装置の構成図である。
スタＥＣＬ装置の構成図である。
【図２】本発明の第２実施例を示すバイポーラトランジ
スタＥＣＬ装置の構成図である。
スタＥＣＬ装置の構成図である。
【図３】本発明の第２実施例を示すバイポーラトランジ
スタＥＣＬ装置の製造工程断面図（ｐ形層を用いる場
合）である。
スタＥＣＬ装置の製造工程断面図（ｐ形層を用いる場
合）である。
【図４】本発明の第２実施例を示すバイポーラトランジ
スタＥＣＬ装置の製造工程断面図（ｎ形層を用いる場
合）である。
スタＥＣＬ装置の製造工程断面図（ｎ形層を用いる場
合）である。
【図５】従来のトレンチ分離ダブルポリシリコン型のト
ランジスタを用いたＥＣＬ回路の平面図である。
ランジスタを用いたＥＣＬ回路の平面図である。
１０１，２０１ トランジスタ
１０２，２０２ ベース電極
１０３，２０３ コレクタコンタクト
１０４，２０４ エミッタ電極
１０５，２０５ トレンチ分離枠
１０６，１０６ 抵抗素子（多結晶シリコン膜）
１０７，２０７ 低抵抗部
１０８ 抵抗コンタクト（トランジスタ側）
１０９，２０９ 抵抗コンタクト（Ｖｃｃ電源側）
１１０ 多結晶シリコン膜突出部
１１１，２１１ Ｖｃｃ電源配線
１１２，２１２ 入力配線Ｉ
１１３，２１３ 入力配線II
１１４，２１４ 出力配線Ｉ
１１５，２１５ 出力配線II
１１６，２１６ Ｖｅｅ配線
１１７，２１７ ＳＯＩのインシュレータ（ＳＯＩ基
板） １１８，２１８ フローティングコレクタ １１９，２１９ エピタキシャル成長層 １２１，２２１ 高濃度ｎ形層 １２２，２２２ ＳＩＣ １２３，１２４，１２８，２２３，２２４ 絶縁膜 ２２０ ｐ形拡散抵抗層 ２２５ レジストマスク ２２６ 高抵抗ｐ形層（ＳＯＩの半導体部） ２２７ ｎ形エピタキシャル抵抗
板） １１８，２１８ フローティングコレクタ １１９，２１９ エピタキシャル成長層 １２１，２２１ 高濃度ｎ形層 １２２，２２２ ＳＩＣ １２３，１２４，１２８，２２３，２２４ 絶縁膜 ２２０ ｐ形拡散抵抗層 ２２５ レジストマスク ２２６ 高抵抗ｐ形層（ＳＯＩの半導体部） ２２７ ｎ形エピタキシャル抵抗
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭56−110257（ＪＰ，Ａ)
特開 昭56−110260（ＪＰ，Ａ)
特開 昭62−158355（ＪＰ，Ａ)
特開 平３−148833（ＪＰ，Ａ)
特開 昭54−124985（ＪＰ，Ａ)
特開 昭54−34785（ＪＰ，Ａ)
特開 平７−307348（ＪＰ，Ａ)
特開 昭61−101048（ＪＰ，Ａ)
特開 昭59−101859（ＪＰ，Ａ)
実開 昭61−106047（ＪＰ，Ｕ)
特表 平９−511363（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/082
Claims (5)
- 【請求項１】 高速バイポーラトランジスタＥＣＬ装置
において、差動増幅部のペアの抵抗として連続したコの
字形の多結晶シリコン膜を用い、中間に１つのＶｃｃ電
源の配線コンタクトを有する抵抗素子を具備することを
特徴とするバイポーラトランジスタＥＣＬ装置。 - 【請求項２】 請求項１記載のバイポーラトランジスタ
ＥＣＬ装置において、前記Ｖｃｃ電源側の配線コンタク
ト部が突出し、該突出部を全て配線電極で覆う構造を有
するバイポーラトランジスタＥＣＬ装置。 - 【請求項３】 抵抗素子としてｐ形の抵抗を用いる高速
バイポーラトランジスタＥＣＬ装置の製造方法におい
て、 （ａ）ＳＯＩ基板に高濃度のｎ形層を形成し、低濃度の
ｐ形エピタキシャル層を形成する工程と、 （ｂ）トランジスタと抵抗を内包するトレンチ分離枠を
形成する工程と、 （ｃ）コレクタコンタクト領域にｎ形不純物をイオン注
入し、活性化のための熱処理を施す工程と、 （ｄ）抵抗となるｐ形拡散層を形成する工程と （ｅ）前記コレクタコンタクト領域と一部重なる抵抗コ
ンタクト領域にｐ形不純物をイオン注入し、活性化のた
めの熱処理を施す工程とを施すことを特徴とするバイポ
ーラトランジスタＥＣＬ装置の製造方法。 - 【請求項４】 抵抗素子としてｎ形の抵抗を用いる高速
バイポーラトランジスタＥＣＬ装置の製造方法におい
て、 （ａ）ＳＯＩ基板に抵抗形成領域を除いて高濃度のｎ形
層を形成し、低濃度のｎ形エピタキシャル層を形成する
工程と、 （ｂ）トランジスタと抵抗を内包するトレンチ分離枠を
形成する工程と、 （ｃ）コレクタコンタクト領域並びに抵抗コンタクト領
域にｎ形不純物をイオン注入し、活性化のための熱処理
を施す工程とを施すことを特徴とするバイポーラトラン
ジスタＥＣＬ装置の製造方法。 - 【請求項５】 半導体基板上に形成された第１及び第２
のバイポーラトランジスタと、所定の電圧を与える電源
配線と、前記第１のバイポーラトランジスタと前記電源
配線とを接続する第１の抵抗部と、前記第２のバイポー
ラトランジスタと前記電源配線とを接続する第２の抵抗
部とを備えたＥＣＬ装置において、 前記第１の抵抗部と前記第２の抵抗部とは共通のコンタ
クトホールを介して、前記電源配線に接続されるととも
に、前記第１のバイポーラトランジスタと前記第２のバ
イポーラトランジスタとは互いに対称に配置され、前記
第１の抵抗部と前記第２の抵抗部とは互いに対称に配置
され、かつ前記第１及び第２の抵抗部は多結晶シリコン
により構成されることを特徴とするバイポーラトランジ
スタＥＣＬ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25628396A JP3522462B2 (ja) | 1996-09-27 | 1996-09-27 | バイポーラトランジスタｅｃｌ装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25628396A JP3522462B2 (ja) | 1996-09-27 | 1996-09-27 | バイポーラトランジスタｅｃｌ装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107155A JPH10107155A (ja) | 1998-04-24 |
| JP3522462B2 true JP3522462B2 (ja) | 2004-04-26 |
Family
ID=17290504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25628396A Expired - Fee Related JP3522462B2 (ja) | 1996-09-27 | 1996-09-27 | バイポーラトランジスタｅｃｌ装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3522462B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4803988B2 (ja) * | 2004-10-05 | 2011-10-26 | 株式会社デンソー | バンドギャップ基準電圧回路 |
-
1996
- 1996-09-27 JP JP25628396A patent/JP3522462B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10107155A (ja) | 1998-04-24 |
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