JPH04146660A - 入出力保護素子及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 静電気から集積回路を保護するために用いる入出力保護
素子に関し、 保護素子の放電抵抗を高めることなく、動作電圧を高く
したツェナー型入出力保護素子を提供することを目的と
し、 第１導電型の半導体基板と、前記半導体基板上に形成さ
れた第２導電型のコレクタ層と、前記コレクタ層上部に
形成され、グランドに接続された第１導電型のベース層
と、前記ベース層の上部に形成され、入出力端子に！続
されな第２導電型のエミッタ層とを有する入出力保護素
子において、前記ベース層と前記エミッタ層の間に形成
され、前記ベース層より低濃度の第１導電型の低濃度ベ
ース部を有するように構成する。

［産業上の利用分野〕 本発明は、静電気から集積回路を保護するために用いる
入出力保護素子及びその製造方法に関する。

［従来の技術］ ＩＣ（集積回路）を静電気から保護する方法として、Ｉ
Ｃの各入出力端子に入出力保護素子を挿入することが行
われている。入出力保護素子により、外部から入る静電
気のエネルギを接地線若しくは電源線に放出し、静電気
の影響がＩＣの内部回路まで及ばないようにすることが
できる。

入出力保護回路は通常、抵抗、ダイオード又はトランジ
スタ等の入出力保護素子で構成される。

この場合、抵抗に比較してダイオード若しくはトランジ
スタを用いる方がＩＣの保護能力は高い。

入出力保護素子としてのダイオード又はトランジスタは
、ＰＮ接合の順方向動作をさせるものと、電源端子のよ
うに正の静電気に対して、逆方向動作で働かせるものと
がある。

第２図に逆方向動作で働かせる入出力保護素子を用いた
保護回路の回路構成図を示す。

本回路は、電源電圧ＶＩＮが正電圧でグランドＧＮＤが
ＯＶの場合において、入出力保護素子のダイオードのカ
ソードを■、側にアノードをＧＮＤ側にして内部回路の
電源入力端子に接続したものである。

ダイオードの保護動作は、ｐｎ！台に逆バイアスを加え
た場合のブレークダウン現象を用いており、ブレークダ
ウン電圧が入出力保護素子としての動作電圧となる。

ところで、最近の素子の微細化に伴い、液入出力保護素
子の静電気耐性は低下しており、入出力保護素子は、優
れた低電圧動作能力が要求される。

従って、ブレークダウン電圧の低い保護素子を用いるこ
とが、低電圧動作能力を向上させる上で重要である。

ブレークダウン電圧の低い入出力保護素子としてツェナ
ー型保護素子がある。ツェナー型動作保護素子は、ＮＰ
Ｎｈランジスタのコレクターエミッタショート型、又は
コレクターベースショート型等が従来より使用されてい
る。

第３図にツェナー型動作保護素子を用いた入出力保護回
路の回路構成図を示す。

ツェナー・ダイオードはブレークダウン電圧が低いので
動作電圧が低いという利点を有するが、動作電圧がＩＣ
の電源電圧ｖ４に近づいてしまうと、はんの少しの電圧
変動で入出力保護素子が動作してしまう場合がある。そ
こで、本回路のようにツェナー型動作保護素子を直列２
段にし、動作電圧を２倍にして使用されている。

［発明が解決しようとする課題］ しかし、このようにすると、動作電圧ばかりでなく保護
素子の放電抵抗も２倍となり、入出力保護素子としての
性能が低下してしまうという問題がある。

本発明の目的は、保護素子の放電抵抗を高めることなく
、動作電圧を高くしたツェナー型入出力保護素子及びそ
の製造方法を提供することにある。

［課聴を解決するための手段］ 上記目的は、第１導電型の半導体基板と、前記半導体基
板上に形成された第２導電型のコレクタ層と、前記コレ
クタ層上部に形成され、グランドに接続された第１導電
型のベース層と、前記ベース層の上部に形成され、入出
力端子に接続された第２導電型のエミッタ層とを有する
入出力保護素子において、前記ベース層と前記エミ・ツ
タ層の間に形成され、前記ベース層より低濃度の第１導
電型の低濃度ベース部を有することを特徴とする入出力
保護素子によって達成される。

［作用］ 本発明によれば、エミッターベース間のブレークダウン
電圧を調整でき、放電抵抗の変化の少ない入出力保護素
子を実現することができる。

［実論例コ 本発明の第１の実施例による入出力保護素子を第１図を
用いて説明する。同図（ａ）は、ＮＰＮトランジスタの
コレクターベース間をショートしたコレクターベースシ
ョート型のツェナー型動作保護素子を示す図、同図（ｂ
）は、ＮＰＮ）ランジスタのコレクターエミッタ間をシ
ョートしたコレクターエミッタショート型のツェナー型
動作保護素子を示す図である。

Ｐ型シリコンの半導体基板１にＰ＋型の素子分離領域８
が形成され、２つの素子分離領域８の間にシート抵抗が
２０Ω／口のｎ−型コレクタ埋込み拡散層２が形成され
ている。

半導体基板１上には、ｎ型エピタキシャル層１０が形成
されている。ｎ型エピタキシャル層１０に素子分離領域
１４が形成され、半導体基板１の素子分離領域８上面と
接続している。ｎ型エピタキシャル層１０にｎ０型コレ
クタ補償拡散層１６が形成され、コレクタ埋込み拡散層
２の端部と接続されている。

コレクタ埋込み拡散層２上部にｎ型エピタキシャル層１
０のｎ型のコレクタ層３８を介してｐ　＋＋型のベース
拡散層３０が形成されている。

ベース拡散層３０の上部にＰ＋型の低濃度ベース部３２
を介してｎ＋＋型のエミッタ拡散層３４が形成されてい
る。

第１図（ａ）のツェナー型動作保護素子は、エミッタ拡
散層３４が入力電圧■、の入力電源側に＃続され、コレ
クタ補償拡散層１６とベース拡散層３０はＧＮＤに接続
された、コレクターベースショート型のｐｎ接合ダイオ
ードである。

同図（ｂ）のツェナー型動作保護素子は、エミッタ拡散
層３４とコレクタ補償拡散層１６とが入力電圧ＶＩＮの
入力電源側に接続され、ベース拡散層３０はＧＮＤに接
続された、コレクターエミッタショート型のｐｎ接合ダ
イオードである。

このように、本実施例ではｎ←型のエミッタ拡散層３４
とＰ＋＋型のベース拡散層３０間の接合濃度をＰ＋型の
低濃度ベース部３２により調整している。

エミッタ拡散層３４とベース拡散層３０間の接合濃度を
ベース拡散層３０の他の領域より低くすることにより、
エミッタ拡散層３４とベース拡散層３０間のブレークダ
ウン電圧を高く調整でき、保護素子の動作電圧を高くす
ることができる。さらにエミッタ拡散層３４周囲のみベ
ース濃度を低くするので、放電抵抗の大幅な低下をもた
らすこともない、従って、本実施例の入出力保護素子１
段で保護回路を構成でき、容易にＩＣに組み込んで使用
できる。

本発明の第１の実施例による入出力保護素子の製造方法
を第４図を用いて説明する。同図（ａ）から（ｅ）まで
は、コレクタ層及び素子分離領域の形成工程を示す。

まず、Ｐ型シリコンの半導体基板１上に５ｉＯ２Ｗ！１
．化膜４を堆積させ、パターニングした後１．１２５０
℃、５０分の条件でＰ（リン）を熱拡散させ、シート抵
抗が２０Ω／口のｎ＋＋型コレクタ埋込み拡散層２を形
成する（同図（ａ））。

次に、隣り合うｎ←型コレクタ埋込み拡散層２間のＳｉ
Ｏ，ｉｌ化膜４をパターニングしてイオン注入領域６を
形成し、イオン注入領域６にＢ＋を加速エネルギ６０ｋ
ｅＶ、打込み量ｌＸｌ０”ｃｍ−”の条件でイオン注入
を行い、半導体基板１中にＰ＋型の素子分離領域８を形
成する（同図（ｂ）（Ｃ））。

次に、ＳｉＯ□ｉＯ□４を除去した後、半導体基板１全
面に比抵抗２〜３Ωｃｍのｎ型エピタキシャル層１０を
堆積する（同図（ｄ））。

次に、ｎ型エピタキシャル層１０全面にレジストを塗布
し、パターニングしＰ＋を加速エネルギ１２０ｋｅＶ、
打込み量５　Ｘ　１０　”ｃ　ｍ−’ティオン注入を行
い、コレクタ埋込み拡散層２の端部と接続するｎ＋＋型
コレクタ袖償拡散層１６を形成する。

次に、ｎ型エピタキシャル層１０全面に新たにレジスト
を塗布し、パターニングしＢ１を加速エネルギ７０ｋｅ
Ｖ、打込み量１．４Ｘ１０”ｃｍ−２でイオン注入を行
い、素子分離領域８上部に接続するＰ＋型の素子分離領
域１４を形成する。

次に、ｎ型エピタキシャル層１０上部全面にＳｉＯ□酸
化Ｍ酸化金１２する（同図（ｅ））。

以上でコレクタ形成、素子分離領域の形成の工程が終了
し、次に、低濃度ベース部等の形成工程に移る。

酸化ＷＡ１２全面にレジスト１８を塗布し、パターニン
グしてベース形成領域２０を形成し、ベース形成領域２
０に８１を加速エネルギ６０ｋｅＶ、打込み量７ＸＩＯ
”ｃｍ−２でイオン注入を行い、ｎ型エピタキシャル層
１０上面にベース形成用イオン注入領域２２を形成する
（同図（ｆ））。

次に、レジスト１８を除去した後、酸化膜１２全面にレ
ジスト２４を塗布し、パターニングしてベース形成領域
２０の内側にエミッタ形成領域２６を形成し、エミッタ
形成領域２６にＰ＋を加速エネルギ８０ｋｅＶ、打込み
量２Ｘ１０Ｉ４ｃｍでイオン注入を行い、ベース形成用
イオン注入領域２２より浅く、ｎ型エピタキシャル層１
０上面に低濃度ベース部用イオン注入領域３６を形成す
る（同図（ｇ＞）。

次に、１１５０℃、５０分の条件でアニール処理を行う
。この場合、ベース形成用イオン注入領域２２のＢ＋の
方が低濃度ベース部用イオン注入領域３６のＰ＋よりア
ニールによる拡散速度が早い、従って、Ｐ＋＋型のベー
ス拡散層３０が形成されると、Ｐ＋＋型のベース拡散層
３０内にＰ＋型の低濃度ベース部３２が形成される。

次にｎ＋＋型のエミッタ拡散層３４を形成し工程を終了
する（同図（ｈ））。

以上のように、ベース形成時にエミッタ周囲のベース便
域にのみ不純物濃度が薄い低濃度ベース部を作ることが
でき、この低濃度ベース部の不純物濃度を高く調整する
ことによりブレークダウン電圧を高くすることができる
。こうすることにより、入出力保護素子の動作電圧を高
く調整することができる。

本発明の第２の実施例による入出力保護素子のＩｆ！遠
方法を第５図を用いて説明する。第１の実施例がベース
形成時に低濃度ベース部を形成することを特徴としたの
に対し、本実施例は、ベース形成をした後、エミッタを
形成する時に低濃度ベース部を形成することを特徴とし
ている。

コレクタ層及び索子分離領域の形成工程までは第４図（
ａ）から（ｅ）と同様である。

第５図は、ベース拡散層３０が形成された後の入出力保
護素子の製造工程を示している。

酸化ＷＡ１２全面にレジスト２４を塗布し、パターニン
グしてベース拡散層３０の内側にエミッタ形成領域２６
を形成し、エミッタ形成領域２６にＰ”を加速エネルギ
８０ｋｅＶ、打込み量２Ｘ１０１４ｃ　ｍ−２でイオン
注入を行い、ｎ型エピタキシャル層１０上面に低濃度ベ
ース部用イオン注入領域３６を形成し、次に、同じくエ
ミッタ形成領域２６にＡｓ＋を加速エネルギ１８０ｋｅ
Ｖ、打込み量７　×１０１５ｃｍ−２でイオン注入を行
い、ｎ型エピタキシャル層１０上面にエミッタ形成用イ
オン注入領域２８を形成する（同図（ａ））。

次に、１１００℃、３０分の条件でアニール処理を行う
、この場合、低濃度ベース部用イオン注入領域３６のＰ
＋の方がエミッタ形成用イオン注入領域２８のＡｓ＋よ
りアニールによる拡散速度が早い。従って、ｎ−型のエ
ミッタ拡散層３４の周囲にＰ＋型の低濃度ベース部３２
が形成されることになる（同図（ｂ））。

本発明の第３の実施例による入出力保護素子の製造方法
を第６図を用いて説明する。

本実施例は、ＰＮＰ）ランジスタを用い、ベース形成後
、エミッタ形成時に低濃度ベース部を形成することを特
徴としている。

ｎ型シリコンの半導体基板１上にシート抵抗か３０Ω／
口のＰ＋＋型コレクタ埋込み拡散層２を形成する。

次に、隣り合うＰ＋＋型コレクタ埋込み拡散層２間にイ
オン注入法を用いて、半導体基板１中にＰ“型の素子分
離領域８を形成する。

次に、半導体基板１全面にＰ型エピタキシャル層１０を
堆積する。

次に、Ｐ型エピタキシャル層１０にＢ′″を加速エネル
ギ６０ｋｅＶ、打込み量３Ｘ１０”ｃｍ−’でイオン注
入を行い、コレクタ埋込み拡散層２の端部と接続するＰ
＋＋型コレクタ袖償拡散層１６を形成する。

次に、ｐ型エピタキシャル層１０にＰ＋を加速エネルギ
１００ｋｅＶ、打込み量２Ｘ１０”ｃｍ−２でイオン注
入を行い、素子分離領域８上部に接続するｎ４型の素子
分離領域１４を形成する。

次に、ｎ型エピタキシャル層１０上部全面に５ｉ０２酸
化ＷＡ１２を形成する（同図（ａ））。

次に、酸化ＷＡ１２全面にレジストを塗布し、バターニ
ングして（図示せず）、Ｐ＋を打込み量４ｘ　１０　”
ｃ　ｍ−’でイオン注入を行い、１１５０℃、８０分の
条件でアニール処理を施し、Ｐ型エピタキシャル層１０
上面にｎ＋＋型のベース拡散層３０を形成する（同図（
ｂ））。

次に、酸化膜１２全面にレジスト２４を塗布し、バター
ニングしてベース拡散層３０の内側にエミッタ形成領域
２６を形成し、エミッタ形成領域２６にＢ＋を加速エネ
ルギ４０ｋｅＶ、打込み量１゜５　ｘ　ｌ　Ｑ　１４　
ｃｍ”−２でイオン注入を行い、１１００°Ｃ１３０分
の条件でアニール処理を施して、Ｐ型エピタキシャル層
１０上面に低濃度ベース部３２を形成する（同図（Ｃ）
）。しかし、この時点では、低濃度ベース部３２は、そ
の形成予定領域より浅く形成する。Ｂ＋の拡散速度が早
いので、次工程のエミッタアニールで低濃度ベース部３
２が広がり過ぎないようにするためである。

次に、同様にエミッタ形成領域２６にＢ＋を加速エイ・
ルギ３０ｋｅＶ、打込み量３　Ｘ　１０　”ｃ　ｍ−２
でイオン注入を行い、１１００℃、３０分の条件でアニ
ール処理を施して、Ｐ型エピタキシャル層１０上面にエ
ミッタ拡散層３４を形成する。

このときのアニール処理で低濃度ベース部３２の８４が
更に拡散し、低濃度ベース部３２が完全に形成され、製
造工程を終了する（同図（ｄ））。

［発明の効果］ 以上の通り、本発明によれは、動作電圧の調整が可能で
、放電抵抗の変化も少ないツェナー型入出力素子を実現
でき、ツェナー型入出力素子１段で構成される入出力保
護回路をＩＣ内に組み込むことができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例による入出力保護素子を
示す図、 第２図は入出力保護回路の回路構成図、第３図は入出力
保護回路の回路構成図、第４図は本発明の第１の実施例
による入出力保護素子の製造工程図、 第５図は本発明の第２の実施例による入出力保護素子の
製造工程図、 第６図は本発明の第３の実施例による入出力保護素子の
製造工程図 である。 図において、 １・・・半導体基板 ２・・・コレクタ埋込み拡散層 ４・・・酸化膜 ６・・・イオン注入領域 ８・・・索子分離領域 １０・・・エピタキシャル層 １２・・・酸化膜 １４・・・素子分離領域 １６・・・コレクタ補償拡散層 １８・・・レジスト ２０・・・ベース形成領域 ２２・・・ベース形成用イオン注入領域２４・・・レジ
スト ２６・・・エミッタ形成領域 ２８・・・エミッタ形成用イオン注入領域３０・・・ベ
ース拡散層 ３２・・・低濃度ベース部 ３４・・・エミッタ拡散層 ３６・・・低濃度ベース部用イオン注入領域３８・・・
コレクタ層

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板と、前記半導体基板上に形
   成された第２導電型のコレクタ層と、前記コレクタ層上
   部に形成され、グランドに接続された第１導電型のベー
   ス層と、前記ベース層の上部に形成され、入出力端子に
   接続された第２導電型のエミッタ層とを有する入出力保
   護素子において、 前記ベース層と前記エミッタ層の間に形成され、前記ベ
   ース層より低濃度の第１導電型の低濃度ベース部を有す
   ること を特徴とする入出力保護素子。 ２、第１導電型の半導体基板上に第２導電型のコレクタ
   層を形成し、 前記コレクタ層上部に第１の不純物をイオン注入して、
   ベース形成用イオン注入領域を形成し、前記ベース形成
   用イオン注入領域上面のエミッタ形成領域に前記第１の
   不純物よりも拡散速度の遅い第２の不純物をイオン注入
   して、前記ベース形成用イオン注入領域より浅い低濃度
   ベース部用イオン注入領域を形成し、 前記ベース形成用イオン注入領域及び低濃度ベース部用
   イオン注入領域にアニール処理を施して前記コレクタ層
   上部に第１導電型のベース層及び前記ベース層より低濃
   度で、前記ベース層より浅い第１導電型の低濃度ベース
   部を形成し、 前記低濃度ベース部上部に第２導電型のエミッタ層を形
   成すること を特徴とする入出力保護素子の製造方法。 ３、第１導電型の半導体基板上に第２導電型のコレクタ
   層を形成し、 前記コレクタ層上部に第１導電型のベース層を形成し、 前記ベース層上面のエミッタ形成領域に第１の不純物を
   イオン注入して、低濃度ベース部用イオン注入領域を形
   成し、 前記エミッタ形成領域に前記第１の不純物よりも拡散速
   度の遅い第２の不純物をイオン注入して、エミッタ形成
   用イオン注入領域を形成し、 前記エミッタ形成領域にアニール処理を施して、第２導
   電型のエミッタ層及び前記エミッタ層と前記ベース層の
   間に前記ベース層より低濃度の第１導電型の低濃度ベー
   ス部を形成すること を特徴とする入出力保護素子の製造方法。