JPH03288469A - 半導体装置 - Google Patents
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- JPH03288469A JPH03288469A JP2088357A JP8835790A JPH03288469A JP H03288469 A JPH03288469 A JP H03288469A JP 2088357 A JP2088357 A JP 2088357A JP 8835790 A JP8835790 A JP 8835790A JP H03288469 A JPH03288469 A JP H03288469A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
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- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0772—Vertical bipolar transistor in combination with resistors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置に関し、特にバイポーラトランジ
スタに関する。
スタに関する。
（従来の技術）
近来、Ｂ１−ＣＭＯＳ回路（バイポーラトランジスタと
相補型ＭＯＳトランジスタにより構成される回路）を利
用した論理ゲート、いわゆるＢ１−ＣＭＯＳ論理ゲート
が、動作が高速で、消費電力も小さいため、広く用いら
れている。
相補型ＭＯＳトランジスタにより構成される回路）を利
用した論理ゲート、いわゆるＢ１−ＣＭＯＳ論理ゲート
が、動作が高速で、消費電力も小さいため、広く用いら
れている。
第４図は、Ｂ １−ＣＭＯＳ回路の１例で、Ｐチャネル
ＭＯＳ）ランジスタ４１と、ＮチャネルＭＯＳ）ランジ
スタ４２と、２つのＮＰＮバイポーラトランジスタ４３
．４４と、２つの抵抗素子４５．４Ｂとから構成されて
いるインバータ回路を示している。
ＭＯＳ）ランジスタ４１と、ＮチャネルＭＯＳ）ランジ
スタ４２と、２つのＮＰＮバイポーラトランジスタ４３
．４４と、２つの抵抗素子４５．４Ｂとから構成されて
いるインバータ回路を示している。
このインバータ回路の中には、第５図のような、ＮＰＮ
バイポーラトランジスタ５１のベース端子とエミッタ端
子との間に抵抗素子５２が挿入された回路が含まれてい
る。
バイポーラトランジスタ５１のベース端子とエミッタ端
子との間に抵抗素子５２が挿入された回路が含まれてい
る。
第６図は、第５図に示したようなり ｉ−ＣＭＯＳ回路
をウェーハ上で実現しようとする場合のパターンの一例
を示すレイアウト図で、純ＣＭＯ８基本セル６１の両側
に、ＮＰＮバイポーラトランジスタ６２と拡散抵抗６３
とがそれぞれ別の場所に形成されている。拡散抵抗を用
いる理由は、製造コストの上昇を抑えるためである。
をウェーハ上で実現しようとする場合のパターンの一例
を示すレイアウト図で、純ＣＭＯ８基本セル６１の両側
に、ＮＰＮバイポーラトランジスタ６２と拡散抵抗６３
とがそれぞれ別の場所に形成されている。拡散抵抗を用
いる理由は、製造コストの上昇を抑えるためである。
しかし、このようにＮＰＮバイポーラトランジスタ６２
と拡散抵抗６３とをそれぞれ別の場所に形成すると、拡
散抵抗自体のバタン面積が大きい上に、ウェーハ上に、
拡散抵抗を造り込むための島であるウェル６４が別個に
必要となる。このため、回路のレイアウト面積が非常に
大きくなるという問題があった。
と拡散抵抗６３とをそれぞれ別の場所に形成すると、拡
散抵抗自体のバタン面積が大きい上に、ウェーハ上に、
拡散抵抗を造り込むための島であるウェル６４が別個に
必要となる。このため、回路のレイアウト面積が非常に
大きくなるという問題があった。
（発明が解決しようとする課題）
上記のような従来技術の問題に鑑み、本発明の目的は、
バイポーラトランジスタのベース端子とエミッタ端子と
の間に抵抗が挿入された回路と同等の機能を持つ回路を
有する半導体装置で、回路のレイアウト面積を小さくす
ることにある。
バイポーラトランジスタのベース端子とエミッタ端子と
の間に抵抗が挿入された回路と同等の機能を持つ回路を
有する半導体装置で、回路のレイアウト面積を小さくす
ることにある。
［発明の構成コ
（課題を解決するための手段）
上記目的を達成するため、本発明の半導体装置は、第１
導電型の半導体基板と、この第１導電型の半導体基板上
の一部に形成された第２導電型の埋込み層と、前記第１
導電型の半導体基板上に、少なくとも一部が前記埋込み
層を介して形成され、前記埋込み層よりも不純物濃度が
低い第２導電型の第１ウェルと、前記第１導電型の半導
体基板上に形成され、前記第２導電型の第１ウェルを介
して対向する第１導電型の第２ウェルおよび第１導電型
の第３ウェルと、前記第２導電型の第１ウェルの表面か
ら前記第２導電型の埋込み層に至るように形成され、前
記第２導電型の埋込み層より不純物濃度が高い第２導電
型の第１拡散層と、前記第２導電型の第１ウェルより不
純物濃度が高く、前記′１ａ１ウェルの中に形成された
第１導電型の第２拡散層と、この第２拡散層に所定間隔
をおいて相対向して形成され、前記第２拡散層よりも不
純物濃度が高い第１導電型の第３拡散層および第１導電
型の第４拡散層と、これら第３拡散層と第４拡散層との
間の第２拡散層に形成され、前記第１ウェルより不純物
濃度が高い第２導電型の第５拡散層とを有し、前記第１
拡散層をコレクタ領域とし、前記第２拡散層と前記第３
拡散層とをベース領域とし、前記第５拡散層をエミッタ
領域とし、かつ、前記第４拡散層と前記第５拡散層とを
短絡したことを特徴とする。
導電型の半導体基板と、この第１導電型の半導体基板上
の一部に形成された第２導電型の埋込み層と、前記第１
導電型の半導体基板上に、少なくとも一部が前記埋込み
層を介して形成され、前記埋込み層よりも不純物濃度が
低い第２導電型の第１ウェルと、前記第１導電型の半導
体基板上に形成され、前記第２導電型の第１ウェルを介
して対向する第１導電型の第２ウェルおよび第１導電型
の第３ウェルと、前記第２導電型の第１ウェルの表面か
ら前記第２導電型の埋込み層に至るように形成され、前
記第２導電型の埋込み層より不純物濃度が高い第２導電
型の第１拡散層と、前記第２導電型の第１ウェルより不
純物濃度が高く、前記′１ａ１ウェルの中に形成された
第１導電型の第２拡散層と、この第２拡散層に所定間隔
をおいて相対向して形成され、前記第２拡散層よりも不
純物濃度が高い第１導電型の第３拡散層および第１導電
型の第４拡散層と、これら第３拡散層と第４拡散層との
間の第２拡散層に形成され、前記第１ウェルより不純物
濃度が高い第２導電型の第５拡散層とを有し、前記第１
拡散層をコレクタ領域とし、前記第２拡散層と前記第３
拡散層とをベース領域とし、前記第５拡散層をエミッタ
領域とし、かつ、前記第４拡散層と前記第５拡散層とを
短絡したことを特徴とする。
（作用）
本発明の半導体装置においては、第４拡散層と、エミッ
タ領域である第５拡散層とを、短絡しているので、エミ
ッタ直下に存在する第３拡散層と第４拡散層との間の寄
生ピンチ抵抗を、ベース−エミッタ間の抵抗として利用
することができる。
タ領域である第５拡散層とを、短絡しているので、エミ
ッタ直下に存在する第３拡散層と第４拡散層との間の寄
生ピンチ抵抗を、ベース−エミッタ間の抵抗として利用
することができる。
（実施例）
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
まず、第１図（ａ）に示すように、フォトリソグラフィ
ー工程によりＰ型半導体基板１上に形成されたフォトマ
スクパターン（図示せず）を利用して、Ｐ型半導体基板
１にｓｂを拡散し、Ｎ“型埋込層２を形成する。
ー工程によりＰ型半導体基板１上に形成されたフォトマ
スクパターン（図示せず）を利用して、Ｐ型半導体基板
１にｓｂを拡散し、Ｎ“型埋込層２を形成する。
この後、全面にＰ型Ｓｉをエピタキシャル成長させ、Ｐ
型エピタキシャル層３を形成する。
型エピタキシャル層３を形成する。
次に、同図（ｂ）に示すように、Ｐ（燐）をＰ型エピタ
キシャル層の所望の部分に加速電圧１６０ｋｅＶ、 ド
ーズ量３×１０１２の条件でイオン注入して、Ｐ型エピ
タキシャル層を分離し、Ｎ型第１ウェル４とＰ型第２ウ
ェル５とＰ型第３ウェル６とを形成する。
キシャル層の所望の部分に加速電圧１６０ｋｅＶ、 ド
ーズ量３×１０１２の条件でイオン注入して、Ｐ型エピ
タキシャル層を分離し、Ｎ型第１ウェル４とＰ型第２ウ
ェル５とＰ型第３ウェル６とを形成する。
次に、フォトリソグラフィー工程により形成されたフォ
トマスクパターン（図示せず）を利用してＰ（燐）を加
速電圧５０ｋｅＶ、 ドーズ量５Ｘ ｌ ０１５の条件
でＮ型第１ウェル４の一部にイオン注入し、Ｎ型第１ウ
ェル４の表面部からＮ″′型埋込層２に至るようなＮ＋
型第１拡散層７を形成する。 このＮ＋型第１拡散層７
の不純物濃度はＮ＋型埋込層２よりも高くなるようにし
ておく。
トマスクパターン（図示せず）を利用してＰ（燐）を加
速電圧５０ｋｅＶ、 ドーズ量５Ｘ ｌ ０１５の条件
でＮ型第１ウェル４の一部にイオン注入し、Ｎ型第１ウ
ェル４の表面部からＮ″′型埋込層２に至るようなＮ＋
型第１拡散層７を形成する。 このＮ＋型第１拡散層７
の不純物濃度はＮ＋型埋込層２よりも高くなるようにし
ておく。
次に、同図（Ｃ）に示すように、フォトリソグラフィー
工程により形成されたフォトマスクパターン（図示せず
）を利用してＮ型第１ウェル４の表面部にＢＦ２を加速
電圧３Ｑｋｅｖ、ドーズ量１Ｘ１０１３の条件でイオン
注入し、さらに、この工程で利用したマスクをそのまま
利用して、Ｂを加速電圧２５ｋｅｖ、ドーズ量５．６Ｘ
１０１３の条件でイオン注入することにより、真性ベー
ス領域であるＰ型箱２拡散層８を形成する。このＰ型箱
２拡散層８の不純物濃度はＮ型第１ウェル４よりも高い
。
工程により形成されたフォトマスクパターン（図示せず
）を利用してＮ型第１ウェル４の表面部にＢＦ２を加速
電圧３Ｑｋｅｖ、ドーズ量１Ｘ１０１３の条件でイオン
注入し、さらに、この工程で利用したマスクをそのまま
利用して、Ｂを加速電圧２５ｋｅｖ、ドーズ量５．６Ｘ
１０１３の条件でイオン注入することにより、真性ベー
ス領域であるＰ型箱２拡散層８を形成する。このＰ型箱
２拡散層８の不純物濃度はＮ型第１ウェル４よりも高い
。
次に、フォトリソグラフィー工程により形成されたフォ
トマスクパターン（明示せず）を利用して、真性ベース
領域であるＰ型箱２拡散層８の一部にＢＦ２を加速電圧
４５ｋｅｖ、ドーズ量５ｘ Ｉ Ｑ ＋ ５の条件でイ
オン注入し、所定間隔をおいて相対向するＰ＋型第３拡
散層９とＰ＋第４拡散層１０とを形成する。
トマスクパターン（明示せず）を利用して、真性ベース
領域であるＰ型箱２拡散層８の一部にＢＦ２を加速電圧
４５ｋｅｖ、ドーズ量５ｘ Ｉ Ｑ ＋ ５の条件でイ
オン注入し、所定間隔をおいて相対向するＰ＋型第３拡
散層９とＰ＋第４拡散層１０とを形成する。
次に、Ｐ４型第３拡散層とＰ＋型第４拡散層との間のＰ
型箱２拡散層８の表面部にＡｓ（ヒ素）を加速電圧４０
ｋｅＶ、 ドーズ量５Ｘ１０’うの条件でイオン注入
し、エミッタ領域であるＮ＋型第５拡散層１１を形成す
る。二〇Ｎ＋型第５拡散層１１の不純物濃度はＮ型第１
ウェル４よりも高くなるようにしておく。
型箱２拡散層８の表面部にＡｓ（ヒ素）を加速電圧４０
ｋｅＶ、 ドーズ量５Ｘ１０’うの条件でイオン注入
し、エミッタ領域であるＮ＋型第５拡散層１１を形成す
る。二〇Ｎ＋型第５拡散層１１の不純物濃度はＮ型第１
ウェル４よりも高くなるようにしておく。
最後に、同図（ｄ）に示すように、シリコン酸化膜１２
、ＰＳＧ膜（燐を含むシリゲートガラス）１３、コレク
タ端子となるＡ、Ｑ配線（図示せず）、ベース端子とな
るＡｊ）配線１４、エミッタ端子となるＡｊｌ配線１５
を形成する。また、Ｐ′″型第４拡散層１０とエミッタ
領域である第５拡散層１１とを短絡するようなＡＩ配線
１５−も形成する。そして、最後に表面保護膜１６を形
成する。
、ＰＳＧ膜（燐を含むシリゲートガラス）１３、コレク
タ端子となるＡ、Ｑ配線（図示せず）、ベース端子とな
るＡｊ）配線１４、エミッタ端子となるＡｊｌ配線１５
を形成する。また、Ｐ′″型第４拡散層１０とエミッタ
領域である第５拡散層１１とを短絡するようなＡＩ配線
１５−も形成する。そして、最後に表面保護膜１６を形
成する。
以上が、本発明をＮＰＮトランジスタに適用した一実施
例である。
例である。
上記の工程から分かるように、本発明の半導体装置では
、ウェーハ内に、拡散抵抗を造り込むためのウェルを別
個に形成し、このウェルに拡散抵抗を造り込むという工
程を必要としていない。
、ウェーハ内に、拡散抵抗を造り込むためのウェルを別
個に形成し、このウェルに拡散抵抗を造り込むという工
程を必要としていない。
これは、ＡＩＩ配線１５′により、第４拡散層１０とエ
ミッタ領域である第５拡散層１１を短絡するという極め
て容易な手段を用いることにより、ベース−エミッタ間
の抵抗として、エミッタ直下に存在している寄生ピンチ
抵抗を利用することができるためである。
ミッタ領域である第５拡散層１１を短絡するという極め
て容易な手段を用いることにより、ベース−エミッタ間
の抵抗として、エミッタ直下に存在している寄生ピンチ
抵抗を利用することができるためである。
第２図は、本発明に係るバイポーラトランジスタの一例
を示す平面図である。
を示す平面図である。
Ｎ型のウェル２１の中に、第１拡散層であるＮ“型コレ
クタ領域２２、Ｐ型第２拡散層２３、第３拡散層である
Ｐ＋型ベース領域２４、Ｐ”型の第４拡散層２５、第５
拡散層であるＮ“型エミッタ領域２６が形成されている
。なお、このＮＰＮ ）ランジスタにおいて、Ｘ方向と
Ｘ方向とを同図に示したようなものとする。
クタ領域２２、Ｐ型第２拡散層２３、第３拡散層である
Ｐ＋型ベース領域２４、Ｐ”型の第４拡散層２５、第５
拡散層であるＮ“型エミッタ領域２６が形成されている
。なお、このＮＰＮ ）ランジスタにおいて、Ｘ方向と
Ｘ方向とを同図に示したようなものとする。
同図に示したＮＰＮバイポーラトランジスタでは、エミ
ッタ直下２６のピンチ抵抗は、シート抵抗値で２０にΩ
／口であり、エミッタの寸法は２゜４μ×３．９μであ
る。したがって、ベース−エミッタ間に存在する抵抗は
、 ２０にΩＸ２．４／３．９−１２．３にΩとなる。この
値を小さくするためには、エミッタのＸ方向の寸法を大
きくすればよい。
ッタ直下２６のピンチ抵抗は、シート抵抗値で２０にΩ
／口であり、エミッタの寸法は２゜４μ×３．９μであ
る。したがって、ベース−エミッタ間に存在する抵抗は
、 ２０にΩＸ２．４／３．９−１２．３にΩとなる。この
値を小さくするためには、エミッタのＸ方向の寸法を大
きくすればよい。
第３図は、第５図に示したＢ１−ＣＭＯＳ回路のパター
ンを示すレイアウト図の一例である。
ンを示すレイアウト図の一例である。
純ＣＭＯ３基本セル３１の片側に、本発明の２つのＮＰ
Ｎバイポーラトランジスタ３２を形成している。
Ｎバイポーラトランジスタ３２を形成している。
本発明においては、バイポーラトランジスタのエミッタ
直下に存在するピンチ抵抗を抵抗素子として利用してい
るため、拡散抵抗を造り込むこと必更がなくなっている
。このため、第６図と比較しても分かるように、パター
ンのレイアウト面積が縮小されていることが分かる。
直下に存在するピンチ抵抗を抵抗素子として利用してい
るため、拡散抵抗を造り込むこと必更がなくなっている
。このため、第６図と比較しても分かるように、パター
ンのレイアウト面積が縮小されていることが分かる。
［発明の効果］
以上、説明したように本発明の半導体装置では、次のよ
うな効果を奏する。
うな効果を奏する。
トランジスタのベース端子とエミッタ端子との間に抵抗
が挿入された回路と同等の機能を有する半導体装置にお
いてそのレイアウト面積を縮小することができる。
が挿入された回路と同等の機能を有する半導体装置にお
いてそのレイアウト面積を縮小することができる。
１１図は、本発明の半導体装置の製造工程を示す断面図
、１１２図は、本発明の半導体装置を示す平面図、′ｓ
３図は、本発明に係るＢ１−０Ｍ０８回路のパターンを
示すレイアウト図、第４図は、従来の技術を説明するた
めの回路図、第５図は、Ｂ１−ＣＭＯＳ論理ゲートを示
す回路図、第６図は、従来の技術によるＢｉ−ＣＭＯＳ
論理ゲートのパターンを示すレイアウト図である。 １・・・Ｐ型半導体基板、 ２・・・Ｎ＋型埋込
層、３・・・Ｐ型エピタキシャル層、４・・・Ｎ型第１
ウェル、５・・・Ｐ型第２ウェル、 ６・・・Ｐ型
第３ウェル、７・・・Ｎ“型第１拡散層、 ８・・・真性ベース領域であるＰ型第２拡散層、９・・
・Ｐ＋型第３拡散層、 １０・・・Ｐ１第４拡散層、１
１・・・Ｎ＋型第５拡散層、 １２・・・シリコン酸化
膜、１３・・・ＰＳＧＩＩＩ、１４・・・ベース端子と
なるＡｆＩ配線、１５・・・エミッタ端子となるＡｆＩ
配線、ＩＦＭ・・・Ｐ＋型第４拡散層ＩＯとエミッタ領
域である第５拡散層１１とを短絡するＡｌｌ配線、１６
・・・表面保護膜。
、１１２図は、本発明の半導体装置を示す平面図、′ｓ
３図は、本発明に係るＢ１−０Ｍ０８回路のパターンを
示すレイアウト図、第４図は、従来の技術を説明するた
めの回路図、第５図は、Ｂ１−ＣＭＯＳ論理ゲートを示
す回路図、第６図は、従来の技術によるＢｉ−ＣＭＯＳ
論理ゲートのパターンを示すレイアウト図である。 １・・・Ｐ型半導体基板、 ２・・・Ｎ＋型埋込
層、３・・・Ｐ型エピタキシャル層、４・・・Ｎ型第１
ウェル、５・・・Ｐ型第２ウェル、 ６・・・Ｐ型
第３ウェル、７・・・Ｎ“型第１拡散層、 ８・・・真性ベース領域であるＰ型第２拡散層、９・・
・Ｐ＋型第３拡散層、 １０・・・Ｐ１第４拡散層、１
１・・・Ｎ＋型第５拡散層、 １２・・・シリコン酸化
膜、１３・・・ＰＳＧＩＩＩ、１４・・・ベース端子と
なるＡｆＩ配線、１５・・・エミッタ端子となるＡｆＩ
配線、ＩＦＭ・・・Ｐ＋型第４拡散層ＩＯとエミッタ領
域である第５拡散層１１とを短絡するＡｌｌ配線、１６
・・・表面保護膜。
Claims (1)
- 第１導電型の半導体基板と、この第１導電型の半導体
基板上の一部に形成された第２導電型の埋込み層と、前
記第１導電型の半導体基板上に、少なくとも一部が前記
埋込み層を介して形成され、前記埋込み層よりも不純物
濃度が低い第２導電型の第１ウェルと、前記第１導電型
の半導体基板上に形成され、前記第２導電型の第１ウェ
ルを介して対向する第１導電型の第２ウェルおよび第１
導電型の第３ウェルと、前記第２導電型の第１ウェルの
表面から前記第２導電型の埋込み層に至るように形成さ
れ、前記第２導電型の埋込み層より不純物濃度が高い第
２導電型の第１拡散層と、前記第２導電型の第１ウェル
より不純物濃度が高く、前記第１ウェルの中に形成され
た第１導電型の第２拡散層と、この第２拡散層に所定間
隔をおいて相対向して形成され、前記第２拡散層よりも
不純物濃度が高い第１導電型の第３拡散層および第１導
電型の第４拡散層と、これら第３拡散層と第４拡散層と
の間の第２拡散層に形成され、前記第１ウェルより不純
物濃度が高い第２導電型の第５拡散層とを有し、前記第
１拡散層をコレクタ領域とし、前記第２拡散層と前記第
３拡散層とをベース領域とし、前記第５拡散層をエミッ
タ領域とし、かつ、前記第４拡散層と前記第５拡散層と
を短絡したことを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2088357A JPH03288469A (ja) | 1990-04-04 | 1990-04-04 | 半導体装置 |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP2088357A JPH03288469A (ja) | 1990-04-04 | 1990-04-04 | 半導体装置 |
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|---|---|
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|---|---|---|---|
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