JPS62293767A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS62293767A JPS62293767A JP13752386A JP13752386A JPS62293767A JP S62293767 A JPS62293767 A JP S62293767A JP 13752386 A JP13752386 A JP 13752386A JP 13752386 A JP13752386 A JP 13752386A JP S62293767 A JPS62293767 A JP S62293767A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
-
- H—ELECTRICITY
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- H01L29/7302—Bipolar junction transistors structurally associated with other devices
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
３、発明の詳細な説明
本発明は、要素デバイスとしての横形バイポーラトラン
ジスタの表面ベース領域上の酸化膜上にエミツタ層に接
続されたオーバーオキサイド１を極が形成される半導体
集積回路に関する。
ジスタの表面ベース領域上の酸化膜上にエミツタ層に接
続されたオーバーオキサイド１を極が形成される半導体
集積回路に関する。
半導体集積回路の信号処理用のロジック回路をＮチャネ
ルおよびＰチャネルＣＭＯ３ＦＥＴにより構成し、出力
回路は縦形ＮＰＮ ｌ−ランジスタで構成する方法が一
般的である。ところが、近年技術の進歩に伴い、第２図
に示すように、ＣＭＯＳロジ・ツクインバータ２１の出
力回路をＰＮＰＮバイポーラトランジスタ２３ Ｐ Ｎ
バイポーラトランジスタ２３により構成し、負荷インピ
ーダンス２４に接続するようなブソシェブル方弐とする
要求が窩まってきており、例えば第３図１８＋に示すよ
うにＰ型シリコン基板ｌの上にＮ型壇込拡散７！Ｊ２を
介して積層されたＮ型エピタキシャルＮ３をベース領域
とし、その中にＰ型コレクタ拡散層４、Ｐ型エミッタ拡
散乃５およびＮ型ベースコンタクト拡散層６を形成、表
面酸化膜７の開口部でコレクタ主桟８１、 エミンタ
電極８２およびコレクタ電橋８３を接触させた横形ＰＮ
Ｐ）ランジスタを用いることが知られている。しかし、
このような構造のＰＮＰ トランジスタでは縦形Ｎ Ｐ
Ｎ トランジスタに比して電流増幅率が小さい欠点が
あり、電流増幅率がそろわない、その対策として、第３
７山）に示すようにベース？Ｉｐ 城３の上の酸化膜７
上にエミノク拡ｆｉｋ層に接続されたオーバーオキサイ
ド電極８を形成する方法が知られている。これはオーバ
ーオキサイド１ｔｆｆｉ８の下のベース領域３のコレク
タ［４とエミッタ［５の間に生ずるＰチャネルに基づく
ＭＯ３ＦＥＴ効果を利用したものである。このＭＯＳＦ
ＥＴは、第４図に示すようにＰＮＰ ）ランジスタ４１
に並列に接続されたＭＯ５ＦＥＴ４２として表わすこと
ができる。すなわち、Ｐ Ｎ Ｐ ）ランジスタ４１の
エミッタ電極ＥとコレクタＣの間に流れるコレクタｔｆ
ｉ ｌ、はバイポーラトランジスタ４１のベース電流■
、に依存する電流ＩＣ・と、ＭＯ３ＦＥＴ４２のドレイ
ン電’ＩＮ Ｉ ｏの和になる。その結果、ＩＣ／１．
であるｒｉ流増幅率が第３図ｆａｔの構造に比して２〜
ｌＯ倍迄大きくなる。夏。・はバイポーラトランジスタ
の主パラメータであるベース幅。 エミッタ注入効率により決り、■。はＭＯＳＦＥＴの相
互コンダクタンスＧ、、ゲート電位により決まる。Ｇ、
はＭＯＳＦＥＴのしきい値電圧ｖ７゜ゲート酸化膜厚が
小さいほど大きくなる。そのため、酸化膜７の厚さが厚
くなりすぎると′ａ、流増幅率向上の効果を引き出すこ
とができず、効果を引き出すための酸化膜厚調整を行う
工程数が増加する欠点がある。
ルおよびＰチャネルＣＭＯ３ＦＥＴにより構成し、出力
回路は縦形ＮＰＮ ｌ−ランジスタで構成する方法が一
般的である。ところが、近年技術の進歩に伴い、第２図
に示すように、ＣＭＯＳロジ・ツクインバータ２１の出
力回路をＰＮＰＮバイポーラトランジスタ２３ Ｐ Ｎ
バイポーラトランジスタ２３により構成し、負荷インピ
ーダンス２４に接続するようなブソシェブル方弐とする
要求が窩まってきており、例えば第３図１８＋に示すよ
うにＰ型シリコン基板ｌの上にＮ型壇込拡散７！Ｊ２を
介して積層されたＮ型エピタキシャルＮ３をベース領域
とし、その中にＰ型コレクタ拡散層４、Ｐ型エミッタ拡
散乃５およびＮ型ベースコンタクト拡散層６を形成、表
面酸化膜７の開口部でコレクタ主桟８１、 エミンタ
電極８２およびコレクタ電橋８３を接触させた横形ＰＮ
Ｐ）ランジスタを用いることが知られている。しかし、
このような構造のＰＮＰ トランジスタでは縦形Ｎ Ｐ
Ｎ トランジスタに比して電流増幅率が小さい欠点が
あり、電流増幅率がそろわない、その対策として、第３
７山）に示すようにベース？Ｉｐ 城３の上の酸化膜７
上にエミノク拡ｆｉｋ層に接続されたオーバーオキサイ
ド電極８を形成する方法が知られている。これはオーバ
ーオキサイド１ｔｆｆｉ８の下のベース領域３のコレク
タ［４とエミッタ［５の間に生ずるＰチャネルに基づく
ＭＯ３ＦＥＴ効果を利用したものである。このＭＯＳＦ
ＥＴは、第４図に示すようにＰＮＰ ）ランジスタ４１
に並列に接続されたＭＯ５ＦＥＴ４２として表わすこと
ができる。すなわち、Ｐ Ｎ Ｐ ）ランジスタ４１の
エミッタ電極ＥとコレクタＣの間に流れるコレクタｔｆ
ｉ ｌ、はバイポーラトランジスタ４１のベース電流■
、に依存する電流ＩＣ・と、ＭＯ３ＦＥＴ４２のドレイ
ン電’ＩＮ Ｉ ｏの和になる。その結果、ＩＣ／１．
であるｒｉ流増幅率が第３図ｆａｔの構造に比して２〜
ｌＯ倍迄大きくなる。夏。・はバイポーラトランジスタ
の主パラメータであるベース幅。 エミッタ注入効率により決り、■。はＭＯＳＦＥＴの相
互コンダクタンスＧ、、ゲート電位により決まる。Ｇ、
はＭＯＳＦＥＴのしきい値電圧ｖ７゜ゲート酸化膜厚が
小さいほど大きくなる。そのため、酸化膜７の厚さが厚
くなりすぎると′ａ、流増幅率向上の効果を引き出すこ
とができず、効果を引き出すための酸化膜厚調整を行う
工程数が増加する欠点がある。
本発明は、上述の問題を解決するために横形トランジス
タの電流増幅率向上のためのオーバーオキサイド電極下
の酸化膜厚を、工程数の著しい増加なしに薄くすること
のできる半導体集積回路を提供することを目的とする。
タの電流増幅率向上のためのオーバーオキサイド電極下
の酸化膜厚を、工程数の著しい増加なしに薄くすること
のできる半導体集積回路を提供することを目的とする。
本発明は、横形トランジスタのコレクタ、エミッタ領域
間の表面ベース領域上に設けられるエミッタオーバーオ
キサイド電極を不純物拡散温度より高融点をもつ材料か
ら形成するもので、これにより不純物拡散工程より前の
薄い表面酸化膜上にオーバーオキサイド電極を形成でき
るため上記の目的を達成する。高融点材料として多結晶
シリコンを用いると、同一半導体基板内の要素デバイス
であるＭＯＳＦＥＴに多く用いられる多結晶シリコンゲ
ート電極と同一工程で形成でき、その下の酸化膜厚もＭ
ＯＳ Ｆ ＥＴのゲート酸化膜厚と同じになるので存効
である。
間の表面ベース領域上に設けられるエミッタオーバーオ
キサイド電極を不純物拡散温度より高融点をもつ材料か
ら形成するもので、これにより不純物拡散工程より前の
薄い表面酸化膜上にオーバーオキサイド電極を形成でき
るため上記の目的を達成する。高融点材料として多結晶
シリコンを用いると、同一半導体基板内の要素デバイス
であるＭＯＳＦＥＴに多く用いられる多結晶シリコンゲ
ート電極と同一工程で形成でき、その下の酸化膜厚もＭ
ＯＳ Ｆ ＥＴのゲート酸化膜厚と同じになるので存効
である。
第１図は本発明の一実施例の工程を示すもので、第３図
と共通の部分には同一の符号が付されている。Ｐ型シリ
コン基板１上にＮ型埋込拡散層２を介して積層されたＮ
型エピタキシャル層３の上に、フィールド酸化１１！Ｊ
７１およびゲート酸化膜７２を形成する （図ａ）ａＰ
型エピタキシャル層２の内部には、埋込拡散層２に達す
るＮ型ベースコンタクト層６が形成されている。デー１
−Ｍ化膜７２は同一半導体集積回路内のＭＯＳＦＥＴの
ゲート酸化膜と同時に形成され、同じ厚さ、例えば５０
０〜１０００人の厚さを有する。次に表面に多結晶シリ
コン層を堆積し、フォトエツチングによりパターニング
してＭ ＯＳ Ｆ Ｅ Ｔのゲート電極と同時にエミッ
タオーバーオキサイド電極９を形成し、多結晶シリコン
パターンをマスクとしてセルファライン方式でほう素を
高濃度イオン注入し、１１００℃の熱処理によりコレク
タ拡散層４．エミッタ拡散層５を形成する ｌｂ）、こ
の際、オーバーオキサイド電極９およびＰチャネルＭ
ＯＳ Ｆ Ｅ Ｔのゲート電極にもほう素がドーピング
される０次いで、ＣＶＤ法によりＳｉＯオ膜７３を被着
して表面全体を保護したのちにフォトエツチングで各コ
ンタクト部１０を加工する （図Ｃ）、このあと、アル
ミニウム蒸着、フォトエツチングにより第１ＵｊＪｆｄ
＋に示ずようにコレクタ電極８１． エミッタ電極８２
．ベース電極８３を形成することにより、薄いゲート酸
化膜７２の上の多結晶シリコン電極９をエミッタオーバ
ーオキサイド電極とするバイポーラＰＮＰ）ランジスタ
を形成することができる。 オーバーオキサイド電極９を多結晶シリコンでなく、や
はりＭＯＳＦＥＴのゲート電極材才４として用いられる
Ｍｏ、 Ｗなどの高融点金属によって形成′しても、不
純物拡散温度でも融解しないので、第１図と同様の工程
を実施することができる。
と共通の部分には同一の符号が付されている。Ｐ型シリ
コン基板１上にＮ型埋込拡散層２を介して積層されたＮ
型エピタキシャル層３の上に、フィールド酸化１１！Ｊ
７１およびゲート酸化膜７２を形成する （図ａ）ａＰ
型エピタキシャル層２の内部には、埋込拡散層２に達す
るＮ型ベースコンタクト層６が形成されている。デー１
−Ｍ化膜７２は同一半導体集積回路内のＭＯＳＦＥＴの
ゲート酸化膜と同時に形成され、同じ厚さ、例えば５０
０〜１０００人の厚さを有する。次に表面に多結晶シリ
コン層を堆積し、フォトエツチングによりパターニング
してＭ ＯＳ Ｆ Ｅ Ｔのゲート電極と同時にエミッ
タオーバーオキサイド電極９を形成し、多結晶シリコン
パターンをマスクとしてセルファライン方式でほう素を
高濃度イオン注入し、１１００℃の熱処理によりコレク
タ拡散層４．エミッタ拡散層５を形成する ｌｂ）、こ
の際、オーバーオキサイド電極９およびＰチャネルＭ
ＯＳ Ｆ Ｅ Ｔのゲート電極にもほう素がドーピング
される０次いで、ＣＶＤ法によりＳｉＯオ膜７３を被着
して表面全体を保護したのちにフォトエツチングで各コ
ンタクト部１０を加工する （図Ｃ）、このあと、アル
ミニウム蒸着、フォトエツチングにより第１ＵｊＪｆｄ
＋に示ずようにコレクタ電極８１． エミッタ電極８２
．ベース電極８３を形成することにより、薄いゲート酸
化膜７２の上の多結晶シリコン電極９をエミッタオーバ
ーオキサイド電極とするバイポーラＰＮＰ）ランジスタ
を形成することができる。 オーバーオキサイド電極９を多結晶シリコンでなく、や
はりＭＯＳＦＥＴのゲート電極材才４として用いられる
Ｍｏ、 Ｗなどの高融点金属によって形成′しても、不
純物拡散温度でも融解しないので、第１図と同様の工程
を実施することができる。
本発明によれば、横形バイポーラトランジスタのエミッ
タオーバーオキサイド’ｉ；ｉ ｆ！ｉを不純物拡散工
程の温度に耐える高融点材料により形成することにより
、従来のように不純物拡散工程において厚くなった酸化
股上に形成する必要がなくなり、オーバーオキサイド１
を極子の酸化膜を厚さ１０００Å以下に従来より薄くす
ることが可能となり、Ｔｒｉ流増幅率を向上させること
ができる。この結果、８ｉＣＭＯ３Ｉ Ｃにおいて、Ｎ
ＰＮ、ＰＮＰ）ランジスタの電流増幅率の近い…捕型の
プッシュプル出力回路を集積することができ、高性能の
半導体集積回路が得られろ。
タオーバーオキサイド’ｉ；ｉ ｆ！ｉを不純物拡散工
程の温度に耐える高融点材料により形成することにより
、従来のように不純物拡散工程において厚くなった酸化
股上に形成する必要がなくなり、オーバーオキサイド１
を極子の酸化膜を厚さ１０００Å以下に従来より薄くす
ることが可能となり、Ｔｒｉ流増幅率を向上させること
ができる。この結果、８ｉＣＭＯ３Ｉ Ｃにおいて、Ｎ
ＰＮ、ＰＮＰ）ランジスタの電流増幅率の近い…捕型の
プッシュプル出力回路を集積することができ、高性能の
半導体集積回路が得られろ。
第１図は本発明の一実施例における横形ＰＮＰトランジ
スタの作成工程を順次示す断面図、第２図はプッシュプ
ル出力回路の回路図、第３図は従来の横形Ｐ Ｎ Ｐ
）ランジスタの二つの例の断面図、第４図はオーバーオ
キサイド電極を有する横形トランジスタの等側口Ｉｉ８
図である。 ｌ：Ｐ型シリコン、３：Ｎ型エピタキシャル層、４：Ｐ
型コレクタ拡散層、５：Ｐ型エミンタ拡散７２ て−ト
ぐ１′ｌ（ ２４コレ７り７広′￥Ｌ９ ５＝ミツ、−ｙ；、ｊＬ
ｖ ’ １４ 弓 ２１ − 第１図 第２図 第３図 第４図
スタの作成工程を順次示す断面図、第２図はプッシュプ
ル出力回路の回路図、第３図は従来の横形Ｐ Ｎ Ｐ
）ランジスタの二つの例の断面図、第４図はオーバーオ
キサイド電極を有する横形トランジスタの等側口Ｉｉ８
図である。 ｌ：Ｐ型シリコン、３：Ｎ型エピタキシャル層、４：Ｐ
型コレクタ拡散層、５：Ｐ型エミンタ拡散７２ て−ト
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ｖ ’ １４ 弓 ２１ − 第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １）横形トランジスタのコレクタ、エミッタ領域間の表
面ベース領域上に設けられるエミッタオーバーオキサイ
ド電極が不純物拡散温度より高融点をもつ材料からなる
ことを特徴とする半導体集積回路。 ２）特許請求の範囲第１項記載の回路において、エミッ
タオーバーオキサイド電極材料が多結晶シリコンである
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13752386A JPS62293767A (ja) | 1986-06-13 | 1986-06-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13752386A JPS62293767A (ja) | 1986-06-13 | 1986-06-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293767A true JPS62293767A (ja) | 1987-12-21 |
Family
ID=15200667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13752386A Pending JPS62293767A (ja) | 1986-06-13 | 1986-06-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293767A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02142137A (ja) * | 1988-11-22 | 1990-05-31 | Sony Corp | ラテラルトランジスタ及びその製造方法 |
| JPH02142136A (ja) * | 1988-11-22 | 1990-05-31 | Sony Corp | ラテラルトランジスタ及びその製造方法 |
| US4978630A (en) * | 1987-09-26 | 1990-12-18 | Samsung Semiconductor & Telecommunication Co., Ltd. | Fabrication method of bipolar transistor |
| JPH03104157A (ja) * | 1989-09-18 | 1991-05-01 | Fuji Electric Co Ltd | 横型ｎｐｎトランジスタを備えた半導体装置 |
-
1986
- 1986-06-13 JP JP13752386A patent/JPS62293767A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4978630A (en) * | 1987-09-26 | 1990-12-18 | Samsung Semiconductor & Telecommunication Co., Ltd. | Fabrication method of bipolar transistor |
| JPH02142137A (ja) * | 1988-11-22 | 1990-05-31 | Sony Corp | ラテラルトランジスタ及びその製造方法 |
| JPH02142136A (ja) * | 1988-11-22 | 1990-05-31 | Sony Corp | ラテラルトランジスタ及びその製造方法 |
| JPH03104157A (ja) * | 1989-09-18 | 1991-05-01 | Fuji Electric Co Ltd | 横型ｎｐｎトランジスタを備えた半導体装置 |
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