JPH03104157A - 横型ｎｐｎトランジスタを備えた半導体装置 - Google Patents
横型ｎｐｎトランジスタを備えた半導体装置Info
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- JPH03104157A JPH03104157A JP24150889A JP24150889A JPH03104157A JP H03104157 A JPH03104157 A JP H03104157A JP 24150889 A JP24150889 A JP 24150889A JP 24150889 A JP24150889 A JP 24150889A JP H03104157 A JPH03104157 A JP H03104157A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、横型ＮＰＮ トランジスタを備えた半導体装
置に関し、特に絶縁ゲート電界効果型トランジスタ（Ｍ
ＯＳＦＥＴ）と横型ＮＰＮ ｌ−ランジスタとを併有す
るＢｉ−ＭＯＳ型半導体装置に関する。
置に関し、特に絶縁ゲート電界効果型トランジスタ（Ｍ
ＯＳＦＥＴ）と横型ＮＰＮ ｌ−ランジスタとを併有す
るＢｉ−ＭＯＳ型半導体装置に関する。
〔従来の技術］
従来のＢｉ−ＭＯＳ型半導体装置における横型ＮＰＮ
トランジスタの構造は、第３図に示すように、Ｎ型層１
の表面側に形戊されたＰ型エミッタ層２と、このＰ型エ
ミッタ層２を取り囲み同一拡散で形或されたＰ型コレク
タ層３と、このＰ型コレクタ層３を取り囲むＮ型ベース
コンタクトＮ４と、シリコン酸化膜５のコンタクトホー
ル６ａ，７ａ，８ａを介してＰ型エミッタ層２，Ｐ型コ
レクタ層３，Ｎ型ベースコンタクト層４に導電接触する
Ａｉ等のエミッタ配線６，コレクタ配線７，ベース配線
８とを有している。そして、エミンタ配線６は、Ｐ型エ
ミッタ層２に導電接触する接触部６ｂと、Ｎ型層１のう
ちＰ型エミッタ層２とＰ型コレクタ層３とに挟まれた領
域１ａまで覆う拡大被覆部６ｃとから構或され、この拡
大被覆部６ＣはＰ型コレクタ層３と重なっている。
トランジスタの構造は、第３図に示すように、Ｎ型層１
の表面側に形戊されたＰ型エミッタ層２と、このＰ型エ
ミッタ層２を取り囲み同一拡散で形或されたＰ型コレク
タ層３と、このＰ型コレクタ層３を取り囲むＮ型ベース
コンタクトＮ４と、シリコン酸化膜５のコンタクトホー
ル６ａ，７ａ，８ａを介してＰ型エミッタ層２，Ｐ型コ
レクタ層３，Ｎ型ベースコンタクト層４に導電接触する
Ａｉ等のエミッタ配線６，コレクタ配線７，ベース配線
８とを有している。そして、エミンタ配線６は、Ｐ型エ
ミッタ層２に導電接触する接触部６ｂと、Ｎ型層１のう
ちＰ型エミッタ層２とＰ型コレクタ層３とに挟まれた領
域１ａまで覆う拡大被覆部６ｃとから構或され、この拡
大被覆部６ＣはＰ型コレクタ層３と重なっている。
拡大被覆部６ｃの形成の理由は、拡大被覆部６Ｃが最高
電位（正電位）であるＰ型エミッタ層２と同電位に維持
されることによって、Ｐ型エミッタ層２からＮ型層１
（ベース領域）に注入されたキャリアであるホールがＰ
型エミッタ層２とＰ型コレクタ層３とに挟まれた領域１
ａとシリコン酸化膜５との界面に接近するのを静電斥力
により阻止し、再結合によるベース電流の増加を防止す
るためである。したがって、ベース電流の増加が抑制さ
れるので、結果として電流増幅率ｈＦＥの低下が防止さ
れる。
電位（正電位）であるＰ型エミッタ層２と同電位に維持
されることによって、Ｐ型エミッタ層２からＮ型層１
（ベース領域）に注入されたキャリアであるホールがＰ
型エミッタ層２とＰ型コレクタ層３とに挟まれた領域１
ａとシリコン酸化膜５との界面に接近するのを静電斥力
により阻止し、再結合によるベース電流の増加を防止す
るためである。したがって、ベース電流の増加が抑制さ
れるので、結果として電流増幅率ｈＦＥの低下が防止さ
れる。
このように、エミッタ配線６の拡大被覆部６ｃの形或に
より、静電斥力を以てキャリアの再結合を阻止する手段
は、第４図に示すように横型ＮＰＮトランジスタにも適
用され得ると類推される。
より、静電斥力を以てキャリアの再結合を阻止する手段
は、第４図に示すように横型ＮＰＮトランジスタにも適
用され得ると類推される。
即ち、第４図示の横型ＮＰＮトランジスタの構造は、Ｎ
型Ｎ１上に拡散形或されたＰウエル層１０と、このＰウ
ェル層１０の表面側に形成されたＮ型エミッタＩＷＩＩ
と、このＮ型エミッタ層１１を取り囲み同一拡散で形或
されたＮ型コレクタ層１２と、このＮ型コレクタ層１２
を取り囲むＰ型ベースコンタクト層１３と、シリコン酸
化膜１４のコンタクトホール１５ａ，１６ａ，１７ａを
介してＮ型エミッタ層１１，Ｎ型コレクタ層１２，Ｐ型
ベースコンタクトＮ１３に導電接触するＡｌ等のエミッ
タ配線１５，コレクタ配線１６，ベース配線１７とを有
しており、エミッタ配線１５はＮ型エミッタ層ｌ１に導
電接触する接触部１５ｂと、Ｐウェル層１０のうちＮ型
工５ツタ層１１とＮ型コレクタ層１２とに挟まれた領域
１０ａまで覆う拡大被覆部１５ｃとから構威されている
。
型Ｎ１上に拡散形或されたＰウエル層１０と、このＰウ
ェル層１０の表面側に形成されたＮ型エミッタＩＷＩＩ
と、このＮ型エミッタ層１１を取り囲み同一拡散で形或
されたＮ型コレクタ層１２と、このＮ型コレクタ層１２
を取り囲むＰ型ベースコンタクト層１３と、シリコン酸
化膜１４のコンタクトホール１５ａ，１６ａ，１７ａを
介してＮ型エミッタ層１１，Ｎ型コレクタ層１２，Ｐ型
ベースコンタクトＮ１３に導電接触するＡｌ等のエミッ
タ配線１５，コレクタ配線１６，ベース配線１７とを有
しており、エミッタ配線１５はＮ型エミッタ層ｌ１に導
電接触する接触部１５ｂと、Ｐウェル層１０のうちＮ型
工５ツタ層１１とＮ型コレクタ層１２とに挟まれた領域
１０ａまで覆う拡大被覆部１５ｃとから構威されている
。
上記横型ＮＰＮトランジスタにおいて、拡大被覆部１５
ｃが最低電位（負電位）であるＮ型エミッタ層１１と同
電位に維持されることによって、Ｎ型エミッタ層１１か
らＰウエル層１０に注入されたキャリアである電子が拡
大被覆部１５ｃの負電位による静電斥力で領域１０ａと
シリコン酸化膜１４の界面に接近しにくく、キャリアの
再結合が防止され、それ故ベース電流の増加が抑制され
て電流増幅率ｈ，Ｅが高くなると期待されたが、しかし
ながら、上記横型トランジスタの試作品につき実際に電
流増幅率ｈＦＥを測定してみると、第５図に示すコレク
タ電流対電流増幅率ｈＦＥの特性曲線（破線で示す）は
、最大値が１００程度で、期待されるほど高い値を示さ
ず、また素子毎で電流増幅率ｈＦＥが１桁に亘って大き
くバラつき、安定性がなかった。
ｃが最低電位（負電位）であるＮ型エミッタ層１１と同
電位に維持されることによって、Ｎ型エミッタ層１１か
らＰウエル層１０に注入されたキャリアである電子が拡
大被覆部１５ｃの負電位による静電斥力で領域１０ａと
シリコン酸化膜１４の界面に接近しにくく、キャリアの
再結合が防止され、それ故ベース電流の増加が抑制され
て電流増幅率ｈ，Ｅが高くなると期待されたが、しかし
ながら、上記横型トランジスタの試作品につき実際に電
流増幅率ｈＦＥを測定してみると、第５図に示すコレク
タ電流対電流増幅率ｈＦＥの特性曲線（破線で示す）は
、最大値が１００程度で、期待されるほど高い値を示さ
ず、また素子毎で電流増幅率ｈＦＥが１桁に亘って大き
くバラつき、安定性がなかった。
その原因としては、拡大被覆部１５ｃはＰＳＧ （リン
ガラス）等の比較的厚いシリコン酸化膜ｌ４を介して領
域１０ａ上に形或されているが、そのシリコン酸化膜１
４と領域１０ａの界面に生じた不規則な正の界面単位．
電離，荷電粒子のトラップ等による影響で拡大被覆部１
５ｃによる静電斥力が有効に作用しないと推定される。
ガラス）等の比較的厚いシリコン酸化膜ｌ４を介して領
域１０ａ上に形或されているが、そのシリコン酸化膜１
４と領域１０ａの界面に生じた不規則な正の界面単位．
電離，荷電粒子のトラップ等による影響で拡大被覆部１
５ｃによる静電斥力が有効に作用しないと推定される。
そこで、本発明は上記問題点を解決するものであり、そ
の課題は、拡大被覆部による静電斥力を有効化する構造
を採用することにより、電流増幅率が高く、しかも素子
毎の電流増幅率のバラつきのない横型ＮＰＮトランジス
タを備えた半導体装置を提供することにある。
の課題は、拡大被覆部による静電斥力を有効化する構造
を採用することにより、電流増幅率が高く、しかも素子
毎の電流増幅率のバラつきのない横型ＮＰＮトランジス
タを備えた半導体装置を提供することにある。
上記課題を解決するために、本発明の講じた手段は、Ｐ
型層のうち少なくともエミッタ層とコレクタ層とに挟ま
れた領域の上に、ＰＳＧ等の厚いシリコン酸化膜を介し
てＡｆ等の拡大被覆部を形或するのではなく、ＭＯＳＦ
ＥＴのゲート絶縁膜及びポリシリコンゲートの形或工程
を援用して上記領域上にゲート絶縁膜の如き薄いシリコ
ン酸化膜を介してエミッタ配線に同電位に接続する多結
晶シリコン層を形或したものであり、ＰＳＧ等の厚いシ
リコン酸化膜が多結晶シリコン層の上に形成されている
。多結晶シリコン層はエミッタ配線に電気的に接続され
ているが、エミンタ配線がエミンタ層に導電接触してい
る場合と多結晶シリコン層自体がエミッタ層に直接導電
接触している場合とがある。前者の場合においては、エ
ミッタ配線が、層間絶縁膜を挟んで多結晶シリコン層を
覆う拡大被覆部と、この拡大被覆部から突出しコンタク
トホールを介してエミッタ層に導電接触するエミッタ接
触部と、拡大被覆部から突出しコンタクトホールを介し
て多結晶シリコン層に導電接触する接触部とを有する。
型層のうち少なくともエミッタ層とコレクタ層とに挟ま
れた領域の上に、ＰＳＧ等の厚いシリコン酸化膜を介し
てＡｆ等の拡大被覆部を形或するのではなく、ＭＯＳＦ
ＥＴのゲート絶縁膜及びポリシリコンゲートの形或工程
を援用して上記領域上にゲート絶縁膜の如き薄いシリコ
ン酸化膜を介してエミッタ配線に同電位に接続する多結
晶シリコン層を形或したものであり、ＰＳＧ等の厚いシ
リコン酸化膜が多結晶シリコン層の上に形成されている
。多結晶シリコン層はエミッタ配線に電気的に接続され
ているが、エミンタ配線がエミンタ層に導電接触してい
る場合と多結晶シリコン層自体がエミッタ層に直接導電
接触している場合とがある。前者の場合においては、エ
ミッタ配線が、層間絶縁膜を挟んで多結晶シリコン層を
覆う拡大被覆部と、この拡大被覆部から突出しコンタク
トホールを介してエミッタ層に導電接触するエミッタ接
触部と、拡大被覆部から突出しコンタクトホールを介し
て多結晶シリコン層に導電接触する接触部とを有する。
また後者の場合においては、多結晶シリコン層が、エミ
ッタ層に導電接触するエミッタ接触部を有し、そのエミ
ッタ配線が眉間絶縁膜を挟んで多結晶シリコン層を覆う
拡大被覆部と、この拡大被覆部から突出しコンタクトホ
ールを介して多結晶シリコン層に導電接触する接触部を
有する。更にまた多結晶シリコン層がエミッタ層に直接
導電接触する場合にあっては、エミッタ配線のうちコレ
クタ配線側の端縁位置が多結晶シリコン層のコレクタ配
線側の端縁位置に対してエミッタ層寄りに設定される。
ッタ層に導電接触するエミッタ接触部を有し、そのエミ
ッタ配線が眉間絶縁膜を挟んで多結晶シリコン層を覆う
拡大被覆部と、この拡大被覆部から突出しコンタクトホ
ールを介して多結晶シリコン層に導電接触する接触部を
有する。更にまた多結晶シリコン層がエミッタ層に直接
導電接触する場合にあっては、エミッタ配線のうちコレ
クタ配線側の端縁位置が多結晶シリコン層のコレクタ配
線側の端縁位置に対してエミッタ層寄りに設定される。
かかる手段によれば、エミッタ層とコレクタ層とに挟ま
れた領域上には薄いシリコン酸化膜を介して多結晶シリ
コン層が形或されており、リンガラス（ＰＳＧ）等の厚
い絶縁膜が上記領域上になく、多結晶シリコン層上に存
在するため、その厚い絶縁膜の正の界面準位，電離．荷
電粒子のトラップ等による影響がキャリアである電子に
及ぼさない。特に、上記領域上には正の界面準位（正電
荷）が生じないから、キャリアである電子が引き寄せら
れて再結合せず、したがって余分なベース電流の増加を
防いでいる。また、多結晶シリコン層下はゲート絶縁膜
を援用した薄いシリコン酸化膜であるから、多結晶シリ
コン層を最低電位（負電位）に維持すると、大きな静電
斥力が作用するので、界面に引き寄せられる電子の数は
非常に少なくなり、したがって電流増幅率ｈｒｔは低コ
レクタ電流領域まで大きな値を示すこととなる。
れた領域上には薄いシリコン酸化膜を介して多結晶シリ
コン層が形或されており、リンガラス（ＰＳＧ）等の厚
い絶縁膜が上記領域上になく、多結晶シリコン層上に存
在するため、その厚い絶縁膜の正の界面準位，電離．荷
電粒子のトラップ等による影響がキャリアである電子に
及ぼさない。特に、上記領域上には正の界面準位（正電
荷）が生じないから、キャリアである電子が引き寄せら
れて再結合せず、したがって余分なベース電流の増加を
防いでいる。また、多結晶シリコン層下はゲート絶縁膜
を援用した薄いシリコン酸化膜であるから、多結晶シリ
コン層を最低電位（負電位）に維持すると、大きな静電
斥力が作用するので、界面に引き寄せられる電子の数は
非常に少なくなり、したがって電流増幅率ｈｒｔは低コ
レクタ電流領域まで大きな値を示すこととなる。
次に、本発明の実施例を添付図面に基づいて説明する。
第ｌ図（Ａ）は本発明の第１実施例に係るＢｉＭＯＳ型
半導体装置における横型ＮＰＮトランジスタの構造を示
す平面図で、第２図は同構造の断面図である。なお、第
１図において第４図に示す部分と同一部分には同一参照
符号を付し、その説明は省略する。
半導体装置における横型ＮＰＮトランジスタの構造を示
す平面図で、第２図は同構造の断面図である。なお、第
１図において第４図に示す部分と同一部分には同一参照
符号を付し、その説明は省略する。
この横型ＮＰＮＩ−ランジスタ構造において、Ｐウェル
層１０の表面濃度はＩＸＩＯ”／ｃｎで、その拡散深さ
は４μｍとしてあり、Ｎ型エミッタ層１１とＮ型コレク
タ層１２と挟まれた領域１０ａの上には、図示しないＭ
ＯＳＦＥＴのゲート絶縁膜形或工程において同時にその
ゲート絶縁膜と膜厚（例えば２５μｍ）の等しい薄いシ
リコン酸化膜２１が形成されている。このシリコン酸化
膜２ｌの上にはＮ型エミッタ層１１とＮ型コレクタ層ｌ
２とに重なる厚さ５００μｍ程度の多結晶シリコン層２
２が図示しないＭＯＳＦＥＴのポリシリコンゲート形戊
工程において同時に形成されている。現実の製造手順で
は、多結晶シリコン層２２をマスクとして、例えばドー
ズ量４Ｘ１０”／Ｃｌｌｌ程度のイオン注入によってセ
ルファラインによりＮ型工ξツタ層１１及びＮ型コレク
タ層１２が形或される。またＰ型ベースコンタクト層１
３も例えばドーズ量２Ｘ１０”／ｃ＋ｆｌ程度のイオン
注入によって形成される。イオン注入後は熱処理により
不純物の活性化と所望の拡散深さとを往る。この多結晶
シリコン層２２は中央のＮ型エミッタ層１１を取り囲む
方形リング状に形成されており、眉間絶縁膜たるリンガ
ラス（ＰＳＧ）膜２３で覆われている。Ａｆｆｉ （Ａ
ｆｆｉＳ ｉ）のエミッタ配線２５は、リンガラス膜２
３を挟んで多結晶シリコン層２２を覆う拡大被覆部２５
ａと、拡大被覆部２５ａの中央から下方に突出しコンタ
クトホール２５ｂを介してＮ型エミッタ層ｌ１に導電接
触するエミッタ接触部２５ｃと、この工ごツタ接触部２
５ｃの周りで拡大被覆部２５ａから下方に突出してコン
タクトホール２５ｂを介して多結晶シリコン層２２に導
電接触する複数の接触部２５ｄとから構威されている。
層１０の表面濃度はＩＸＩＯ”／ｃｎで、その拡散深さ
は４μｍとしてあり、Ｎ型エミッタ層１１とＮ型コレク
タ層１２と挟まれた領域１０ａの上には、図示しないＭ
ＯＳＦＥＴのゲート絶縁膜形或工程において同時にその
ゲート絶縁膜と膜厚（例えば２５μｍ）の等しい薄いシ
リコン酸化膜２１が形成されている。このシリコン酸化
膜２ｌの上にはＮ型エミッタ層１１とＮ型コレクタ層ｌ
２とに重なる厚さ５００μｍ程度の多結晶シリコン層２
２が図示しないＭＯＳＦＥＴのポリシリコンゲート形戊
工程において同時に形成されている。現実の製造手順で
は、多結晶シリコン層２２をマスクとして、例えばドー
ズ量４Ｘ１０”／Ｃｌｌｌ程度のイオン注入によってセ
ルファラインによりＮ型工ξツタ層１１及びＮ型コレク
タ層１２が形或される。またＰ型ベースコンタクト層１
３も例えばドーズ量２Ｘ１０”／ｃ＋ｆｌ程度のイオン
注入によって形成される。イオン注入後は熱処理により
不純物の活性化と所望の拡散深さとを往る。この多結晶
シリコン層２２は中央のＮ型エミッタ層１１を取り囲む
方形リング状に形成されており、眉間絶縁膜たるリンガ
ラス（ＰＳＧ）膜２３で覆われている。Ａｆｆｉ （Ａ
ｆｆｉＳ ｉ）のエミッタ配線２５は、リンガラス膜２
３を挟んで多結晶シリコン層２２を覆う拡大被覆部２５
ａと、拡大被覆部２５ａの中央から下方に突出しコンタ
クトホール２５ｂを介してＮ型エミッタ層ｌ１に導電接
触するエミッタ接触部２５ｃと、この工ごツタ接触部２
５ｃの周りで拡大被覆部２５ａから下方に突出してコン
タクトホール２５ｂを介して多結晶シリコン層２２に導
電接触する複数の接触部２５ｄとから構威されている。
領域１０ａ上にはリンガラス膜が形成されず、リンガラ
ス膜２３は多結晶シリコンＪｉｉ２２の上に眉間絶縁膜
として形成されている。このため、リンガラス膜２３の
界面に生じる正の界面準位，電離，荷電粒子のトラップ
等による影響が領域１０ａには及ぼさない。特に、領域
１０ａ上の界面には不規則な正電荷が生じないので、領
域１０ａに注入された電子が再結合に殆どあずからず、
負電位に維持される多結晶シリコン層による静電斥力に
よって、領域１０ａの表面に接近する電子が排斥される
。その静電斥力は従来に比して薄いシリコン酸化膜２１
の存在により相当大きいので、再結合の度合いが少なく
なる。よって、ベース電流が大きくならず、電流増幅率
ｈＦＥは第５図に実線で示す如く高い値を取る。第５図
から明らかなように、１０μＡ程度の低コレクタ電流域
までｈＦｔ＞１００という高い値を示した。しかも素子
毎のバラつきがなく安定的であることが判明した。
ス膜２３は多結晶シリコンＪｉｉ２２の上に眉間絶縁膜
として形成されている。このため、リンガラス膜２３の
界面に生じる正の界面準位，電離，荷電粒子のトラップ
等による影響が領域１０ａには及ぼさない。特に、領域
１０ａ上の界面には不規則な正電荷が生じないので、領
域１０ａに注入された電子が再結合に殆どあずからず、
負電位に維持される多結晶シリコン層による静電斥力に
よって、領域１０ａの表面に接近する電子が排斥される
。その静電斥力は従来に比して薄いシリコン酸化膜２１
の存在により相当大きいので、再結合の度合いが少なく
なる。よって、ベース電流が大きくならず、電流増幅率
ｈＦＥは第５図に実線で示す如く高い値を取る。第５図
から明らかなように、１０μＡ程度の低コレクタ電流域
までｈＦｔ＞１００という高い値を示した。しかも素子
毎のバラつきがなく安定的であることが判明した。
第２図（Ａ）は本発明の第２実施例に係るＢｉ−ＭＯＳ
型半導体装置における横型ＮＰＮトランジスタの構造を
示す平面図で、第２図（Ｂ）は同構造の断面図である。
型半導体装置における横型ＮＰＮトランジスタの構造を
示す平面図で、第２図（Ｂ）は同構造の断面図である。
なお、第２図において第１図に示す部分と同一部分には
同一参照符号を付し、その説明を省略する。
同一参照符号を付し、その説明を省略する。
この実施例においても、領域１０ａ上にはゲート絶縁膜
の厚さと等しいシリコン酸化膜２１が形成され、その上
には多結晶シリコン層３２が形或されている。多結晶シ
リコン層３２はその中央にＮ型エミッタ層１１に導電接
触するエミンタ接触部３２ａを有している。この多結晶
シリコン層３２はＮ型エミッタ層１ｌを形成した後に形
成しても良いが、多結晶シリコン層３２を形成した後、
それに不純物をドープしてからそれをエミッタ導電接触
部３２ａを介して拡散し、セルファラインでＮ型エミッ
タ層１１を形戒することができる。このエミッタ導電接
触部３２ａを有する多結晶シリコン層３２の上にはリン
ガラス膜２３を層間絶縁膜として挟んでＡＩｌ（Ａ４２
３！）のエミッタ配線３５が被覆されている。このエミ
ッタ配線３５はその中央に多結晶シリコン層３２に導電
接触する接触部３５ａとそれから張り出た拡散被覆部３
５ｂとから構威されている。この拡散被覆部３５ｂの端
縁とコレクタ配線１６との距離ｄ，は多結晶シリコン層
の端縁とコレクタ配線ｌ６との距離ｄ２より長く、拡散
被覆部３５ｂの端縁が多結晶シリコン層の端縁よりエミ
ッタＪｉｌｌ寄りにある。これは、多結晶シリコン層３
２上の厚いリンガラス膜の存在により、エミッタ配線３
５とコレクタ配線１６の間隔を確保しつつ、エミッタ層
ＩＩとコレクタ層１２とのコンタクト部相互の距離を縮
めることが可能となる。
の厚さと等しいシリコン酸化膜２１が形成され、その上
には多結晶シリコン層３２が形或されている。多結晶シ
リコン層３２はその中央にＮ型エミッタ層１１に導電接
触するエミンタ接触部３２ａを有している。この多結晶
シリコン層３２はＮ型エミッタ層１ｌを形成した後に形
成しても良いが、多結晶シリコン層３２を形成した後、
それに不純物をドープしてからそれをエミッタ導電接触
部３２ａを介して拡散し、セルファラインでＮ型エミッ
タ層１１を形戒することができる。このエミッタ導電接
触部３２ａを有する多結晶シリコン層３２の上にはリン
ガラス膜２３を層間絶縁膜として挟んでＡＩｌ（Ａ４２
３！）のエミッタ配線３５が被覆されている。このエミ
ッタ配線３５はその中央に多結晶シリコン層３２に導電
接触する接触部３５ａとそれから張り出た拡散被覆部３
５ｂとから構威されている。この拡散被覆部３５ｂの端
縁とコレクタ配線１６との距離ｄ，は多結晶シリコン層
の端縁とコレクタ配線ｌ６との距離ｄ２より長く、拡散
被覆部３５ｂの端縁が多結晶シリコン層の端縁よりエミ
ッタＪｉｌｌ寄りにある。これは、多結晶シリコン層３
２上の厚いリンガラス膜の存在により、エミッタ配線３
５とコレクタ配線１６の間隔を確保しつつ、エミッタ層
ＩＩとコレクタ層１２とのコンタクト部相互の距離を縮
めることが可能となる。
以上説明したように、本発明に係る横型ＮＰＮトランジ
スタを備えた半導体装置は、エミッタ層とコレクタ層と
に挟まれた領域上に、その領域内のキャリアたる電子に
対して静電斥力を付与すべき導電体としてＭＯＳＦＥＴ
のゲート絶縁膜を援用した薄いシリコン酸化膜を介して
多結晶シリコン層を形或した点に特徴を有するものであ
るから、次の効果を奏する。
スタを備えた半導体装置は、エミッタ層とコレクタ層と
に挟まれた領域上に、その領域内のキャリアたる電子に
対して静電斥力を付与すべき導電体としてＭＯＳＦＥＴ
のゲート絶縁膜を援用した薄いシリコン酸化膜を介して
多結晶シリコン層を形或した点に特徴を有するものであ
るから、次の効果を奏する。
■ 上記領域（ベース層）の上には、リンガラス等の厚
いシリコン酸化膜が形成されていないから、領域界面に
生じる不規則な界面準位、電離、荷電粒子のトラップ等
によるキャリアたる電子に及ぼす影響を排除できるので
、この点からも再結合を抑制して電流増幅率が高く、し
かも素子毎のバラつきの少ない横型ＮＰＮ トランジス
タを実現できる。
いシリコン酸化膜が形成されていないから、領域界面に
生じる不規則な界面準位、電離、荷電粒子のトラップ等
によるキャリアたる電子に及ぼす影響を排除できるので
、この点からも再結合を抑制して電流増幅率が高く、し
かも素子毎のバラつきの少ない横型ＮＰＮ トランジス
タを実現できる。
■ また、領域上には薄いシリコン酸化膜が形成されて
いるから、静電斥力が大きいので、再結合が極力防止さ
れ、低コレクタ電流域までも高電流増幅率が得られる。
いるから、静電斥力が大きいので、再結合が極力防止さ
れ、低コレクタ電流域までも高電流増幅率が得られる。
１・・・Ｎ型層
１０・・・Ｐウェル層
１１・・・Ｎ型エミッタ層
１２・・・Ｎ型コレクタ層
１３・・・Ｐ型ベースコンタクト層
１６・・・コレクタ配線
１７・・・ベース配線
２１・・・薄いシリコン酸化膜
２２． ３２・・・多結晶シリコン層
２３・・・リンガラス膜
２５． ３５・・・エミッタ配線
２５ａ・・・拡大被覆部
２５ｃ・・・エミッタ接触部
２５ｄ・・・接触部
３２ａ・・・エミッタ接触部。
Claims (4)
- （１）Ｐ型層の表面側に相離間したＮ型のエミッタ層及
びコレクタ層を有する横型ＮＰＮトランジスタを備えた
半導体装置において、 該Ｐ型層のうち少なくとも該エミッタ層と該コレクタ層
とに挟まれた領域の上に、薄いシリコン酸化膜を介して
形成された多結晶シリコン層と、この多結晶シリコン層
を覆う層間絶縁膜と、を有しており、該多結晶シリコン
層がエミッタ配線に同電位に接続されていることを特徴
とする横型ＮＰＮトランジスタを備えた半導体装置。 - （２）請求項第１項において、前記エミッタ配線は、前
記層間絶縁膜を挟んで前記多結晶シリコン層を覆う拡大
被覆部と、該拡大被覆部から突出しコンタクトホールを
介して前記エミッタ層に導電接触するエミッタ接触部と
、該拡大被覆部から突出しコンタクトホールを介して前
記多結晶シリコン層に導電接触する接触部とを有するこ
とを特徴とする横型ＮＰＮトランジスタを備えた半導体
装置。 - （３）請求項第１項において、前記多結晶シリコン層は
、前記エミッタ層に導電接触するエミッタ接触部を有し
、前記エミッタ配線は、前記層間絶縁膜を挟んで前記多
結晶シリコン層を覆う拡大被覆部と、該拡大被覆部から
突出しコンタクトホールを介して前記多結晶シリコン層
に導電接触する接触部とを有することを特徴とする横型
ＮＰＮトランジスタを備えた半導体装置。 - （４）請求項第３項において、前記エミッタ配線のうち
少なくともコレクタ配線側の端縁位置が前記多結晶シリ
コン層の該コレクタ配線側の端縁位置に対して該エミッ
タ層寄りにあることを特徴とする横型ＮＰＮトランジス
タを備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241508A JP2946553B2 (ja) | 1989-09-18 | 1989-09-18 | 横型ｎｐｎトランジスタを備えた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241508A JP2946553B2 (ja) | 1989-09-18 | 1989-09-18 | 横型ｎｐｎトランジスタを備えた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03104157A true JPH03104157A (ja) | 1991-05-01 |
| JP2946553B2 JP2946553B2 (ja) | 1999-09-06 |
Family
ID=17075375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1241508A Expired - Fee Related JP2946553B2 (ja) | 1989-09-18 | 1989-09-18 | 横型ｎｐｎトランジスタを備えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2946553B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04121738U (ja) * | 1991-04-20 | 1992-10-30 | 日本電気アイシーマイコンシステム株式会社 | 横型バイポーラトランジスタ |
| JP4865077B1 (ja) * | 2010-10-05 | 2012-02-01 | 株式会社Ｆｏｒｋ | エアクリーナー |
| KR20140079860A (ko) | 2011-11-02 | 2014-06-27 | 혼다 기켄 고교 가부시키가이샤 | 동력 장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591858A (en) * | 1978-12-28 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS62293767A (ja) * | 1986-06-13 | 1987-12-21 | Fuji Electric Co Ltd | 半導体集積回路 |
| JPH02142136A (ja) * | 1988-11-22 | 1990-05-31 | Sony Corp | ラテラルトランジスタ及びその製造方法 |
-
1989
- 1989-09-18 JP JP1241508A patent/JP2946553B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591858A (en) * | 1978-12-28 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS62293767A (ja) * | 1986-06-13 | 1987-12-21 | Fuji Electric Co Ltd | 半導体集積回路 |
| JPH02142136A (ja) * | 1988-11-22 | 1990-05-31 | Sony Corp | ラテラルトランジスタ及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04121738U (ja) * | 1991-04-20 | 1992-10-30 | 日本電気アイシーマイコンシステム株式会社 | 横型バイポーラトランジスタ |
| JP4865077B1 (ja) * | 2010-10-05 | 2012-02-01 | 株式会社Ｆｏｒｋ | エアクリーナー |
| KR20140079860A (ko) | 2011-11-02 | 2014-06-27 | 혼다 기켄 고교 가부시키가이샤 | 동력 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2946553B2 (ja) | 1999-09-06 |
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