JPH09181268A - Ｍｏｓ蓄電器 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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-
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- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
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Abstract
(57)【要約】
【課題】静電気放電路を形成し、素子の静電耐力を向上
する。 【解決手段】このＭＯＳ蓄電器は、第１導電型半導体層
３に形成されている第１導電型の第１領域５、前記第１
領域５と間隔をもって前記第１導電型半導体層３に形成
されており、電気的にフローティングされている第２導
電型の第２領域１１、前記第２領域１１内に形成されて
おり、前記第１領域５と電気的に連結されている第１導
電型の第３領域１２を含む。
する。 【解決手段】このＭＯＳ蓄電器は、第１導電型半導体層
３に形成されている第１導電型の第１領域５、前記第１
領域５と間隔をもって前記第１導電型半導体層３に形成
されており、電気的にフローティングされている第２導
電型の第２領域１１、前記第２領域１１内に形成されて
おり、前記第１領域５と電気的に連結されている第１導
電型の第３領域１２を含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
より詳しくは、静電耐力を向上したＭＯＳ蓄電器に関す
る。
より詳しくは、静電耐力を向上したＭＯＳ蓄電器に関す
る。
【０００２】
【従来の技術】一般に、簡単な記憶素子においては、ス
イッチング素子としてトランジスタを用い、蓄積素子と
しては小さいＭＯＳ蓄電器を用いて構成する。記憶装置
回路の一部において用いる蓄電器においては、小さい電
荷が読取りと書込みの機能で蓄積され回収される。
イッチング素子としてトランジスタを用い、蓄積素子と
しては小さいＭＯＳ蓄電器を用いて構成する。記憶装置
回路の一部において用いる蓄電器においては、小さい電
荷が読取りと書込みの機能で蓄積され回収される。
【０００３】以下、添付図面を参照して従来のＭＯＳ蓄
電器について詳細に説明する。図１はポリシリコンエッ
チングを用いた従来のＭＯＳ蓄電器の構造を示す断面図
である。図１に示すように、ポリシリコンエッチングを
用いた従来のＭＯＳ蓄電器においては、Ｐ- 形基板１に
Ｎ- 形エピ層３が形成されており、エピ層３の両側にＰ
+ 形隔離領域４が基板１と連結されている。エピ層３上
には酸化膜１７と窒化膜１８とからなる絶縁膜が形成さ
れており、その上の一部にＮ形不純物が高濃度でドーピ
ングされたポリシリコン層６が形成されており、その全
面に酸化膜７が形成されている。この酸化膜７はポリシ
リコン層６上の一部が除去されており、その部分にポリ
シリコン層６と連結された第１電極９が形成されてい
る。また、ポリシリコン層６上の酸化膜７上には第１電
極９と間隔を置いた第２電極８が形成されている。
電器について詳細に説明する。図１はポリシリコンエッ
チングを用いた従来のＭＯＳ蓄電器の構造を示す断面図
である。図１に示すように、ポリシリコンエッチングを
用いた従来のＭＯＳ蓄電器においては、Ｐ- 形基板１に
Ｎ- 形エピ層３が形成されており、エピ層３の両側にＰ
+ 形隔離領域４が基板１と連結されている。エピ層３上
には酸化膜１７と窒化膜１８とからなる絶縁膜が形成さ
れており、その上の一部にＮ形不純物が高濃度でドーピ
ングされたポリシリコン層６が形成されており、その全
面に酸化膜７が形成されている。この酸化膜７はポリシ
リコン層６上の一部が除去されており、その部分にポリ
シリコン層６と連結された第１電極９が形成されてい
る。また、ポリシリコン層６上の酸化膜７上には第１電
極９と間隔を置いた第２電極８が形成されている。
【０００４】図２は拡散を用いた従来のＭＯＳ蓄電器の
構造を示す断面図である。図２に示すように、拡散を用
いた従来のＭＯＳ蓄電器においては、Ｐ- 形基板１にＮ
+ 埋立層２とＮ- 形エピ層３とが形成されており、エピ
層３の両側にＰ+形隔離領域４が基板１と連結されてい
る。エピ層３内にＮ+ 拡散領域５が形成されており、基
板１全面に酸化膜７が形成されている。この酸化膜７は
Ｎ+ 形拡散領域５上の一部が除去されており、その部分
にＮ+ 形拡散領域５と連結された第１電極９が形成され
ている。また、Ｎ+ 形拡散領域５上の酸化膜７上には第
１電極９と間隔を置いた第２電極８が形成されている。
構造を示す断面図である。図２に示すように、拡散を用
いた従来のＭＯＳ蓄電器においては、Ｐ- 形基板１にＮ
+ 埋立層２とＮ- 形エピ層３とが形成されており、エピ
層３の両側にＰ+形隔離領域４が基板１と連結されてい
る。エピ層３内にＮ+ 拡散領域５が形成されており、基
板１全面に酸化膜７が形成されている。この酸化膜７は
Ｎ+ 形拡散領域５上の一部が除去されており、その部分
にＮ+ 形拡散領域５と連結された第１電極９が形成され
ている。また、Ｎ+ 形拡散領域５上の酸化膜７上には第
１電極９と間隔を置いた第２電極８が形成されている。
【０００５】かかる従来のＭＯＳ蓄電器においては、酸
化膜を間にもって第１電極と連結されたドーピングされ
たポリシリコン層や拡散領域と第２電極とが形成されて
おり、蓄電器として電荷が蓄積され回収される。
化膜を間にもって第１電極と連結されたドーピングされ
たポリシリコン層や拡散領域と第２電極とが形成されて
おり、蓄電器として電荷が蓄積され回収される。
【０００６】
【発明が解決しようとする課題】しかしながら、かかる
従来のＭＯＳ蓄電器においては低い静電気電圧でも素子
が破壊されるという問題点を有している。従って、本発
明は前記のような問題点を解決するためのものであっ
て、その目的は、静電気放電路を形成し素子の静電耐力
を向上することにある。
従来のＭＯＳ蓄電器においては低い静電気電圧でも素子
が破壊されるという問題点を有している。従って、本発
明は前記のような問題点を解決するためのものであっ
て、その目的は、静電気放電路を形成し素子の静電耐力
を向上することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するため
の本発明のＭＯＳ蓄電器は、第１導電型半導体層に形成
されている第１導電型の第１領域、前記第１領域と間隔
をもって前記第１導電型半導体層に形成されており、電
気的にフローティングされている第２導電型の第２領
域、前記第２領域内に形成されており、前記第１領域と
電気的に連結されている第１導電型の第３領域を含む。
の本発明のＭＯＳ蓄電器は、第１導電型半導体層に形成
されている第１導電型の第１領域、前記第１領域と間隔
をもって前記第１導電型半導体層に形成されており、電
気的にフローティングされている第２導電型の第２領
域、前記第２領域内に形成されており、前記第１領域と
電気的に連結されている第１導電型の第３領域を含む。
【０００８】さらに、本発明のＭＯＳ蓄電器は、第１導
電型半導体層に形成されている第１導電型の第１領域、
前記第１導電型の第１領域と間隔をもって前記第１導電
型半導体層に形成されている第２導電型の第２領域、前
記第２導電型の第２領域内に形成されている前記第１導
電型の第３領域、前記第１導電型の第１領域と第３領域
上にそれぞれ形成されている第１ポリシリコン層と第２
ポリシリコン層、前記基板全面に形成されている絶縁
膜、前記第１ポリシリコン層と前記第２ポリシリコン層
上の前記絶縁膜が一部除去されて前記各ポリシリコン層
に連結されており、互いに間隔をもっている第１電極と
第２電極、前記第１ポリシリコン層上の前記絶縁膜上に
形成されており、前記第１電極とそれぞれ間隔をもって
前記第２電極と電気的に連結されている第３電極を含
む。
電型半導体層に形成されている第１導電型の第１領域、
前記第１導電型の第１領域と間隔をもって前記第１導電
型半導体層に形成されている第２導電型の第２領域、前
記第２導電型の第２領域内に形成されている前記第１導
電型の第３領域、前記第１導電型の第１領域と第３領域
上にそれぞれ形成されている第１ポリシリコン層と第２
ポリシリコン層、前記基板全面に形成されている絶縁
膜、前記第１ポリシリコン層と前記第２ポリシリコン層
上の前記絶縁膜が一部除去されて前記各ポリシリコン層
に連結されており、互いに間隔をもっている第１電極と
第２電極、前記第１ポリシリコン層上の前記絶縁膜上に
形成されており、前記第１電極とそれぞれ間隔をもって
前記第２電極と電気的に連結されている第３電極を含
む。
【０００９】さらに、本発明のＭＯＳ蓄電器は、第１導
電型半導体層に形成されている第１導電型の第１領域、
前記第１導電型の第１領域と間隔をもって前記第１導電
型半導体層に形成されている第２導電型の第２領域、前
記第２導電型の第２領域内に形成されている第１導電型
の第３領域、前記基板全面に形成されている酸化膜、前
記第１導電型の第１領域と前記第１導電型の第３領域上
の前記酸化膜の一部が除去され各領域に連結されており
相互間隔をもっている第１電極と第２電極、前記第１導
電型の第１領域上の前記酸化膜上に形成されており、前
記第１電極と間隔をもって前記第２電極と電気的に連結
されている第３電極を含む。
電型半導体層に形成されている第１導電型の第１領域、
前記第１導電型の第１領域と間隔をもって前記第１導電
型半導体層に形成されている第２導電型の第２領域、前
記第２導電型の第２領域内に形成されている第１導電型
の第３領域、前記基板全面に形成されている酸化膜、前
記第１導電型の第１領域と前記第１導電型の第３領域上
の前記酸化膜の一部が除去され各領域に連結されており
相互間隔をもっている第１電極と第２電極、前記第１導
電型の第１領域上の前記酸化膜上に形成されており、前
記第１電極と間隔をもって前記第２電極と電気的に連結
されている第３電極を含む。
【００１０】本発明に従うかかるＭＯＳ蓄電器において
は、ＭＯＳ蓄電器にトランジスタを形成し１電極にトラ
ンジスタのエミッタが連結され、トランジスタのコレク
タが蓄電器の１電極で作用し、ＭＯＳ蓄電器の両端に静
電気を印加するとき、トランジスタのコレクタとエミッ
タとの間の降伏により静電気放電路が形成されることに
より静電耐力を向上させることになる。
は、ＭＯＳ蓄電器にトランジスタを形成し１電極にトラ
ンジスタのエミッタが連結され、トランジスタのコレク
タが蓄電器の１電極で作用し、ＭＯＳ蓄電器の両端に静
電気を印加するとき、トランジスタのコレクタとエミッ
タとの間の降伏により静電気放電路が形成されることに
より静電耐力を向上させることになる。
【００１１】
【発明の実施の形態】以下、本発明の好ましい実施形態
を添付図面に基づいて詳細に説明する。図３は本発明の
一実施形態によるポリシリコンエッチングを用いるＭＯ
Ｓ蓄電器の構造を示す断面図である。図３に示すよう
に、この実施形態に従うＭＯＳ蓄電器は、Ｐ- 形基板１
にＮ+形埋立層２とＮ- 形エピ層３が形成されており、
エピ層３の両側にＰ+ 形隔離領域４が基板１と連結され
ている。エピ層３内にＰ形領域１１が形成されており、
その中に第３Ｎ+ 形領域１２が形成されている。また、
エピ層３にＰ形領域１１と間隔をもって第１Ｎ+ 形領域
５が形成されており、各Ｎ+ 形領域５、１２上にはドー
ピングされたポリシリコン層６、１３が形成されてい
る。このとき、第１Ｎ+ 形領域５は蓄電器が形成される
領域であり、その上に蓄電器の２電極が形成される。こ
のため、第３Ｎ+ 形領域１２より広く形成されている。
そして、第３Ｎ+ 形領域１２、第１Ｎ+ 形領域５、Ｐ形
領域１１は、通常のトランジスタのエミッタ、コレク
タ、ベースを構成することになる。
を添付図面に基づいて詳細に説明する。図３は本発明の
一実施形態によるポリシリコンエッチングを用いるＭＯ
Ｓ蓄電器の構造を示す断面図である。図３に示すよう
に、この実施形態に従うＭＯＳ蓄電器は、Ｐ- 形基板１
にＮ+形埋立層２とＮ- 形エピ層３が形成されており、
エピ層３の両側にＰ+ 形隔離領域４が基板１と連結され
ている。エピ層３内にＰ形領域１１が形成されており、
その中に第３Ｎ+ 形領域１２が形成されている。また、
エピ層３にＰ形領域１１と間隔をもって第１Ｎ+ 形領域
５が形成されており、各Ｎ+ 形領域５、１２上にはドー
ピングされたポリシリコン層６、１３が形成されてい
る。このとき、第１Ｎ+ 形領域５は蓄電器が形成される
領域であり、その上に蓄電器の２電極が形成される。こ
のため、第３Ｎ+ 形領域１２より広く形成されている。
そして、第３Ｎ+ 形領域１２、第１Ｎ+ 形領域５、Ｐ形
領域１１は、通常のトランジスタのエミッタ、コレク
タ、ベースを構成することになる。
【００１２】また、基板１全面に第１酸化膜１７及び窒
化膜１８が形成されており、第３Ｎ + 形領域１２上と第
１Ｎ+ 形領域５上の一部が除去されてドーピングされた
ポリシリコン層６、１３がそれぞれ形成されている。二
つのポリシリコン層６、１３は互いに間隔を隔てて形成
されている。さらに、基板全面に第２酸化膜７が形成さ
れており、各ポリシリコン層６、１３上の第２酸化膜７
の一部が除去されて、その部分を通じて各ポリシリコン
層６、１３と連結された第２電極９と第１電極１０とが
形成されている。また、第２電極９と連結されたポリシ
リコン層６上の酸化膜７上には第２電極９と間隔をもっ
て第１電極１０と電気的に接続されている第３電極８が
形成されている。
化膜１８が形成されており、第３Ｎ + 形領域１２上と第
１Ｎ+ 形領域５上の一部が除去されてドーピングされた
ポリシリコン層６、１３がそれぞれ形成されている。二
つのポリシリコン層６、１３は互いに間隔を隔てて形成
されている。さらに、基板全面に第２酸化膜７が形成さ
れており、各ポリシリコン層６、１３上の第２酸化膜７
の一部が除去されて、その部分を通じて各ポリシリコン
層６、１３と連結された第２電極９と第１電極１０とが
形成されている。また、第２電極９と連結されたポリシ
リコン層６上の酸化膜７上には第２電極９と間隔をもっ
て第１電極１０と電気的に接続されている第３電極８が
形成されている。
【００１３】ここでは、電極９と電極８，１０との間に
静電気が印加されると、コレクタ領域５、ベース領域１
１及びエミッタ領域１２からなるＮＰＮトランジスタが
ターンオンされ、これによりこのトランジスタを通じて
静電気が放出される。図４は本発明の一実施形態による
拡散を用いたＭＯＳ蓄電器の構造を示す断面図である。
静電気が印加されると、コレクタ領域５、ベース領域１
１及びエミッタ領域１２からなるＮＰＮトランジスタが
ターンオンされ、これによりこのトランジスタを通じて
静電気が放出される。図４は本発明の一実施形態による
拡散を用いたＭＯＳ蓄電器の構造を示す断面図である。
【００１４】図４に示すＭＯＳ蓄電器においては、Ｐ-
形基板１にＮ+ 形埋立層２とＮ- 形エピ層３とが形成さ
れており、エピ層３の両側にＰ+ 形隔離領域４が基板１
と連結されている。エピ層３内にＰ形領域１１が形成さ
れており、その中に第３Ｎ+形領域１２が形成されてい
る。また、エピ層３内にはＰ形領域１１と間隔をもって
第１Ｎ+ 形領域５が形成されている。このとき、第１Ｎ
+ 形領域５は蓄電器が形成される領域であり、その上に
蓄電器の２電極が形成される。このため、第３Ｎ+ 形領
域１２より広く形成されている。そして、第３Ｎ+ 形領
域１２、第１Ｎ + 形領域５、Ｐ形領域１１は、通常のト
ランジスタのエミッタ、コレクタ、ベースを構成するこ
とになる。基板１全面に酸化膜７が形成されており、第
３Ｎ+ 形領域１２上と第１Ｎ+ 形領域５上の一部が除去
されて、その部分を通じて第３Ｎ + 形領域１２、第１Ｎ
+ 形領域５とそれぞれ連結されている第１電極１０と第
２電極９が形成されている。また、第１Ｎ+ 形領域５上
の酸化膜７上には第２電極９と間隔をもって第１電極１
０と電気的に接続されている第３電極８が形成されてい
る。
形基板１にＮ+ 形埋立層２とＮ- 形エピ層３とが形成さ
れており、エピ層３の両側にＰ+ 形隔離領域４が基板１
と連結されている。エピ層３内にＰ形領域１１が形成さ
れており、その中に第３Ｎ+形領域１２が形成されてい
る。また、エピ層３内にはＰ形領域１１と間隔をもって
第１Ｎ+ 形領域５が形成されている。このとき、第１Ｎ
+ 形領域５は蓄電器が形成される領域であり、その上に
蓄電器の２電極が形成される。このため、第３Ｎ+ 形領
域１２より広く形成されている。そして、第３Ｎ+ 形領
域１２、第１Ｎ + 形領域５、Ｐ形領域１１は、通常のト
ランジスタのエミッタ、コレクタ、ベースを構成するこ
とになる。基板１全面に酸化膜７が形成されており、第
３Ｎ+ 形領域１２上と第１Ｎ+ 形領域５上の一部が除去
されて、その部分を通じて第３Ｎ + 形領域１２、第１Ｎ
+ 形領域５とそれぞれ連結されている第１電極１０と第
２電極９が形成されている。また、第１Ｎ+ 形領域５上
の酸化膜７上には第２電極９と間隔をもって第１電極１
０と電気的に接続されている第３電極８が形成されてい
る。
【００１５】ここでは、電極９と電極８，１０との間に
静電気が印加されると、コレクタ領域５、ベース領域１
１及びエミッタ領域１２からなるＮＰＮトランジスタが
ターンオンされ、これによりこのトランジスタを通じて
静電気が放出される。
静電気が印加されると、コレクタ領域５、ベース領域１
１及びエミッタ領域１２からなるＮＰＮトランジスタが
ターンオンされ、これによりこのトランジスタを通じて
静電気が放出される。
【００１６】
【発明の効果】以上のように、本発明に従うＭＯＳ蓄電
器においてはＭＯＳ蓄電器にトランジスタを形成し１電
極にトランジスタのエミッタが連結され、トランジスタ
のコレクタが蓄電器の１電極で作用し、ＭＯＳ蓄電器の
両端に静電気を印加するとき、トランジスタのコレクタ
とエミッタとの間の降伏により静電気放電路が形成され
ることにより、静電耐力を向上する効果がある。
器においてはＭＯＳ蓄電器にトランジスタを形成し１電
極にトランジスタのエミッタが連結され、トランジスタ
のコレクタが蓄電器の１電極で作用し、ＭＯＳ蓄電器の
両端に静電気を印加するとき、トランジスタのコレクタ
とエミッタとの間の降伏により静電気放電路が形成され
ることにより、静電耐力を向上する効果がある。
【図１】ポリシリコンエッチングを用いた従来のＭＯＳ
蓄電器の構造を示す断面図である。
蓄電器の構造を示す断面図である。
【図２】拡散を用いた従来のＭＯＳ蓄電器の構造を示す
断面図である。
断面図である。
【図３】本発明によるポリシリコンエッチングを用いる
ＭＯＳ蓄電器の構造を示す断面図である。
ＭＯＳ蓄電器の構造を示す断面図である。
【図４】本発明による拡散を用いたＭＯＳ蓄電器の構造
を示す断面図である。
を示す断面図である。
１ Ｐ- 形基板 ２ Ｎ+ 形埋立層 ３ エピ層 ４ Ｐ+ 形隔離領域 ５、１２ 第１、第３Ｎ+ 形領域 ６、１３ ポリシリコン層 ７ 第２酸化膜 ８ 第３電極 ９ 第２電極 １０ 第１電極 １１ Ｐ形領域（第２領域） １７ 第１酸化膜 １８ 窒化膜
Claims (7)
- 【請求項１】第１導電型半導体層に形成されている第１
導電型の第１領域、 前記第１領域と間隔をもって前記第１導電型半導体層に
形成されており、電気的にフローティングされている第
２導電型の第２領域、 前記第２領域内に形成されており、前記第１領域と電気
的に連結されている第１導電型の第３領域を含むＭＯＳ
蓄電器。 - 【請求項２】前記第１領域は前記第３領域より広く形成
されている請求項１に記載のＭＯＳ蓄電器。 - 【請求項３】第１導電型半導体層に形成されている第１
導電型の第１領域、前記第１導電型の第１領域と間隔を
もって前記第１導電型半導体層に形成されている第２導
電型の第２領域、 前記第２導電型の第２領域内に形成されている前記第１
導電型の第３領域、 前記第１導電型の第１領域と第３領域上にそれぞれ形成
されている第１ポリシリコン層と第２ポリシリコン層、 前記基板全面に形成されている絶縁膜、 前記第１ポリシリコン層と前記第２ポリシリコン層上の
前記絶縁膜が一部除去されて前記各ポリシリコン層に連
結されており、互いに間隔をもっている第１電極と第２
電極、 前記第１ポリシリコン層上の前記絶縁膜上に形成されて
おり、前記第１電極とそれぞれ間隔をもって前記第２電
極と電気的に連結されている第３電極を含むＭＯＳ蓄電
器。 - 【請求項４】前記第１導電型の第１領域は前記第１導電
型の第３領域より広く形成されている請求項３に記載の
ＭＯＳ蓄電器。 - 【請求項５】前記絶縁膜は第１酸化膜、窒化膜および第
２酸化膜で形成されている請求項３に記載のＭＯＳ蓄電
器。 - 【請求項６】第１導電型半導体層に形成されている第１
導電型の第１領域、前記第１導電型の第１領域と間隔を
もって前記第１導電型半導体層に形成されている第２導
電型の第２領域、 前記第２導電型の第２領域内に形成されている第１導電
型の第３領域、 前記基板全面に形成されている酸化膜、 前記第１導電型の第１領域と前記第１導電型の第３領域
上の前記酸化膜の一部が除去され各領域に連結されてお
り相互間隔をもっている第１電極と第２電極、 前記第１導電型の第１領域上の前記酸化膜上に形成され
ており、前記第１電極と間隔をもって前記第２電極と電
気的に連結されている第３電極を含むＭＯＳ蓄電器。 - 【請求項７】前記第１導電型の第１領域は前記第１導電
型の第３領域より広く形成されている請求項６に記載の
ＭＯＳ蓄電器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950047987A KR970053932A (ko) | 1995-12-08 | 1995-12-08 | 트랜지스터의 래치 전압을 이용한 정전 내력 향상 모스 축전기 |
| KR1995P47987 | 1995-12-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181268A true JPH09181268A (ja) | 1997-07-11 |
Family
ID=19438750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8328218A Pending JPH09181268A (ja) | 1995-12-08 | 1996-12-09 | Ｍｏｓ蓄電器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5805410A (ja) |
| JP (1) | JPH09181268A (ja) |
| KR (1) | KR970053932A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008098301A (ja) * | 2006-10-10 | 2008-04-24 | Seiko Npc Corp | 発振回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3504077B2 (ja) * | 1996-09-13 | 2004-03-08 | 株式会社ルネサステクノロジ | Ｍｏｓ容量を含む半導体装置およびその製造方法 |
| JP2000021972A (ja) * | 1998-07-03 | 2000-01-21 | Fujitsu Ltd | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5685848A (en) * | 1979-12-15 | 1981-07-13 | Toshiba Corp | Manufacture of bipolar integrated circuit |
| JPS5758351A (en) * | 1980-09-24 | 1982-04-08 | Toshiba Corp | Substrate biasing device |
| JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
| JP2786652B2 (ja) * | 1989-02-28 | 1998-08-13 | 株式会社東芝 | 半導体装置 |
-
1995
- 1995-12-08 KR KR1019950047987A patent/KR970053932A/ko not_active Application Discontinuation
-
1996
- 1996-11-27 US US08/758,040 patent/US5805410A/en not_active Expired - Lifetime
- 1996-12-09 JP JP8328218A patent/JPH09181268A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008098301A (ja) * | 2006-10-10 | 2008-04-24 | Seiko Npc Corp | 発振回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5805410A (en) | 1998-09-08 |
| KR970053932A (ko) | 1997-07-31 |
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