KR970053932A - 트랜지스터의 래치 전압을 이용한 정전 내력 향상 모스 축전기 - Google Patents

트랜지스터의 래치 전압을 이용한 정전 내력 향상 모스 축전기 Download PDF

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Abstract

본 발명은 CMOS 축전기에 관한 것으로서, MOS 축전기에 트랜지스터를 형성하고 한 전극에 트랜지스터의 이미터가 연결되고, 트랜지스터의 컬렉터가 축전기의 한 전극으로 작용하여, MOS 축전기의 양단에 정전기를 인가할 때, 트랜지스터의 컬렉터와 이미터 간의 항복으로 정전기 방전로가 형성됨으로써 정전 내력을 향상하는 MOS 축전기이다.

Description

트랜지스터의 래치 전압을 이용한 정전 내력 향상 모스 축전기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 폴리실리콘 식각을 이용한 MOS축전기의 구조를 도시한 단면도이고,
제4도는 본 발명에 의한 확산 이용한 MOS 축전기의 구조를 도시한 단면도이다.

Claims (5)

  1. 제1도전형 반도체층에 형성되어 있는 제1도전형의 제1확산 영역, 상기 제1도전형의 제1확산 영역과 간격을 두고 상기 제1도전형 반도체층에 형성되어 있는 제2도전형의 확산 영역, 상기 제2도전형의 확산 영역 안에 형성되어 있는 제1도전형의 제2확산영역,상기 제1도전형의 제1확산 영역과 제2확산 영역 위에 각각 형성되어 있는 제1폴리실리콘층과 제2폴리실리콘층, 상기 기판 전면에 형성되어 있는 절연막, 상기 제1폴리실리콘층과 상기 제2폴리실리콘층 위의 상기 절연막이 일부 제거되어 상기한 각 폴리실리콘층에 연결되어 있으며 서로 간격을 두고 있는 제1전극과 제2전극, 상기 제2폴리실리콘층 위의 상기 절연막 위에 형성되어 있으며, 상기 제1전극, 상기 제2전극과 각각 간격을 두고 형성되어 있는 제3전극을 포함하는 MOS 축전기.
  2. 제1항에 있어서, 상기 제1도전형의 제1확산 영역은 상기 제1도전형의 제2확산 영역보다 넓게 형성되어 있는 MOS 축전기.
  3. 제1항에서, 상기 절연막을 제1산화막, 질화막, 제2산화막으로 형성되어 있는 MOS 축전기.
  4. 제1도전형 반도체층에 형성되어 있는 제1도전형의 제1확산 영역, 상기 제1도전형의 제1확산 영역과 간격을두고 , 상기 제1도전형 반도체층에 형성되어 있는 제2도전형의 확산 영역, 상기 제2도전형의 확산 영역 안에 형성되어 있는 제1도전형의 제2확산 영역, 상기 기판 전면에 형성되어 있는 산화막, 상기 제1도전형의 제1확산영역과 상기 제1도전형의 제2확산 영역위의 상기 산화막 일부가 제거되어 각 확산 영역에 연결되어 있으며 서로 간격을 두고 있는 제1전극과 제2전극, 상기 제1도전형의 제2확산 영역 위의 상기 산화막 위에 형성되어 있으며, 상기 제1전극, 상기 제2전극과 각각 간격을 두고 형성되어 있는 제3전극을 포함하는 MOS 축전기.
  5. 제4항에 있어서, 상기 제1도전형의 제2확산 영역은 상기 제1도전형의 제1확산 영역보다 넓게 형성되어 있는 MOS 축전기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950047987A 1995-12-08 1995-12-08 트랜지스터의 래치 전압을 이용한 정전 내력 향상 모스 축전기 KR970053932A (ko)

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