JP2001257316A - 半導体装置 - Google Patents
半導体装置Info
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- JP2001257316A JP2001257316A JP2000069717A JP2000069717A JP2001257316A JP 2001257316 A JP2001257316 A JP 2001257316A JP 2000069717 A JP2000069717 A JP 2000069717A JP 2000069717 A JP2000069717 A JP 2000069717A JP 2001257316 A JP2001257316 A JP 2001257316A
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Abstract
(57)【要約】
【課題】 高耐圧の容量素子を半導体基板に形成した半
導体装置を提供する。 【解決手段】 ＳＯＩ基板の埋め込み酸化膜１１上に、
トレンチ１２を介して櫛型形状を有する第１および第２
の半導体パターン１４，１５を互いに対向配置し、その
トレンチ１２内を埋める酸化膜１３を誘電体とすること
により、対向面積が大きく、大容量かつ高耐圧の容量素
子を備えた半導体装置を実現することができる。
導体装置を提供する。 【解決手段】 ＳＯＩ基板の埋め込み酸化膜１１上に、
トレンチ１２を介して櫛型形状を有する第１および第２
の半導体パターン１４，１５を互いに対向配置し、その
トレンチ１２内を埋める酸化膜１３を誘電体とすること
により、対向面積が大きく、大容量かつ高耐圧の容量素
子を備えた半導体装置を実現することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特にＳＯＩ基板に高耐圧容量素子を形成した半導体装置
に関する。
特にＳＯＩ基板に高耐圧容量素子を形成した半導体装置
に関する。
【０００２】
【従来の技術】近年、高耐圧の半導体分野において、Ｓ
ＯＩトレンチ分離技術が用いられるようになってきた。
これは、ＳＯＩトレンチ分離は誘電体分離であるため、
従来のＰＮ接合分離で見られる寄生トランジスタや接合
リークがなく、安定した特性が得られることや、さらに
ＰＮ接合分離のような拡散横広がりがないために、デバ
イスの小型化が可能となるためである。一方、回路的に
は、外付け部品数削減のため、抵抗やコンデンサ等の内
蔵化が求められている。
ＯＩトレンチ分離技術が用いられるようになってきた。
これは、ＳＯＩトレンチ分離は誘電体分離であるため、
従来のＰＮ接合分離で見られる寄生トランジスタや接合
リークがなく、安定した特性が得られることや、さらに
ＰＮ接合分離のような拡散横広がりがないために、デバ
イスの小型化が可能となるためである。一方、回路的に
は、外付け部品数削減のため、抵抗やコンデンサ等の内
蔵化が求められている。
【０００３】まず、高耐圧半導体分野で見られる従来の
半導体装置について、図４を用いて説明する。
半導体装置について、図４を用いて説明する。
【０００４】図４は従来のこの種の半導体装置の構造を
示す図であり、図４（ａ）は平面図、図４（ｂ）は平面
図内のＤ−Ｄ断面図である。１はＰ型半導体基板、２は
Ｎ型半導体基板、３は濃いＮ型拡散層、４は酸化膜、５
は濃いＮ型拡散層３とコンタクトをとるためのコンタク
トＡＬ、６は容量電極ＡＬである。これは、濃いＮ型拡
散層３と容量電極ＡＬ６とで酸化膜４を挟む形で構成さ
れた容量である。
示す図であり、図４（ａ）は平面図、図４（ｂ）は平面
図内のＤ−Ｄ断面図である。１はＰ型半導体基板、２は
Ｎ型半導体基板、３は濃いＮ型拡散層、４は酸化膜、５
は濃いＮ型拡散層３とコンタクトをとるためのコンタク
トＡＬ、６は容量電極ＡＬである。これは、濃いＮ型拡
散層３と容量電極ＡＬ６とで酸化膜４を挟む形で構成さ
れた容量である。
【０００５】濃いＮ型拡散層３と容量電極ＡＬ６との間
に電位差を与えることにより、濃いＮ型拡散層３と容量
電極ＡＬ６のそれぞれに電荷が蓄積し、容量として機能
する。ここで、酸化膜は高電圧を印加した場合、高電界
によるストレスのため絶縁破壊を起こす。一般的に、破
壊を起こさずに酸化膜に印加することのできる電界強度
は数ＭＶ／ｃｍと言われている。したがって、最大電界
強度を２ＭＶ／ｃｍとした４００Ｖ耐圧の容量の場合、
２μｍの酸化膜厚が必要となる。
に電位差を与えることにより、濃いＮ型拡散層３と容量
電極ＡＬ６のそれぞれに電荷が蓄積し、容量として機能
する。ここで、酸化膜は高電圧を印加した場合、高電界
によるストレスのため絶縁破壊を起こす。一般的に、破
壊を起こさずに酸化膜に印加することのできる電界強度
は数ＭＶ／ｃｍと言われている。したがって、最大電界
強度を２ＭＶ／ｃｍとした４００Ｖ耐圧の容量の場合、
２μｍの酸化膜厚が必要となる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、高耐圧を確保するために酸化膜を薄くす
ることができず、単位面積あたりの容量値が小さいた
め、大きな容量値を得るには電極面積を大きくしなけれ
ばならない。その結果、容量のチップ面積に占める割合
が大きくなり、チップ面積が増大するという問題があっ
た。
来の構成では、高耐圧を確保するために酸化膜を薄くす
ることができず、単位面積あたりの容量値が小さいた
め、大きな容量値を得るには電極面積を大きくしなけれ
ばならない。その結果、容量のチップ面積に占める割合
が大きくなり、チップ面積が増大するという問題があっ
た。
【０００７】本発明は上記従来の問題点を解決するもの
で、大きな容量値を持つ容量素子をＳＯＩ基板に搭載し
た半導体装置を提供することを目的とする。
で、大きな容量値を持つ容量素子をＳＯＩ基板に搭載し
た半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、支持基板上の埋め込み酸化膜
上に、トレンチを介して互いに対向配置された一対の櫛
型若しくは波型を有する一導電型の半導体パターンと、
前記トレンチ内を埋める酸化膜と、前記一対の半導体パ
ターンにそれぞれ連通する金属電極とからなるものであ
る。
に本発明の半導体装置は、支持基板上の埋め込み酸化膜
上に、トレンチを介して互いに対向配置された一対の櫛
型若しくは波型を有する一導電型の半導体パターンと、
前記トレンチ内を埋める酸化膜と、前記一対の半導体パ
ターンにそれぞれ連通する金属電極とからなるものであ
る。
【０００９】この構成において、前記一対の半導体パタ
ーンに電位差を与えることにより、トレンチ内を埋める
酸化膜を誘電体として容量素子を構成することができ、
そして、一対の半導体パターンを櫛型あるいは波型に形
成することにより、容量値を大きくすることができる。
ーンに電位差を与えることにより、トレンチ内を埋める
酸化膜を誘電体として容量素子を構成することができ、
そして、一対の半導体パターンを櫛型あるいは波型に形
成することにより、容量値を大きくすることができる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１１】（実施の形態１）図１は本発明の実施の形
態１における半導体装置の構造を示す図であり、図１
（ａ）は平面図、図１（ｂ）は平面図内のＡ−Ａ断面図
である。図１において、１１はＳＯＩ基板の埋め込み酸
化膜、１４および１５は間隙を介して互いに対向配置さ
れた櫛型の第１および第２の半導体パターンで、ここで
は、Ｎ型半導体とする。第１および第２の半導体パター
ン１４,１５間はトレンチ１２が形成され、１３はその
トレンチ１２内を埋める酸化膜である。１６は絶縁酸化
膜、１７は第１の半導体パターン１４に接続された第１
の金属電極、１８は第２の半導体パターン１５に接続さ
れた第２の金属電極、１９は支持基板である。
態１における半導体装置の構造を示す図であり、図１
（ａ）は平面図、図１（ｂ）は平面図内のＡ−Ａ断面図
である。図１において、１１はＳＯＩ基板の埋め込み酸
化膜、１４および１５は間隙を介して互いに対向配置さ
れた櫛型の第１および第２の半導体パターンで、ここで
は、Ｎ型半導体とする。第１および第２の半導体パター
ン１４,１５間はトレンチ１２が形成され、１３はその
トレンチ１２内を埋める酸化膜である。１６は絶縁酸化
膜、１７は第１の半導体パターン１４に接続された第１
の金属電極、１８は第２の半導体パターン１５に接続さ
れた第２の金属電極、１９は支持基板である。
【００１２】このような構成は、次のようにして製造す
ることができる。ＳＯＩ基板は、支持基板１９、埋め込
み酸化膜１１、半導体層が順次積層されており、まず、
半導体層を、例えばドライエッチングして、互いに対向
する一対の櫛型パターンに形成する。形成された第１お
よび第２の半導体パターン１４，１５の間にはトレンチ
１２が形成される。次に、第１および第２の半導体パタ
ーン１４，１５を熱酸化すると、酸化膜１３が成長し、
トレンチ１２内を酸化膜１３で埋めることになる。
ることができる。ＳＯＩ基板は、支持基板１９、埋め込
み酸化膜１１、半導体層が順次積層されており、まず、
半導体層を、例えばドライエッチングして、互いに対向
する一対の櫛型パターンに形成する。形成された第１お
よび第２の半導体パターン１４，１５の間にはトレンチ
１２が形成される。次に、第１および第２の半導体パタ
ーン１４，１５を熱酸化すると、酸化膜１３が成長し、
トレンチ１２内を酸化膜１３で埋めることになる。
【００１３】以上のように構成された本実施の形態１の
半導体装置において、第１の金属電極１７と第２の金属
電極１８との間に電位差を与える。それに伴い、第１の
半導体パターン１４と第２の半導体パターン１５との間
に電位差が生じる。この時、トレンチ１２内に形成され
た酸化膜１３の側表面上に電荷が蓄積し、容量として機
能する。
半導体装置において、第１の金属電極１７と第２の金属
電極１８との間に電位差を与える。それに伴い、第１の
半導体パターン１４と第２の半導体パターン１５との間
に電位差が生じる。この時、トレンチ１２内に形成され
た酸化膜１３の側表面上に電荷が蓄積し、容量として機
能する。
【００１４】また、櫛型形状に形成された第１および第
２の半導体パターン１４および１５は、互いの対向面積
を大きくする効果があり、これはつまり、容量を増加さ
せていることと等価である。
２の半導体パターン１４および１５は、互いの対向面積
を大きくする効果があり、これはつまり、容量を増加さ
せていることと等価である。
【００１５】一般的に高耐圧の半導体装置においては、
耐圧を向上させるため、埋め込み酸化膜１１が表面から
深いところ（数μｍ〜数十μｍ）にあることから、トレ
ンチ１２の深さも深いため、特に容量の面積を大きく取
れるメリットがある。例えば、２０μｍ深さのトレンチ
の場合、１０μｍピッチのトレンチを形成したとする
と、チップ内で１（ｍｍ2）の面積中には、０．０２０
（ｍｍ）×１（ｍｍ）×１／０．０１０＝２（ｍｍ2）
の面積を持つ容量が形成できる。つまり、従来例の構造
を持つ容量に対して、２倍の面積の容量を得ることが可
能である。
耐圧を向上させるため、埋め込み酸化膜１１が表面から
深いところ（数μｍ〜数十μｍ）にあることから、トレ
ンチ１２の深さも深いため、特に容量の面積を大きく取
れるメリットがある。例えば、２０μｍ深さのトレンチ
の場合、１０μｍピッチのトレンチを形成したとする
と、チップ内で１（ｍｍ2）の面積中には、０．０２０
（ｍｍ）×１（ｍｍ）×１／０．０１０＝２（ｍｍ2）
の面積を持つ容量が形成できる。つまり、従来例の構造
を持つ容量に対して、２倍の面積の容量を得ることが可
能である。
【００１６】以上のように本実施の形態１によれば、互
いに対向配置された一対の櫛型半導体パターン間を酸化
膜で埋めることにより、その酸化膜を誘電体として大面
積の高耐圧容量素子を構成することができる。
いに対向配置された一対の櫛型半導体パターン間を酸化
膜で埋めることにより、その酸化膜を誘電体として大面
積の高耐圧容量素子を構成することができる。
【００１７】（実施の形態２）次に、図２は本発明の実
施の形態２における半導体装置の構造を示す図であり、
図２（ａ）は平面図、図２（ｂ）は平面図内のＢ−Ｂ断
面図である。図２において、図１と共通の構成要素につ
いては、同じ符号を用いて説明を省略する。
施の形態２における半導体装置の構造を示す図であり、
図２（ａ）は平面図、図２（ｂ）は平面図内のＢ−Ｂ断
面図である。図２において、図１と共通の構成要素につ
いては、同じ符号を用いて説明を省略する。
【００１８】２１はトレンチ１２内に酸化膜１３ととも
に形成され、第１および第２の半導体パターン１４，１
５から絶縁されたポリシリコンパターンである。前記実
施の形態１では、トレンチ内を酸化膜のみで埋めている
が、本実施の形態２のように、酸化膜だけの代わりに、
酸化膜１３とポリシリコンパターン２１で埋めてもよ
い。
に形成され、第１および第２の半導体パターン１４，１
５から絶縁されたポリシリコンパターンである。前記実
施の形態１では、トレンチ内を酸化膜のみで埋めている
が、本実施の形態２のように、酸化膜だけの代わりに、
酸化膜１３とポリシリコンパターン２１で埋めてもよ
い。
【００１９】（実施の形態３）図３は本発明の実施の形
態３における半導体装置の構造を示す図であり、図３
（ａ）は平面図、図３（ｂ）は平面図内のＣ−Ｃ断面図
である。図３において、図１と共通の構成要素について
は、同じ符号を用いて説明を省略する。
態３における半導体装置の構造を示す図であり、図３
（ａ）は平面図、図３（ｂ）は平面図内のＣ−Ｃ断面図
である。図３において、図１と共通の構成要素について
は、同じ符号を用いて説明を省略する。
【００２０】３１は第１の半導体パターン１４および第
２の半導体パターン１５と埋め込み酸化膜１１およびト
レンチ１２内の酸化膜１３との間に形成された濃いＮ型
層である。
２の半導体パターン１５と埋め込み酸化膜１１およびト
レンチ１２内の酸化膜１３との間に形成された濃いＮ型
層である。
【００２１】第１の半導体パターン１４を高電位にした
場合、トレンチ１２内の酸化膜１３から第１の半導体パ
ターン１４側に空乏層が広がってくる。この空乏層は、
容量値の減少につながる。そこで、埋め込み酸化膜１１
およびトレンチ１２内の酸化膜１３と、第１の半導体パ
ターン１４および第２の半導体パターン１５の間に濃い
Ｎ型層を形成することで、空乏層の広がりを抑制するこ
とができ、これによって容量値の電圧依存性を無くす効
果がある。
場合、トレンチ１２内の酸化膜１３から第１の半導体パ
ターン１４側に空乏層が広がってくる。この空乏層は、
容量値の減少につながる。そこで、埋め込み酸化膜１１
およびトレンチ１２内の酸化膜１３と、第１の半導体パ
ターン１４および第２の半導体パターン１５の間に濃い
Ｎ型層を形成することで、空乏層の広がりを抑制するこ
とができ、これによって容量値の電圧依存性を無くす効
果がある。
【００２２】（実施の形態４）次に、実施の形態４につ
いて説明する。実施の形態１〜３では、トレンチ本数が
1本になっているが、複数本にしてもよい。つまり、第
１および第２の半導体パターン１４，１５を形成すると
き、トレンチ１２の中に薄い半導体パターンを残すよう
にしてもよい。容量値は、トレンチ内の酸化膜の厚さに
依存する。複数本のトレンチと１本のトレンチとを比べ
た場合、複数本のトレンチ内のトータル酸化膜厚さと、
１本のトレンチ内の酸化膜厚さが同じならば、同じ容量
値が得られる。
いて説明する。実施の形態１〜３では、トレンチ本数が
1本になっているが、複数本にしてもよい。つまり、第
１および第２の半導体パターン１４，１５を形成すると
き、トレンチ１２の中に薄い半導体パターンを残すよう
にしてもよい。容量値は、トレンチ内の酸化膜の厚さに
依存する。複数本のトレンチと１本のトレンチとを比べ
た場合、複数本のトレンチ内のトータル酸化膜厚さと、
１本のトレンチ内の酸化膜厚さが同じならば、同じ容量
値が得られる。
【００２３】耐圧を特に向上させるために厚い酸化膜を
付ける必要がある。トレンチ１本に厚い酸化膜を形成す
るのは時間を要するため、複数本のトレンチに薄い酸化
膜を分割して形成した方が、処理時間が短くなるメリッ
トがある。また、厚い酸化膜をトレンチ１本に付ける場
合には、トレンチ幅も太くする必要があるが、太いトレ
ンチを酸化膜およびポリシリコンで埋めるのは困難であ
る。複数本の太くないトレンチの場合には、このような
困難は生じない。
付ける必要がある。トレンチ１本に厚い酸化膜を形成す
るのは時間を要するため、複数本のトレンチに薄い酸化
膜を分割して形成した方が、処理時間が短くなるメリッ
トがある。また、厚い酸化膜をトレンチ１本に付ける場
合には、トレンチ幅も太くする必要があるが、太いトレ
ンチを酸化膜およびポリシリコンで埋めるのは困難であ
る。複数本の太くないトレンチの場合には、このような
困難は生じない。
【００２４】なお、実施形態では、対向する一対の半導
体パターンを櫛型として説明したが、ジクザクや波型で
あってもよい。また、半導体パターンをＮ型としたが、
Ｐ型であってもよい。
体パターンを櫛型として説明したが、ジクザクや波型で
あってもよい。また、半導体パターンをＮ型としたが、
Ｐ型であってもよい。
【００２５】
【発明の効果】本発明は、トレンチを介して一対の櫛型
若しくは波型を有する一導電型の半導体パターンを互い
に対向配置し、そのトレンチ内を埋める酸化膜を誘電体
とすることにより、対向面積が大きく、大容量、高耐圧
の容量素子を備えた半導体装置を実現することができ
る。
若しくは波型を有する一導電型の半導体パターンを互い
に対向配置し、そのトレンチ内を埋める酸化膜を誘電体
とすることにより、対向面積が大きく、大容量、高耐圧
の容量素子を備えた半導体装置を実現することができ
る。
【図１】本発明の実施の形態１における半導体装置の構
造を示す図
造を示す図
【図２】本発明の実施の形態２における半導体装置の構
造を示す図
造を示す図
【図３】本発明の実施の形態３における半導体装置の構
造を示す図
造を示す図
【図４】従来の半導体装置の構造を示す図
１１ 埋め込み酸化膜 １２ トレンチ １３ トレンチ内の酸化膜 １４ 第１の半導体パターン １５ 第２の半導体パターン １６ 絶縁酸化膜 １７ 第１の金属電極 １８ 第２の金属電極 １９ 支持基板 ２１ ポリシリコンパターン ３１ 濃いＮ型層
Claims (4)
- 【請求項１】 支持基板上の埋め込み酸化膜上に、トレ
ンチを介して互いに対向配置された一対の櫛型若しくは
波型を有する一導電型の半導体パターンと、前記トレン
チ内を埋める酸化膜と、前記一対の半導体パターンにそ
れぞれ連通する金属電極とからなり、前記トレンチ内を
埋める酸化膜を誘電体とする容量素子を備えたことを特
徴とする半導体装置。 - 【請求項２】 トレンチ内に形成された酸化膜は、前記
一対の半導体パターンから絶縁されたポリシリコンパタ
ーンを有することを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 一対の半導体パターンは、その周囲に濃
い拡散領域を有することを特徴とする請求項１または請
求項２記載の半導体装置。 - 【請求項４】 トレンチは、複数本からなることを特徴
とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000069717A JP3677674B2 (ja) | 2000-03-14 | 2000-03-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000069717A JP3677674B2 (ja) | 2000-03-14 | 2000-03-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001257316A true JP2001257316A (ja) | 2001-09-21 |
| JP3677674B2 JP3677674B2 (ja) | 2005-08-03 |
Family
ID=18588546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000069717A Expired - Fee Related JP3677674B2 (ja) | 2000-03-14 | 2000-03-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3677674B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7034396B2 (en) | 2003-09-12 | 2006-04-25 | Oki Electric Industry Co., Ltd. | Structure of semiconductor element and its manufacturing process |
| JP2009508360A (ja) * | 2005-09-12 | 2009-02-26 | クゥアルコム・インコーポレイテッド | コンデンサ構造 |
| JP2010080560A (ja) * | 2008-09-25 | 2010-04-08 | Nec Tokin Corp | 固体電解コンデンサ |
| JP2011503841A (ja) * | 2007-11-02 | 2011-01-27 | アイピーディーアイエイ | 多層構造及びその製造方法 |
| JP2014075499A (ja) * | 2012-10-05 | 2014-04-24 | Panasonic Corp | 半導体装置および当該半導体装置を用いた半導体リレー |
| JP2017092080A (ja) * | 2015-11-02 | 2017-05-25 | 富士通株式会社 | 容量素子及び容量素子の製造方法 |
| JP2018515929A (ja) * | 2015-05-08 | 2018-06-14 | シーラス ロジック インターナショナル セミコンダクター リミテッド | Ｆｉｎｆｅｔ等の薄い垂直半導体構造から形成された高密度コンデンサ |
| WO2022168485A1 (ja) * | 2021-02-03 | 2022-08-11 | 太陽誘電株式会社 | キャパシタ部品 |
| WO2023100807A1 (ja) * | 2021-12-01 | 2023-06-08 | ローム株式会社 | 絶縁チップおよび信号伝達装置 |
-
2000
- 2000-03-14 JP JP2000069717A patent/JP3677674B2/ja not_active Expired - Fee Related
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| US10867994B2 (en) | 2015-05-08 | 2020-12-15 | Cirrus Logic, Inc. | High density capacitors formed from thin vertical semiconductor structures such as FINFETs |
| JP2017092080A (ja) * | 2015-11-02 | 2017-05-25 | 富士通株式会社 | 容量素子及び容量素子の製造方法 |
| WO2022168485A1 (ja) * | 2021-02-03 | 2022-08-11 | 太陽誘電株式会社 | キャパシタ部品 |
| WO2023100807A1 (ja) * | 2021-12-01 | 2023-06-08 | ローム株式会社 | 絶縁チップおよび信号伝達装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3677674B2 (ja) | 2005-08-03 |
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