JP2001284527A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ｐｎ接合容量を得るためのｐｎ接合を有する
半導体装置に関し、ＳＯＩ基板上に、面積効率がよく、
且つ容量値を確保することの可能なｐｎ接合容量を形成
する。 【解決手段】 ＳＯＩ基板５のシリコン単結晶層３に略
正方形状のｎ型拡散領域７を形成し、このｎ型拡散領域
７の四方を囲むようにｐ型拡散領域９を隣接して形成
し、前記ｎ型拡散領域７を、高濃度のｎ⁺ 型拡散領域７
ａと、この四方を囲むように形成した低濃度のｎ^- 拡散
領域７ｂとで構成する。ｎ型拡散領域７の四辺とｐ型拡
散領域９とは隣接するから、ｎ型拡散領域７の四方にｐ
ｎ接合領域が形成されることになり、効率よく、ｐｎ接
合領域を得ることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に、ＳＯＩ基板上にｐｎ接合容量を形成する場合
に、十分な容量値を得ることの可能な半導体装置に関す
る。

【０００２】

【従来の技術】従来、バルクシリコン基板上にｐｎ接合
容量を形成した半導体装置が広く知られている。このバ
ルクシリコン基板上にｐｎ接合容量を形成する場合に
は、例えばｎ型ウェル層を形成した後、ここに、ｐ型及
びｎ型拡散領域を形成するようにしている。このため、
ｐ型拡散領域の直下の領域にも空乏層が形成されること
になり、ｐ型拡散領域の電極の面積がそのまま容量値に
比例することになって、回路設計の実現に充分な容量値
を有するｐｎ接合容量を、容易に形成することができる
ようになっている。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うに、バルクシリコン基板上にｐｎ接合容量を形成した
場合、ウェル層とバルクシリコン基板との間に、寄生容
量が生じるという問題がある。

【０００４】これを回避する方法として、例えば、シリ
コン基板上に絶縁層を形成しその上にシリコン単結晶層
を形成したＳＯＩ基板上に半導体素子を形成する方法も
考えらる。

【０００５】しかしながら、例えば図３に示すように、
バルクシリコン基板上にｐｎ接合容量を形成する場合と
同様にして、ＳＯＩ基板上にｐ型拡散領域２１とｎ型拡
散領域２３とを並べて配置し、ｎ型拡散領域２３を、ｐ
型拡散領域２１とは反対側に形成された高濃度のｎ⁺ 型
拡散領域２３ａとｐ型拡散領域２１側に形成された低濃
度のｎ^- 型拡散領域２３ｂとで構成してｐｎ接合容量を
形成した場合、シリコン単結晶層とシリコン基板との間
には絶縁膜が介挿されているから、寄生容量の発生を抑
えることは可能であるが、ｐ型拡散領域２１及びｎ型拡
散領域２３の下には絶縁膜が存在するため、ｐ型拡散領
域２１とｎ型拡散領域２３とが対向する面２５にのみｐ
ｎ接合が形成されることになる。

【０００６】前記ＳＯＩ基板のシリコン単結晶層はその
厚さが薄いため、充分な容量値を確保するためには、並
べて配置した各拡散領域を細長く形成し、ｐ型拡散領域
２１とｎ型拡散領域２３とが対向する面２５を確保せざ
るを得ないが、このようにすると、多大な面積を要する
という問題がある。

【０００７】そこで、この発明は上記従来の未解決の問
題に着目してなされたものであり、ＳＯＩ基板に形成し
たｐｎ接合容量の容量値を確保し、且つ、面積効率のよ
い半導体装置を提供することを目的としている。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に係る半導体装置は、半導体基板
上に絶縁膜を介して単結晶半導体層を積層したＳＯＩ基
板に形成された、ｐｎ接合容量を得るためのｐｎ接合を
有する半導体装置であって、前記ｐｎ接合は、前記単結
晶半導体層に形成された第１の導電型領域と、当該第１
の導電型領域に隣接し且つこれを囲むように前記単結晶
半導体層に形成された第２の導電型領域と、によって構
成されることを特徴としている。

【０００９】この請求項１に係る発明では、半導体基板
上に絶縁膜が積層され、さらに単結晶半導体層が形成さ
れた、いわゆるＳＯＩ基板にｐｎ接合容量を得るための
ｐｎ接合が形成されている。そして、ＳＯＩ基板の単結
晶半導体層に、第１の導電型領域が形成され、さらに、
この第１の導電型領域に隣接してこれを囲むように、つ
まり、例えば周囲全部、或いはひらがなのくの字状或い
はかたかなのコの字状等、第１の導電型領域の周囲の一
部を囲むように第２の導電型領域が形成されて、これら
第１の導電型領域と第２の導電型領域の対向する箇所に
ｐｎ接合が形成される。

【００１０】ここで、例えば略四角形状の第１の導電型
領域と第２の導電型領域とを並べて配置し、各導電型領
域の一辺のみが他方の導電型領域と接するように配置し
た場合、第１の導電型領域と第２の導電型領域とが対向
する領域にのみｐｎ接合が形成されることになるが、第
２の導電型領域を第１の導電型領域を囲むように配置し
た場合には、第１の導電型領域の四辺にｐｎ接合が形成
されるため、より多くのｐｎ接合領域を確保することが
できる。したがって、効率よくｐｎ接合領域を確保する
ことができる。

【００１１】また、請求項２に係る半導体装置は、前記
第１の導電型領域を囲むように配置された前記第２の導
電型領域が、第１の導電型領域を介して複数隣接して形
成されていることを特徴としている。

【００１２】この請求項２に係る発明では、第１の導電
型領域とこれを囲むように配置された第２の導電型領域
とが複数形成され、これら第２の導電型領域どうしは第
１の導電型領域を介して隣接して形成されている。した
がって、各第２の導電型領域に囲まれた第１の導電型領
域の周囲にｐｎ接合が形成されるだけでなく、隣接する
第２の導電型領域どうしとこれらの間に介挿された第１
の導電型領域が対向する面にもｐｎ接合が形成されるこ
とになる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００１４】図１は、本発明を適用した半導体装置の実
施の形態を示す概略構成図であって、シリコン基板上に
絶縁層が形成されその上にシリコン単結晶層が形成され
たＳＯＩ基板上に、ｐｎ接合容量を形成した場合の平面
図（図１（ａ））及びそのＡ−Ａ断面図（図１（ｂ））
である。

【００１５】図中、１シリコン基板であってこのシリコ
ン基板（半導体基板）１上に、絶縁膜層（絶縁膜）２が
形成され、さらにこの上にシリコン単結晶層（単結晶半
導体層）３が形成され、このシリコン基板１及び絶縁膜
層２及びシリコン単結晶層３の積層構造がＳＯＩ基板５
を構成している。

【００１６】そして、前記シリコン単結晶層３に、例え
ば略正方形状のｎ型素子領域（第１の導電型領域）７が
形成され、このｎ型素子領域７の四方を囲むように高濃
度のｐ型素子領域（第２の導電型領域）９が隣接して形
成されている。そして、前記ｎ型素子領域７は、その中
央部付近に形成された、高濃度のｎ⁺ 型素子領域７ａ
と、このｎ⁺ 型素子領域７ａの四方を囲むように形成さ
れた低濃度のｎ^- 型素子領域７ｂと、で構成されてい
る。そして、前記ｐ型素子領域９の周囲に絶縁分離層１
３が形成されている。

【００１７】これらは、例えば、ＳＯＩ基板上にＭＯＳ
トランジスタを生成する工程と同様にして形成され、ま
ず、ＳＯＩ基板５のｎ型素子領域７の形成領域を除く領
域にマスクをして、例えばイオン注入等によりｎ型素子
領域７の形成領域に低濃度のｎ^- 拡散領域を形成し、続
いて、ｎ⁺ 型素子領域７ａの形成領域に、高濃度のｎ型
拡散領域を形成する。

【００１８】次に、ｐ型素子領域９の形成領域を除く領
域にマスクをした状態で、高濃度のｐ型拡散領域を形成
する。そして、ｎ型素子領域７及びｐ型素子領域９にマ
スクをしてエッチングを行い、ｐｎ接合容量の形成領域
を除く領域のシリコン単結晶層３を除去し、ここに絶縁
分離層１３を生成する。

【００１９】ここで、ｐｎ接合は、ｎ型素子領域とｐ型
素子領域とが対向する面に形成されるから、図１の場
合、ｎ^- 型素子領域７ｂとｐ型素子領域９とが対向す
る、ｎ型素子領域７ｂの周囲に４面にｐｎ接合１５が形
成される。

【００２０】これに対し、図３に示すように、ＳＯＩ基
板上に、ｐ型素子領域２１とｎ型素子領域２３とを並べ
て配置し、ｐ型素子領域２１とｎ型素子領域２３とが互
いに一辺でのみ対向するように配置した場合、ｐ型素子
領域２１とｎ型素子領域２３とが対向する面２５にのみ
ｐｎ接合が形成されることになり、得られるｐｎ接合領
域は小さく、バルクシリコン基板上にｐｎ接合容量を形
成した場合と同等の容量値を有するｐｎ接合容量を生成
するためには、バルクシリコン基板上に形成する場合に
比較して膨大な面積を要することになる。

【００２１】しかしながら、例えば図１に示すｎ型素子
領域７の面積が、図３で形成されたｎ型素子領域２３と
同じであるとすると、図３に示すようにｎ型素子領域２
３とｐ型素子領域２１とを並べて配置した場合には、ｎ
型素子領域２３とｐ型素子領域２１とが対向する面２
５、つまり、ｎ型素子領域２３の一辺にのみしかｐｎ接
合が形成されないが、図１に示すように、ｎ型素子領域
７を囲むようにｐ型素子領域を形成した場合には、ｎ型
素子領域７の四辺にｐｎ接合が形成されることになり、
より多くのｐｎ接合領域を確保することができ、すなわ
ちより多くの容量値を確保することができる。

【００２２】したがって、面積効率のよいｐｎ接合容量
を形成することができるから、チップ面積を有効に利用
することができ、チップの高集積化を図ることができ
る。

【００２３】また、ＳＯＩ基板上にｐｎ接合容量を形成
しているから、寄生容量の発生を回避することができ、
高周波特性を向上させることができ、高周波を用いたア
ナログ回路に好適である。

【００２４】また、高周波回路の同調回路等に用いられ
るバリキャップ等を、ＳＯＩ基板においてもワンチップ
で構成することができる。

【００２５】なお、上記実施の形態においては、ｎ型素
子領域を囲むようにｐ型素子領域を形成した場合につい
て説明したが、これに限るものではなく、ｐ型素子領域
を囲むようにｎ型素子領域を形成するようにしてもよ
い。

【００２６】また、上記実施の形態においては、ｎ型素
子領域を略正方形に形成し、その周囲を囲むようにｐ型
素子領域を形成し略正方形状の半導体素子を形成するよ
うにした場合について説明したが、これに限らず、例え
ば円形、或いは四角形以上の多角形状に形成するように
してもよい。

【００２７】また、例えば、図２（ａ）に示すように、
複数のｎ型素子領域を所定間隔離して形成し、これらｎ
型素子領域を囲むようにｐ型素子領域を形成して複数の
ｎ型素子領域の周囲にｐｎ接合を形成するようにしても
よい。また、例えば図２（ｂ）に示すように、ｎ型素子
領域とこれを囲むように形成したｐ型素子領域とを複数
形成し、これらｐ型素子領域どうしが、他のｐ型素子領
域の一辺とｎ型素子領域を介して隣接するように形成し
てもよく、さらに、各辺が他のｐ型素子領域の一辺とｎ
型素子領域を介して隣接するようにアレイ状に形成して
もよい。このとき、ｐ型及びｎ型とを逆にしてもよいの
はいうまでもない。

【００２８】また、例えばｎ型素子領域を基準として、
ｐ型素子領域とｎ型素子領域とを交互に他方の素子領域
を囲むように形成してもよい。

【００２９】また、上記実施の形態においては、ｎ型素
子領域７の周囲全てをｐ型素子領域９で囲むようにした
場合について説明したが、これに限らず、ｎ型素子領域
７の向かいあう二辺、隣り合う二辺、或いは三辺を囲む
ようにｐ型素子領域を配設するようにしてもよい。

【００３０】

【発明の効果】以上説明したように、本発明の請求項１
又は請求項２に係る半導体装置によれば、ＳＯＩ基板上
に、第１の導電型領域を形成し、これを囲むように第２
の導電型領域を隣接して形成し、これら第１の導電型領
域及び第２の導電型領域によりｐｎ接合を構成するよう
にしたから、面積効率がよく且つ容量値を確保すること
の可能なｐｎ接合容量を容易に形成することができる。

【図面の簡単な説明】

【図１】本発明を適用した半導体装置の一例を示す平面
図及びその断面図である。

【図２】本発明のその他の例を示す平面図である。

【図３】従来の半導体装置の一例である。

【符号の説明】

１ シリコン基板 ２ 絶縁膜層 ３ シリコン単結晶層 ５ ＳＯＩ基板 ７ ｎ型拡散領域 ９ ｐ型拡散領域 １５ ｐｎ接合

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に絶縁膜を介して単結晶半
   導体層を積層したＳＯＩ基板に形成された、ｐｎ接合容
   量を得るためのｐｎ接合を有する半導体装置であって、 前記ｐｎ接合は、前記単結晶半導体層に形成された第１
   の導電型領域と、当該第１の導電型領域に隣接し且つこ
   れを囲むように前記単結晶半導体層に形成された第２の
   導電型領域と、によって構成されることを特徴とする半
   導体装置。
2. 【請求項２】 前記第１の導電型領域を囲むように配置
   された前記第２の導電型領域が、第１の導電型領域を介
   して複数隣接して形成されていることを特徴とする請求
   項１記載の半導体装置。