JP2003092360A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 Ｑ値の高い容量からなる半導体装置を得る。 【解決手段】 支持基板１６５、埋め込み酸化膜１６６
及びＳＯＩ層１７１からなるＳＯＩ基板において、ＳＯ
Ｉ層１７１の上層部にＳＯＩ層１７１の一部をＰ -ウェ
ル領域１６９として残して分離酸化膜１６７（１６７ａ
〜１６７ｃ）を選択的に形成して素子分離（パーシャル
分離）構造を得、分離酸化膜１６７ａ，１６７ｂ間のＳ
ＯＩ層１７１にＮ+拡散領域１６８を形成し、分離酸化
膜１６７ｂ，１６７ｃ間のＳＯＩ層１７１にＰ+拡散領
域１７０を形成することにより、分離酸化膜１６７Ｂ下
のＰ-ウェル領域１６９とＮ+拡散領域１６８とのＰＮ接
合面を有する接合型可変容量Ｃ２３を得る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は絶縁ゲート型トラ
ンジスタ及び絶縁ゲート型容量を有する半導体装置及び
その製造方法に関する。
【０００２】
【従来の技術】ゲート長がサブクオータミクロン以下の
トランジスタでは、ショートチャネル効果を抑制するた
めに、ポケット領域を形成するポケット注入工程を実行
している。ポケット注入はＮＵＤＣ（Non Uniformly Do
ped Channel）注入とも呼ばれている。
【０００３】図５２はポケット注入工程を示す断面図で
ある。同図に示すように、ＣＭＯＳトランジスタを形成
するに際し、半導体基板１０１の上層部に設けられた分
離絶縁膜１０２よってＮＭＯＳ形成領域Ａ１１及びＰＭ
ＯＳ形成領域Ａ１２が素子分離される。
【０００４】ＮＭＯＳ形成領域Ａ１１において、Ｐウェ
ル領域１１１の表面上にゲート酸化膜１１２及びゲート
電極１１３が形成されており、このゲート電極１１３を
マスクとしてＰ型不純物イオン１０３を注入し拡散する
ことにより、ＮＭＯＳトランジスタのポケット領域とな
るＰ型不純物注入領域１１９を形成する。
【０００５】同様に、ＰＭＯＳ形成領域Ａ１２におい
て、Ｎウェル領域１２１の表面上にゲート酸化膜１２２
及びゲート電極１２３が形成されており、このゲート電
極１２３をマスクとしてＮ型不純物イオン１０４を注入
し拡散することにより、ＰＭＯＳトランジスタのポケッ
ト領域となるＮ型不純物注入領域１２９を形成する。
【０００６】すなわち、ＮＭＯＳ形成領域Ａ１１及びＰ
ＭＯＳ形成領域Ａ１２それぞれにおいて、各ＭＯＳトラ
ンジスタのチャネル領域と同じ導電型の不純物を注入す
るのがポケット注入工程である。このポケット注入工程
によってチャネル長方向の不純物分布が不均一になり、
ゲート長が短くなる程、実効的なチャネル不純物濃度が
高くなり、その結果、ショートチャネル効果を抑制する
ことができる。
【０００７】図５３はポケット注入工程後のＣＭＯＳト
ランジスタ完成状態を示す断面図である。
【０００８】同図に示すように、ＮＭＯＳ形成領域Ａ１
１において、ゲート電極１１３の下方のチャネル領域を
挟んでＮ+ソース・ドレイン領域１１４，１１４が形成
され、Ｎ+ソース・ドレイン領域１１４，１１４間で対
向する先端領域がそれぞれエクステンション部１１４ｅ
となる。
【０００９】そして、エクステンション部１１４ｅの近
傍領域において、エクステンション部１１４ｅからチャ
ネル領域の一部にかけて、Ｐ型不純物注入領域１１９が
Ｐ-ポケット領域１１７として残存する。また、ゲート
電極１１３の両側面にはサイドウォール１１６，１１６
がそれぞれ形成される。
【００１０】このように、ゲート酸化膜１１２、ゲート
電極１１３、Ｎ+ソース・ドレイン領域１１４、サイド
ウォール１１６及びＰ-ポケット領域１１７によってＮ
ＭＯＳトランジスタＱ１１が形成される。
【００１１】ＰＭＯＳ形成領域Ａ１２において、ゲート
電極１２３の下方のチャネル領域を挟んでＰ+ソース・
ドレイン領域１２４，１２４が形成され、Ｐ+ソース・
ドレイン領域１２４，１２４間で対向する先端領域がそ
れぞれエクステンション部１２４ｅとなる。
【００１２】そして、エクステンション部１２４ｅの近
傍領域において、エクステンション部１２４ｅからチャ
ネル領域の一部にかけて、Ｎ型不純物注入領域１２９が
Ｎ-ポケット領域１２７として残存する。また、ゲート
電極１２３の両側面にはサイドウォール１２６，１２６
がそれぞれ形成される。
【００１３】このように、ゲート酸化膜１２２、ゲート
電極１２３、Ｐ+ソース・ドレイン領域１２４、サイド
ウォール１２６及びＮ-ポケット領域１２７によってＰ
ＭＯＳトランジスタＱ１２が形成される。
【００１４】一方、高周波アナログ回路、あるいは高速
デジタル回路では、インダクタ（Ｌ）と可変容量（Ｃ）
とを用いてＬＣ型のＶＣＯ（Voltage Controled Osilla
ter；電圧制御発振器）を製造する必要がある。
【００１５】ＭＯＳトランジスタの構造を利用して、絶
縁ゲート型容量である可変容量に損失の少ないものを得
ようとした場合、基板（ボディー領域）と取り出し電極
部との不純物の導電型を同じにしたアキュムレーション
(accumulation)型の可変容量を作る必要がある。
【００１６】図５４はアキュムレーション型の可変容量
の構造を示す断面図である。同図に示すように、アキュ
ムレーション型の可変容量を形成するに際し、半導体基
板１０１の上層部に設けられた分離絶縁膜１０２よって
Ｐ型可変容量形成領域Ａ１３及びＮ型可変容量形成領域
Ａ１４が素子分離される。
【００１７】Ｐ型可変容量形成領域Ａ１３において、ゲ
ート電極１３３の下方のチャネル領域を挟んでＰ+取り
出し電極領域１３４，１３４が形成され、Ｐ+取り出し
電極領域１３４，１３４間で対向する先端領域がそれぞ
れエクステンション部１３４ｅとなる。
【００１８】そして、エクステンション部１３４ｅの近
傍領域において、エクステンション部１３４ｅからチャ
ネル領域の一部にかけて、Ｎ-ポケット領域１３７が形
成される。また、ゲート電極１３３の両側面にはサイド
ウォール１３６，１３６がそれぞれ形成される。
【００１９】このように、ゲート酸化膜１３２、ゲート
電極１３３、Ｐ+取り出し電極領域１３４、サイドウォ
ール１３６、及びＮ-ポケット領域１３７によってＰ型
可変容量Ｃ１１が形成される。すなわち、Ｐ型可変容量
Ｃ１１はＰ+取り出し電極領域１３４を一方電極、ゲー
ト電極１３３を他方電極、ゲート酸化膜１３２を電極間
絶縁膜とした絶縁ゲート型容量となる。
【００２０】Ｎ型可変容量形成領域Ａ１４において、ゲ
ート電極１４３の下方のチャネル領域を挟んでＮ+取り
出し電極領域１４４，１４４が形成され、Ｎ+取り出し
電極領域１４４，１４４間で対向する先端領域がそれぞ
れエクステンション部１４４ｅとなる。
【００２１】そして、エクステンション部１４４ｅの近
傍領域において、エクステンション部１４４ｅからチャ
ネル領域の一部にかけて、Ｐ-ポケット領域１４７が形
成される。また、ゲート電極１４３の両側面にはサイド
ウォール１４６，１４６がそれぞれ形成される。
【００２２】このように、ゲート酸化膜１４２、ゲート
電極１４３、Ｎ+取り出し電極領域１４４、サイドウォ
ール１４６、及びＰ-ポケット領域１４７によってＮ型
可変容量Ｃ１２が形成される。すなわち、Ｎ型可変容量
Ｃ１２はＮ+取り出し電極領域１４４を一方電極、ゲー
ト電極１４３を他方電極、ゲート酸化膜１４２を電極間
絶縁膜とした絶縁ゲート型容量となる。
【００２３】図５５及び図５６はＮ型可変容量Ｃ１２の
容量値変更度合を示す説明図である。ゲート電極１４３
に付与するゲート電圧ＶＧが０Ｖより小さい場合、図５
５に示すように、空乏層１４８はゲート電極１３３下の
Ｎウェル領域１２１において下方に延びるため、Ｎ型可
変容量Ｃ１２の容量値は小さくなる。一方、ゲート電圧
ＶＧが０Ｖより大きい場合、図５６に示すように、空乏
層１４８はゲート電極１４３下のＮウェル領域１２１に
おいて縮んでいるため、Ｎ型可変容量Ｃ１２の容量値は
大きくなる。このように、ゲート電極１４３に付与する
ゲート電圧ＶＧによってＮ型可変容量Ｃ１２の容量値を
可変に設定することができる。なお、Ｐ型可変容量Ｃ１
１においても同様なゲート電極１３３に付与するゲート
電圧によって容量値を変更することができる。
【００２４】
【発明が解決しようとする課題】しかしながら、ショー
トチャネル特性を向上させる（ショートチャネル効果を
抑制させる）ために、図５２で示したポケット注入工程
を実行すると、アキュムレーション型の可変容量では取
り出し電極領域とゲート電極直下の半導体基板１０１の
領域であるボディー領域において、ボディー領域の導電
型と逆の導電型のポケット領域が形成されてしまうた
め、直列抵抗が高くなるという問題点があった。
【００２５】図５７は図５４で示した可変容量の等価回
路を示す回路図である。同図に示すように、可変容量は
容量成分Ｃ１０と抵抗成分Ｒ１０との直列接続により等
価的に表される。
【００２６】一方、可変容量の電気的特性を表す指標に
Ｑ−factor（Ｑ値）がある。Ｑ値は、｛Ｑ：Ｑ値，ω：
角周波数，Ｃ：容量成分Ｃ１０の容量値，Ｒ：抵抗成分
Ｒ１０の抵抗値｝とすると、以下の(1)式により表され
る。
【００２７】
【数１】
【００２８】Ｑ値は高いほど、容量のエネルギー効率が
高くなるが、ポケット領域の存在により、抵抗成分Ｒ１
０の抵抗値Ｒが高くなっていまい、(1)式に従いＱ値が
低下してしまうという問題点があった。加えて、一般に
絶縁ゲート型容量はＱ値が高くないという問題点があっ
た。
【００２９】この発明は上記問題点を解決するためにな
されたもので、Ｑ値の高い容量からなる半導体装置を得
ることを目的とする。
【００３０】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、半導体基板に作り込まれ、容量値
が固定される固定容量と、前記半導体基板に作り込まれ
容量値の可変制御が可能な可変容量とを備え、前記固定
容量と前記可変容量とは互いに並列接続される。
【００３１】また、請求項２の発明は、請求項１記載の
半導体装置であって、前記可変容量はＰＮ接合部によっ
て形成される接合容量を含む。
【００３２】また、請求項３の発明は、請求項１あるい
は請求項２記載の半導体装置であって、前記固定容量
は、ＭＩＭ型容量を含む。
【００３３】また、請求項４の発明は、請求項１あるい
は請求項２記載の半導体装置であって、前記固定容量
は、ＰＩＰ型容量を含む。
【００３４】また、請求項５の発明は、請求項１あるい
は請求項３記載の半導体装置であって、前記固定容量は
絶縁ゲート型容量を含み、前記絶縁ゲート型容量は、前
記半導体基板上に選択的に形成される容量用ゲート絶縁
膜と、前記容量用ゲート絶縁膜上に形成され、固定電位
が付与される容量用ゲート電極と、前記半導体基板の表
面内における前記容量用ゲート電極下の容量用ボディー
領域を挟んで形成される取り出し電極領域とを含む。
【００３５】また、請求項６の発明は、請求項１あるい
は請求項３記載の半導体装置であって、前記可変容量は
絶縁ゲート型容量を含み、前記絶縁ゲート型容量は、前
記半導体基板上に選択的に形成される容量用ゲート絶縁
膜と、前記容量用ゲート絶縁膜上に形成される容量用ゲ
ート電極と、前記半導体基板の表面内における前記容量
用ゲート電極下の容量用ボディー領域を挟んで形成され
る取り出し電極領域とを含み、前記絶縁ゲート型容量は
前記容量用ゲート電極の電位によって容量値が変化す
る。
【００３６】また、請求項７の発明は、請求項１ないし
請求項６のうち、いずれか１項に記載の半導体装置であ
って、前記固定容量は容量値が異なる複数の部分固定容
量を含む。
【００３７】また、請求項８の発明は、請求項２記載の
半導体装置であって、前記半導体基板は第１の導電型の
半導体基板を含み、前記接合容量は、前記半導体基板の
上層部に設けられた第２の導電型の第１の半導体領域
と、前記第１の半導体領域は前記半導体基板の第１の導
電型の領域との間にＰＮ接合部を有し、前記半導体基板
の上層部に設けられた第１の導電型の第２の半導体領域
と、前記半導体基板の上層部に設けられ、前記第１及び
第２の半導体領域間を絶縁分離する絶縁分離領域をさら
に備える。
【００３８】また、請求項９の発明は、請求項８記載の
半導体装置であって、前記半導体基板は、少なくとも表
面が絶縁性の基板と、前記基板の表面上に配設されたＳ
ＯＩ層とからなるＳＯＩ基板を含み、前記絶縁分離領域
は、上層部に設けられた部分絶縁領域と下層部に存在す
る前記ＳＯＩ層の一部である、第１の導電型の分離用半
導体領域とから構成される部分絶縁分離領域を含み、前
記分離用半導体領域は前記第１の半導体領域との間にＰ
Ｎ接合部を有する。
【００３９】また、請求項１０の発明は、請求項２記載
の半導体装置であって、前記接合容量は、前記半導体基
板上に選択的に形成される容量用ゲート絶縁膜と、前記
容量用ゲート絶縁膜上に形成される容量用ゲート電極
と、前記半導体基板の表面内における前記容量用ゲート
電極下の第１の導電型の容量用ボディー領域を挟んで形
成される、第２及び第１の導電型の第１及び第２の半導
体領域とを含み、前記第１の半導体領域は前記容量用ボ
ディー領域との間にＰＮ接合部を有する。
【００４０】また、請求項１１の発明は、請求項１０記
載の半導体装置であって、前記半導体基板は、少なくと
も表面が絶縁性の基板と、前記基板の表面上に配設され
たＳＯＩ層とからなるＳＯＩ基板を含む。
【００４１】また、請求項１２の発明は、請求項８ない
し請求項１１のうち、いずれか１項に記載の半導体装置
であって、前記第１及び第２の半導体領域の表面に形成
された第１及び第２のシリサイド領域をさらに備える。
【００４２】また、請求項１３の発明は、請求項１ない
し請求項１２のうち、いずれか１項に記載の半導体装置
であって、前記固定容量は前記可変容量の最大容量値よ
り大きい容量値を有する固定容量を含む。
【００４３】この発明に係る請求項１４記載の半導体装
置は、少なくとも表面が絶縁性の基板と、前記基板の表
面上に配設された第１の導電型のＳＯＩ層とからなるＳ
ＯＩ基板の前記ＳＯＩ層に作り込まれる接合容量を有す
る半導体装置であって、前記接合容量は、前記ＳＯＩ層
に形成される第２の導電型の第１の接合用半導体領域
と、前記ＳＯＩ層に形成される第１の導電型の第２の接
合用半導体領域とを備え、前記第１及び第２の接合用半
導体領域はＰＮ接合部を有する。
【００４４】また、請求項１５の発明は、請求項１４記
載の半導体装置であって、前記接合容量は、前記ＳＯＩ
層に形成される第２の導電型の第１の半導体領域と、前
記ＳＯＩ層に前記第１の半導体領域とは独立して形成さ
れる第１の導電型の第２の半導体領域と、前記ＳＯＩ層
の上層部に設けられ、前記第１及び第２の半導体領域間
を絶縁分離する絶縁分離領域とを備え、前記絶縁分離領
域は、上層部に設けられた部分絶縁領域と下層部に存在
する前記ＳＯＩ層の一部である、第１の導電型の分離用
半導体領域とから構成される部分絶縁分離領域を含み、
前記第１の接合用半導体領域は前記第１の半導体領域を
含み、前記第２の接合用半導体領域は第２の半導体領域
及び前記分離用半導体領域を含み、前記分離用半導体領
域は前記第１の半導体領域との間にＰＮ接合部を有す
る。
【００４５】また、請求項１６の発明は、請求項１４記
載の半導体装置であって、前記接合容量は、前記ＳＯＩ
層の表面内に形成された第１の導電型の容量用ボディー
領域と、前記容量用ボディー領域を挟んで形成される、
第２及び第１の導電型の第１及び第２の半導体領域とを
含み、前記第２の半導体領域の不純物濃度は前記容量用
ボディー領域より高く設定され、前記第１の接合用半導
体領域は前記第１の半導体領域を含み、前記第２の接合
用半導体領域は第２の半導体領域及び前記容量用ボディ
ー領域を含み、前記第１の半導体領域は前記容量用ボデ
ィー領域との間にＰＮ接合部を有する。
【００４６】また、請求項１７の発明は、請求項１６記
載の半導体装置であって、前記接合容量は、前記容量用
ボディー領域上に形成される容量用ゲート絶縁膜と、前
記容量用ゲート絶縁膜上に形成される容量用ゲート電極
とをさらに備える。
【００４７】また、請求項１８の発明は、請求項１５な
いし請求項１７のうち、いずれか１項に記載の半導体装
置であって、前記第１及び第２の半導体領域の表面に形
成された第１及び第２のシリサイド領域をさらに備え
る。
【００４８】この発明に係る請求項１９記載の半導体装
置は、半導体基板に作り込まれる絶縁ゲート型容量を含
む半導体装置であって、前記絶縁ゲート型容量は、前記
半導体基板上に選択的に形成される容量用ゲート絶縁膜
と、前記容量用ゲート絶縁膜上に形成される容量用ゲー
ト電極と、前記半導体基板の表面内における前記容量用
ゲート電極下の容量用ボディー領域を挟んで形成される
取り出し電極領域とを含み、前記半導体装置は、前記容
量用ゲート電極は一方端及び他方端に、外部配線との電
気的接続可能がな第１及び第２のコンタクトパッド部を
有している。
【００４９】また、請求項２０の発明は、請求項１９記
載の半導体装置であって、前記第１及び第２のコンタク
トパッド部を介して前記容量用ゲート電極と電気的に接
続される第１の配線と、前記取り出し電極領域に電気的
に接続して設けられる第２の配線をさらに備え、前記第
１及び第２の配線は平面視した際に仮想直線上に沿って
形成される。
【００５０】この発明に係る請求項２１記載の半導体装
置は、半導体基板に作り込まれる絶縁ゲート型容量を含
む半導体装置であって、前記絶縁ゲート型容量は、前記
半導体基板上に選択的に形成される容量用ゲート絶縁膜
と、前記容量用ゲート絶縁膜上に形成される容量用ゲー
ト電極と、前記半導体基板の表面内における前記容量用
ゲート電極下の容量用ボディー領域を挟んで形成される
取り出し電極領域とを含み、前記取り出し電極領域は平
面視中心領域に中空部を有し、前記容量用ゲート電極は
前記中空部から平面視放射状に延びて形成される複数の
部分ゲート部を含む。
【００５１】また、請求項２２の発明は、請求項２１記
載の半導体装置であって、前記複数の部分ゲート部は前
記中空部から四方に均等に延びて形成される４個の部分
ゲート部を含む。
【００５２】また、請求項２３の発明は、請求項２１記
載の半導体装置であって、前記複数の部分ゲート部は前
記中空部から八方に延びて形成される８個の部分ゲート
部を含む。
【００５３】また、請求項２４の発明は、請求項２１記
載の半導体装置であって、前記中空部は複数の中空部を
含み、前記複数の部分ゲート部は前記複数の中空部から
それぞれ所定数の前記部分ゲート部が平面視放射状に延
びて形成される。
【００５４】
【発明の実施の形態】＜実施の形態１＞図１はこの発明
の実施の形態１である、ＭＯＳトランジスタ及び可変容
量を有する半導体装置の構造を示す断面図である。
【００５５】同図に示すように、ＮＭＯＳ形成領域Ａ
１、ＰＭＯＳ形成領域Ａ２、Ｎ型可変容量形成領域Ａ３
及びＰ型可変容量形成領域Ａ４にＮＭＯＳトランジスタ
Ｑ１、ＰＭＯＳトランジスタＱ２、Ｎ型可変容量Ｃ１及
びＰ型可変容量Ｃ２がそれぞれ形成される。なお、各形
成領域Ａ１〜Ａ４は分離絶縁膜（図示せず）等により素
子分離されている。また、各形成領域Ａ１，Ａ２，Ａ
３，及びＡ４にはボディー領域となるウェル領域１１，
２１，３１，及び４１がそれぞれ形成される。
【００５６】ＮＭＯＳ形成領域Ａ１において、Ｐウェル
領域１１の表面上にゲート酸化膜１２が選択的に形成さ
れ、ゲート酸化膜１２上にＮ+型のゲート電極１３が形
成される。ゲート電極１３の下方のＰウェル領域１１の
表面領域であるチャネル領域を挟んでＮ+ソース・ドレ
イン領域１４，１４が形成され、Ｎ+ソース・ドレイン
領域１４，１４間で対向する突出した先端領域がそれぞ
れエクステンション部１４ｅとなる。
【００５７】そして、エクステンション部１４ｅの近傍
領域において、エクステンション部１４ｅからチャネル
領域の一部にかけてＰ-ポケット領域１７が形成され
る。また、ゲート電極１３の両側面にはサイドウォール
１６，１６がそれぞれ形成される。さらに、Ｎ+ソース
・ドレイン領域１４の表面内及びゲート電極１３の上層
部にシリサイド領域１４ｓ及びシリサイド領域１３ｓが
それぞれ形成される。
【００５８】このように、ゲート酸化膜１２、ゲート電
極１３、Ｎ+ソース・ドレイン領域１４、サイドウォー
ル１６及びＰ-ポケット領域１７によってＮＭＯＳトラ
ンジスタＱ１が形成される。
【００５９】ＰＭＯＳ形成領域Ａ２において、Ｎウェル
領域２１の表面上にゲート酸化膜２２が選択的に形成さ
れ、ゲート酸化膜２２上にＰ+型のゲート電極２３が形
成される。ゲート電極２３の下方のチャネル領域を挟ん
でＰ+ソース・ドレイン領域２４，２４が形成され、Ｐ+
ソース・ドレイン領域２４，２４間で対向する突出した
先端領域がそれぞれエクステンション部２４ｅとなる。
【００６０】そして、エクステンション部２４ｅの近傍
領域に、エクステンション部２４ｅからチャネル領域の
一部にかけて-ポケット領域２７が形成される。また、
ゲート電極２３の両側面にはサイドウォール２６，２６
がそれぞれ形成される。さらに、Ｐ+ソース・ドレイン
領域２４の表面内及びゲート電極２３の上層部にシリサ
イド領域２４ｓ及びシリサイド領域２３ｓがそれぞれ形
成される。
【００６１】このように、ゲート酸化膜２２、ゲート電
極２３、Ｐ+ソース・ドレイン領域２４、サイドウォー
ル２６及びＮ-ポケット領域２７によってＰＭＯＳトラ
ンジスタＱ２が形成される。
【００６２】Ｎ型可変容量形成領域Ａ３において、Ｎウ
ェル領域３１の表面上にゲート酸化膜３２が選択的に形
成され、ゲート酸化膜３２上にＮ+型のゲート電極３３
が形成される。ゲート電極３３の下方のＮウェル領域３
１の表面であるボディー表面領域を挟んでＮ+取り出し
電極領域３４，３４が形成される。Ｎ+取り出し電極領
域３４，３４間で対向する突出した先端領域がそれぞれ
エクステンション部３４ｅとなる。
【００６３】また、ゲート電極３３の両側面にはサイド
ウォール３６，３６がそれぞれ形成される。さらに、Ｎ
+取り出し電極領域３４の表面内及びゲート電極３３の
上層部にシリサイド領域３４ｓ及びシリサイド領域３３
ｓがそれぞれ形成される。
【００６４】このように、ゲート酸化膜３２、ゲート電
極３３、Ｎ+取り出し電極領域３４、及びサイドウォー
ル３６によってＮ型（Ｎ+ゲート／Ｎ-ボディー型）可変
容量Ｃ１が形成される。すなわち、Ｎ型可変容量Ｃ１は
Ｎ+取り出し電極領域３４を一方電極、ゲート電極３３
を他方電極、ゲート酸化膜３２を電極間絶縁膜とした絶
縁ゲート型容量となり、ゲート電極３３に与えるゲート
電圧によって、ゲート電極３３下のＮウェル領域３１に
おける空乏層の伸び具合を変化させることにより容量値
を可変設定することができる。
【００６５】Ｐ型可変容量形成領域Ａ４において、Ｐウ
ェル領域４１の表面上にゲート酸化膜４２が選択的形成
され、ゲート酸化膜４２上にＰ+型のゲート電極４３が
形成される。ゲート電極４３の下方のボディー表面領域
を挟んでＰ+取り出し電極領域４４，４４が形成され
る。Ｐ+取り出し電極領域４４，４４間で対向する突出
した先端領域がそれぞれエクステンション部４４ｅとな
る。
【００６６】また、ゲート電極４３の両側面にはサイド
ウォール４６，４６がそれぞれ形成される。さらに、Ｐ
+取り出し電極領域４４の表面内及びゲート電極４３の
上層部にシリサイド領域４４ｓ及びシリサイド領域４３
ｓがそれぞれ形成される。
【００６７】このように、ゲート酸化膜４２、ゲート電
極４３、Ｐ+取り出し電極領域４４、及びサイドウォー
ル４６によってＰ型（Ｐ+ゲート／Ｐ-ボディー型）可変
容量Ｃ２が形成される。すなわち、Ｐ型可変容量Ｃ２
は、Ｐ+取り出し電極領域４４を一方電極、ゲート電極
４３を他方電極、ゲート酸化膜４２を電極間絶縁膜とし
た絶縁ゲート型容量となり、ゲート電極４３に与えるゲ
ート電圧によって、ゲート電極４３下のＰウェル領域４
１における空乏層の伸び具合を変化させることにより容
量値を可変設定することができる。
【００６８】上述したように、実施の形態１の半導体装
置は、ＭＯＳトランジスタにはポケット領域が存在して
いるため、ショートチャネル効果を抑制したＭＯＳトラ
ンジスタを得ることができる。
【００６９】一方、可変容量にはポケット領域（取り出
し電極領域隣接逆導電型領域）が存在しない構造を呈し
ている。すなわち、可変容量の取り出し電極領域の近傍
領域において、取り出し電極領域と逆の導電型の領域が
全く存在しない構造を呈しているため、直列抵抗が低く
Ｑ値が劣化しない。
【００７０】このように、実施の形態１の半導体装置と
して、ショートチャネル効果を抑制したＭＯＳトランジ
スタと直列抵抗が低くＱ値が劣化しない可変容量とから
なる半導体装置を得ることができる。
【００７１】図２〜図７は実施の形態１の半導体装置の
製造方法を示す断面図である。以下、これらの図を参照
して実施の形態１の半導体装置の製造処理手順を説明す
る。
【００７２】まず、図２に示すように、互いに素子分離
されているＮＭＯＳ形成領域Ａ１、ＰＭＯＳ形成領域Ａ
２、Ｎ型可変容量形成領域Ａ３、及びＰ型可変容量形成
領域Ａ４に既存の方法でボディー領域となるＰウェル領
域１１、Ｎウェル領域２１、Ｎウェル領域３１及びＰウ
ェル領域４１を形成した後、Ｐウェル領域１１の表面上
にゲート酸化膜１２及びＮ+型のゲート電極１３を選択
的に形成し、Ｎウェル領域２１の表面上にゲート酸化膜
２２及びＰ+型のゲート電極２３を選択的に形成し、Ｎ
ウェル領域３１の表面上にゲート酸化膜３２及びＮ+型
のゲート電極３３を選択的に形成し、Ｐウェル領域４１
の表面上にゲート酸化膜４２及びＰ+型のゲート電極４
３を選択的に形成する。
【００７３】そして、図３に示すように、ＮＭＯＳ形成
領域Ａ１以外の領域上にレジスト５１を形成した後、Ｎ
ＭＯＳ形成領域Ａ１のみに対し、注入エネルギーを変え
てＰ型不純物イオン６１、Ｎ型不純物イオン６２をゲー
ト電極１３をマスクとして順次注入し拡散処理を施すこ
とにより、Ｐ-拡散領域１９及びＮ-エクステンション領
域１８をそれぞれ形成する。
【００７４】ここで、Ｎ型不純物イオン６２の注入の具
体例として、ヒソイオンを用いて、３〜２０ｋｅＶの注
入エネルギー、ドーズ量１×１０14〜１×１０15／ｃｍ
2、注入角度０゜でイオン注入を行うことが考えられ
る。
【００７５】また、Ｐ型不純物イオン６１の注入の具体
例として、ボロンイオンを用いて、１０〜２０ｋｅＶの
注入エネルギー、ドーズ量１×１０13〜３×１０13／ｃ
ｍ2、注入角度０〜４５゜でイオン注入を行うことが考
えられる。
【００７６】その後、図４に示すように、レジスト５１
の除去後、Ｎ型可変容量形成領域Ａ３以外の領域上にレ
ジスト５２を形成した後、Ｎ型可変容量形成領域Ａ３の
みに対し、例えばＮ型不純物イオン６２の注入と同内容
でＮ型不純物イオン６３イオンを注入してＮ-エクステ
ンション領域３８を形成する。この際、後述するＮ型不
純物イオン６４と同条件でＮ型不純物イオンを注入して
Ｎ-ポケット領域をさらに形成することも考えられる。
【００７７】次に、図５に示すように、レジスト５２の
除去後、ＰＭＯＳ形成領域Ａ２以外の領域上にレジスト
５３を形成した後、ＰＭＯＳ形成領域Ａ２のみに対し、
注入エネルギーを変えてＮ型不純物イオン６４、Ｐ型不
純物イオン６５をゲート電極２３をマスクとして順次注
入し拡散処理を施すことにより、Ｎ-拡散領域２９及び
Ｐ-エクステンション領域２８を形成する。
【００７８】また、Ｐ型不純物イオン６５の注入の具体
例として、ＢＦ2イオンを用いて、３〜１０ｋｅＶの注
入エネルギー、ドーズ量１×１０14〜１×１０15／ｃｍ
2、注入角度０゜でイオン注入を行うことが考えられ
る。
【００７９】また、Ｎ型不純物イオン６４の注入の具体
例として、ヒソイオンを用いて、５０〜１５０ｋｅＶの
注入エネルギー、ドーズ量１×１０13〜３×１０13／ｃ
ｍ2、注入角度０〜４５゜でイオン注入を行うことが考
えられる。
【００８０】その後、図６に示すように、レジスト５３
の除去後、Ｐ型可変容量形成領域Ａ４以外の領域上にレ
ジスト５４を形成した後、Ｐ型可変容量形成領域Ａ４の
みに対し、例えばＰ型不純物イオン６５の注入と同内容
でＰ型不純物イオン６６イオンを注入してＰ-エクステ
ンション領域４８を形成する。この際、Ｐ型不純物イオ
ン６１と同条件でＰ型不純物イオンを注入してＰ-ポケ
ット領域をさらに形成することも考えられる。
【００８１】そして、図７に示すように、レジスト５４
を除去すると、ＭＯＳトランジスタ形成領域Ａ１，Ａ２
にのみポケット領域となるＰ-拡散領域１９，Ｎ-拡散領
域２９が存在し、可変容量形成領域Ａ３，Ａ４にはポケ
ット領域となる拡散領域が存在しない構造を得ることが
できる。
【００８２】以降、既存のＭＯＳトランジスタ及び可変
容量の形成方法を用いて、図１で示した構造を得ること
ができる。なお、図１で示す構造ではサイドウォールを
形成後にソース・ドレイン領域（取り出し電極領域）を
形成し、さらにセルフアラインシリサイド（サリサイ
ド）プロセスによって、ソース・ドレイン領域（取り出
し電極領域）の表面内及びゲート電極の上層部をシリサ
イド化してシリサイド領域を形成し、低抵抗化を図って
いる。
【００８３】ここで、ＮＭＯＳトランジスタＱ１のＮ+
ソース・ドレイン領域１４形成の具体例として、ヒソイ
オンを用いて、２０〜７０ｋｅＶの注入エネルギー、ド
ーズ量１×１０15〜１×１０16／ｃｍ2、注入角度０〜
３０゜でイオン注入を行うことが考えられる。
【００８４】また、ＰＭＯＳトランジスタＱ２のＰ+ソ
ース・ドレイン領域２４形成の具体例として、ＢＦ2を
用いて、１０〜３０ｋｅＶの注入エネルギー、ドーズ量
１×１０15〜１×１０16／ｃｍ2、注入角度０〜３０゜
でイオン注入を行うことが考えられる。
【００８５】また、シリサイドとしては、例えば、Ｃｏ
Ｓｉ2、ＴｉＳｉ2、ＮｉＳｉ2等が用いられる。
【００８６】なお、本実施の形態では、Ｎ型，Ｐ型の可
変容量を共に形成したが、どちらか一方の方の可変容量
のみを形成しても良い。回路的に使い勝手が良い型の可
変容量を形成すればよいが、ボディー部の直列抵抗成分
の抵抗値が低く、Ｑ値が高くなるのはＮ型であり、この
点においてＮ型は優れている。
【００８７】＜実施の形態２＞図８はこの発明の実施の
形態２である、ＭＯＳトランジスタ及び可変容量を有す
る半導体装置の構造を示す断面図である。
【００８８】同図に示すように、支持基板３上に埋め込
み酸化膜４が形成され、埋め込み酸化膜４上のＳＯＩ層
５が分離絶縁膜（図示せず）等によりＮＭＯＳ形成領域
Ａ１、ＰＭＯＳ形成領域Ａ２、Ｎ型可変容量形成領域Ａ
３及びＰ型可変容量形成領域Ａ４に素子分離される。
【００８９】そして、実施の形態１と同様な構造のＮＭ
ＯＳトランジスタＱ１、ＰＭＯＳトランジスタＱ２、Ｎ
型可変容量Ｃ１及びＰ型可変容量Ｃ２がそれぞれＮＭＯ
Ｓ形成領域Ａ１、ＰＭＯＳ形成領域Ａ２、Ｎ型可変容量
形成領域Ａ３及びＰ型可変容量形成領域Ａ４にそれぞれ
形成される。
【００９０】このように、実施の形態２の半導体装置
は、ＳＯＩ基板（支持基板３，埋め込み酸化膜４，ＳＯ
Ｉ層５）上に実施の形態１と同様なＭＯＳトランジスタ
Ｑ１，Ｑ２及び可変容量Ｃ１，Ｃ１を形成している。し
たがって、バルク基板がＳＯＩ基板に置き換わる点を除
き、構造及び製造方法は実施の形態１と同様である。
【００９１】図９は実施の形態２のＮ型可変容量の高周
波電流による影響を示す説明図である。同図に示すよう
に、Ｎ型可変容量Ｃ１において流れる高周波電流パスＣ
Ｐ１は主にゲート酸化膜３２近傍の領域におけるＮ+取
り出し電極領域３４，ゲート電極３３間を流れるたた
め、可変容量特性は大きく劣化しない。
【００９２】図１０はＳＯＩ基板に作り込まれたポケッ
ト領域を有するＮ型可変容量の高周波電流による影響を
示す説明図である。同図に示すように、ＳＯＩ層５の膜
厚がバルク基板に比べて薄い分、Ｎ型可変容量Ｃ１Ｐに
おいて流れる高周波電流パスＣＰ２の一部（点線で示す
部分）が無効化され、直列抵抗が高くなるため、劣化の
度合は大きい。
【００９３】このように、Ｐ-ポケット領域３７が存在
すると、高周波電流パスＣＰ２の悪影響が強くなる。し
たがって、ＳＯＩ構造において、可変容量にポケット領
域を設けない実施の形態２の構造は非常に有効である。
【００９４】＜実施の形態３＞図１１はこの発明の実施
の形態３である、ＭＯＳトランジスタ及び可変容量を有
する半導体装置の構造を示す断面図である。
【００９５】同図に示すように、アキュムレーション型
の可変容量Ｃ１，Ｃ２に代えてインバージョン型の可変
容量Ｃ３，Ｃ４を設けている。具体的には図１で示した
実施の形態１の構造に比べて、Ｎウェル領域３１に代え
てＰウェル領域３０、Ｐウェル領域４１に代えてＮウェ
ル領域４０が設けられている点が異なる。
【００９６】すなわち、Ｎ型（Ｎ+ゲート／Ｐ-ボディー
／Ｎ+Ｓ／Ｄ型）可変容量Ｃ３及びＰ型（Ｐ+ゲート／Ｎ
-ボディー／Ｐ+Ｓ／Ｄ型）可変容量Ｃ４はＮＭＯＳトラ
ンジスタ及びＰＭＯＳトランジスタと等価な構造を呈
し、ＮＭＯＳトランジスタＱ１及びＰＭＯＳトランジス
タＱ２と比較して、Ｐ-ポケット領域１７及び２７に相
当するポケット領域を有していない点のみ異なってい
る。
【００９７】インバージョン型構造の可変容量では、ポ
ケット領域を設けてもポケット領域とボディー領域（Ｐ
ウェル領域３０，Ｎウェル領域４０）との導電型が同一
になるため、アキュムレーション型の可変容量のよう
に、ボディー領域の直列抵抗成分の抵抗値が増えること
はない。
【００９８】しかし、ポケット領域を形成すると、チャ
ネル長方向での不純物濃度分布が不均一となるため、Ｍ
ＯＳトランジスタとして見た場合に閾値電圧にチャネル
方向に分布が生じてしまい、ゲート電圧に基づく可変容
量の容量値の見積もりが困難であるという問題が生じ
る。
【００９９】したがって、インバージョン型の可変容量
にポケット領域を設けないという実施の形態３の構造
は、可変容量の容量値の見積り精度の向上という効果を
奏する。
【０１００】＜実施の形態４＞実施の形態４は実施の形
態１の構造を得るための実施の形態１とは別の半導体装
置の製造方法である。実施の形態１の製造方法では、Ｍ
ＯＳトランジスタと可変容量とのエクステンション領域
の形成工程をそれぞれ独立して行ったが、複数のエクス
テンション領域を同条件で同時に行うようにしたのが実
施の形態４である。
【０１０１】図１２〜図１５は実施の形態４の半導体装
置の製造方法を示す断面図である。以下、これらの図を
参照して実施の形態４の半導体装置の製造処理手順を説
明する。
【０１０２】まず、実施の形態１と同様にして図２で示
す構造を得た後、図１２に示すように、ＮＭＯＳ形成領
域Ａ１及びＮ型可変容量形成領域Ａ３以外の領域上にレ
ジスト５５を形成した後、ＮＭＯＳ形成領域Ａ１及びＮ
型可変容量形成領域Ａ３のみに対し、ゲート電極１３及
びゲート電極３３をマスクとしてＮ型不純物イオン６７
を注入することにより、Ｎ-エクステンション領域１８
及びＮ-エクステンション領域３８を同時に得る。な
お、Ｎ型不純物イオン６７を注入角度“０”で行う。
【０１０３】その後、図１３に示すように、ＮＭＯＳ形
成領域Ａ１以外の領域上にレジスト５６を形成した後、
ＮＭＯＳ形成領域Ａ１のみに対し、Ｐ型不純物イオン６
８をゲート電極１３をマスクして注入し拡散処理を施す
ことにより、Ｐ-拡散領域１９を形成する。なお、Ｐ型
不純物イオン６８はＮ型不純物イオン６７より高い注入
エネルギーで斜め注入される。
【０１０４】そして、図１４に示すように、ＰＭＯＳ形
成領域Ａ２及びＰ型可変容量形成領域Ａ４以外の領域上
にレジスト５７を形成した後、ＰＭＯＳ形成領域Ａ２及
びＰ型可変容量形成領域Ａ４のみに対し、ゲート電極２
３及びゲート電極４３をマスクとしてＰ型不純物イオン
６９を注入することにより、Ｐ-エクステンション領域
２８及びＰ-エクステンション領域４８を同時に得る。
なお、Ｐ型不純物イオン６９を注入角度“０”で行う。
【０１０５】その後、図１５に示すように、ＰＭＯＳ形
成領域Ａ２以外の領域上にレジスト５６を形成した後、
ＰＭＯＳ形成領域Ａ２のみに対し、Ｎ型不純物イオン７
０をゲート電極２３をマスクして注入し拡散処理を施す
ことにより、Ｎ-拡散領域２９を形成する。なお、Ｎ型
不純物イオン７０はＰ型不純物イオン６９より高い注入
エネルギーで斜め注入される。
【０１０６】以降、既存のＭＯＳトランジスタ及び可変
容量の形成方法を用いて、図１で示した構造を得ること
ができる。
【０１０７】このように、実施の形態４の半導体装置の
製造方法では、エクステンション領域を同一導電型のＭ
ＯＳトランジスタ及び可変容量間で同時に形成するた
め、実施の形態１の半導体装置の製造方法に比べて、イ
オン注入工程数を２工程低減することができる。
【０１０８】＜実施の形態５＞図１６はこの発明の実施
の形態５である、ＭＯＳトランジスタ及び可変容量を有
する半導体装置の構造を示す断面図である。
【０１０９】同図に示すように、エクステンション領域
を有する可変容量Ｃ１，Ｃ２に代えてエクステンション
領域を有しない可変容量Ｃ５，Ｃ６を設けている。具体
的には図１で示した実施の形態１の構造に比べて、エク
ステンション部３４ｅを有するＮ+取り出し電極領域３
４が、エクステンション部を有さないＮ+取り出し電極
領域３５の置き換わり、エクステンション部４４ｅを有
するＰ+取り出し電極領域４４が、エクステンション部
を有さないＰ+取り出し電極領域４５の置き換わってい
る。なお、他の構成は図１で示した実施の形態１と同様
である。
【０１１０】実施の形態５の半導体装置の製造方法は、
実施の形態１の半導体装置の製造方法において、図４及
び図６で示すＮ-エクステンション領域３８及びＰ-エク
ステンション領域４８の製造工程がそれぞれ省略される
点が実施の形態１と異なる。
【０１１１】このように、実施の形態５の半導体装置の
製造方法では、可変容量のエクステンション領域の形成
工程を省略する分、実施の形態１の半導体装置の製造方
法に比べて、レジスト形成及びイオン注入工程数を２工
程低減することができる。
【０１１２】実施の形態５の半導体装置は、可変容量は
エクステンション部を設けることによる効果を発揮でき
ないものの、ポケット領域を設けない効果は実施の形態
１〜実施の形態４と同様に享受することができる。
【０１１３】＜実施の形態６＞図１７はこの発明の実施
の形態６である、ＭＯＳトランジスタ及び可変容量を有
する半導体装置の構造を示す断面図である。
【０１１４】同図に示すように、可変容量Ｃ１，Ｃ２に
代えて、可変容量Ｃ１，Ｃ２よりも高濃度なエクステン
ション領域を有する可変容量Ｃ７，Ｃ８を設けている。
【０１１５】具体的には実施の形態１の構造に比べて、
図４及び図６で示すＮ-エクステンション領域３８及び
Ｐ-エクステンション領域４８の形成する際、その不純
物濃度をＭＯＳトランジスタのＮ-エクステンション領
域１８及びＰ-エクステンション領域２８よりも２〜１
００倍程度高くなるように形成している。
【０１１６】図１７では、ＭＯＳトランジスタＱ１，Ｑ
２と可変容量Ｃ７，Ｃ８のゲート長は同一程度に示して
いるが、実際には可変容量のゲート長の方がＭＯＳトラ
ンジスタのゲート長よりも長く設定されることが多い。
【０１１７】したがって、可変容量はＭＯＳトランジス
タに比べてショートチャネル効果の影響が小さいため、
エクステンション領域の不純物濃度を高くすることによ
り弊害が小さい。逆に、エクステンション領域の不純物
濃度を高くすることにより、可変容量の直列抵抗成分を
下げることができる利点の方が大きい。
【０１１８】なお、本実施の形態では、エクステンショ
ン領域の形成を高濃度に形成する例を示したが、不純物
イオンの注入エネルギーをＭＯＳトランジスタの１．２
〜３０倍程度高くしてエクステンション領域を１．２〜
３０倍程度深くしても同様な効果を奏する。
【０１１９】＜実施の形態７＞一般に、デバイスがスケ
ーリングされると電源電圧もスケーリングされて低電圧
化されるため、高い電圧で動作する他のチップ（デバイ
ス）とのインタフェースを設ける必要が生じてくる。
【０１２０】このとき、デバイス内部ではスケーリング
された高性能なＭＯＳトランジスタ（以下、「高性能ト
ランジスタ」と略記する。）に加えて、例えば、３．３
Ｖあるいは５．０Ｖ対応の高電圧用のＭＯＳトランジス
タ（以下、「高電圧用トランジスタ」と略記する。）を
作り込む必要がある。
【０１２１】高電圧用トランジスタは高性能トランジス
タと比較した場合、ゲート長が長く、ゲート酸化膜の膜
厚が厚い、さらに、エクステンション領域を異なる条件
で形成し、また、ポケット領域は形成しない場合が多
い。エクステンション領域を異なる条件で形成するの
は、高い電圧でもパンチスルー等のＳ／Ｄブレークダウ
ン現象は生じることないようにホットキャリア耐性を高
めるためであり、ポケット領域を形成する必要がないの
はゲート長が長いためである。
【０１２２】図１８はこの発明の実施の形態７である、
ＭＯＳトランジスタ及び可変容量を有する半導体装置の
レイアウト構成を示す説明図である。同図に示すよう
に、実施の形態７の高性能トランジスタ形成領域Ｅ１、
高電圧トランジスタ形成領域Ｅ２、及び可変容量形成領
域Ｅ３から構成され、各形成領域Ｅ１〜Ｅ３に高性能ト
ランジスタ、高電圧用トランジスタ、及び可変容量が構
成される。
【０１２３】図１９は実施の形態７の半導体装置におけ
る高電圧トランジスタ形成領域Ｅ２及び可変容量形成領
域Ｅ３の構造を示す断面図である。
【０１２４】高電圧トランジスタ形成領域Ｅ２のＮＭＯ
Ｓ形成領域Ａ５において、ボディー領域であるＰウェル
領域７１の表面上にゲート酸化膜７２が選択的に形成さ
れ、ゲート酸化膜７２上にＮ+型のゲート電極７３が形
成される。ゲート電極７３の下方のチャネル領域を挟ん
でＮ+ソース・ドレイン領域７４，７４が形成され、Ｎ+
ソース・ドレイン領域７４，７４間で対向する先端領域
がそれぞれエクステンション部７４ｅとなる。
【０１２５】また、ゲート電極７３の両側面にはサイド
ウォール７６，７６がそれぞれ形成される。さらに、Ｎ
+ソース・ドレイン領域７４の表面内及びゲート電極７
３の上層部にシリサイド領域７４ｓ及びシリサイド領域
１３ｓがそれぞれ形成される。
【０１２６】このように、ゲート酸化膜７２、ゲート電
極７３、Ｎ+ソース・ドレイン領域７４、及びサイドウ
ォール７６によって高電圧用ＮＭＯＳトランジスタＱ３
が形成される。
【０１２７】高電圧トランジスタ形成領域Ｅ２のＰＭＯ
Ｓ形成領域Ａ６において、Ｎウェル領域８１の表面上に
ゲート酸化膜８２が選択的に形成され、ゲート酸化膜８
２上にＰ+型のゲート電極８３が形成される。ゲート電
極８３の下方のチャネル領域を挟んでＰ+ソース・ドレ
イン領域８４，８４が形成され、Ｐ+ソース・ドレイン
領域８４，８４間で対向する先端領域がそれぞれエクス
テンション部８４ｅとなる。
【０１２８】また、ゲート電極８３の両側面にはサイド
ウォール８６，８６がそれぞれ形成される。さらに、Ｐ
+ソース・ドレイン領域８４の表面内及びゲート電極８
３の上層部にシリサイド領域８４ｓ及びシリサイド領域
８３ｓがそれぞれ形成される。
【０１２９】このように、ゲート酸化膜８２、ゲート電
極８３、Ｐ+ソース・ドレイン領域８４、及びサイドウ
ォール８６によって高電圧用ＰＭＯＳトランジスタＱ４
が形成される。
【０１３０】なお、図１９では図示していないが、高性
能トランジスタ形成領域Ｅ１に形成される高性能トラン
ジスタは、例えば図１で示した実施の形態１のＮＭＯＳ
トランジスタＱ１，ＰＭＯＳトランジスタＱ２と同様な
構造で形成される。
【０１３１】高電圧用ＮＭＯＳトランジスタＱ３及び高
電圧用ＰＭＯＳトランジスタＱ４は、高性能用のＮＭＯ
ＳトランジスタＱ１及びＰＭＯＳトランジスタＱ２に比
べて、ゲート長が長く、ゲート酸化膜の膜厚が厚く、エ
クステンション領域を異なる条件で設定し、ポケット領
域が形成されていない点が異なる。
【０１３２】一方、可変容量形成領域Ｅ３のＮ型可変容
量形成領域Ａ３及びＰ型可変容量形成領域Ａ４にはＮ型
可変容量Ｃ１及びＰ型可変容量Ｃ２がそれぞれ形成され
る。
【０１３３】Ｎ型可変容量Ｃ１及びＰ型可変容量Ｃ２
は、基本的な構造は、図１で示した実施の形態１のＮ型
可変容量Ｃ１及びＰ型可変容量Ｃ２と同様である。
【０１３４】ただし、Ｎ型可変容量Ｃ１及びＰ型可変容
量Ｃ２は高電圧用ＮＭＯＳトランジスタＱ３及び高電圧
用ＰＭＯＳトランジスタＱ４と比較して、エクステンシ
ョン領域は同条件（少なくとも不純物濃度が同程度の条
件）で、ＮＭＯＳトランジスタＱ１及びＰＭＯＳトラン
ジスタＱ２のエクステンション領域より不純物濃度が濃
くなるように形成され、ゲート長は同一に形成される。
また、Ｎ型可変容量Ｃ１及びＰ型可変容量Ｃ２はＮＭＯ
ＳトランジスタＱ１及びＰＭＯＳトランジスタＱ２と比
較して、ゲート酸化膜の膜厚が同一に形成される。
【０１３５】このような構造の実施の形態７の半導体装
置は、高電圧用ＮＭＯＳトランジスタＱ３及びＮ型可変
容量Ｃ１のエクステンション領域を同一工程で形成で
き、高電圧用ＰＭＯＳトランジスタＱ４及びＰ型可変容
量Ｃ２のエクステンション領域を同一工程で形成できる
ため、製造工程数を必要最小限に抑えてながら、直列抵
抗成分を下げた可変容量を有する半導体装置を得ること
ができる。
【０１３６】また、高電圧用トランジスタのエクステン
ション領域の不純物濃度をＬＤＤ領域として高性能トラ
ンジスタのエクステンション領域と同程度に形成する場
合もある。この場合、注入エネルギーを高くして、エク
ステンション領域を深く形成する。
【０１３７】したがって、可変容量のエクステンション
領域を高電圧用トランジスタのエクステンション領域と
同条件で比較的深く形成することにより、実施の形態６
の半導体装置と同様な効果を得ることができる。
【０１３８】＜実施の形態８＞各々のチャネル領域が異
なる不純物濃度に設定されたＭＯＳトランジスタ及び可
変容量を有する構造の半導体装置が実施の形態８であ
る。実施の形態８の半導体装置は、ＭＯＳトランジスタ
及び可変容量それぞれのチャネル領域の不純物濃度を異
なる濃度に設定することにより、閾値電圧の個別設定
等、装置の設計自由度の向上を図ることができる。
【０１３９】図２０はこの発明の実施の形態８である、
ＭＯＳトランジスタ及び可変容量を有する半導体装置の
構造を示す断面図である。同図において、ＰＭＯＳ形成
領域Ａ２に形成されるＰＭＯＳトランジスタＱ２は、図
１で示した実施の形態１のＰＭＯＳトランジスタＱ２と
同様である。
【０１４０】一方、Ｎ型可変容量形成領域Ａ３に形成さ
れるＮ型可変容量Ｃ９は、エクステンション部３４ｅの
近傍にＰ-ポケット領域３７を有し、Ｎ+取り出し電極領
域３４，３４間のＮウェル領域３１が高濃度チャネル領
域３１ｃとなっている。なお、他の構成は、図１で示し
た実施の形態１のＮ型可変容量Ｃ１と同様である。
【０１４１】Ｎ型可変容量Ｃ９はＮウェル領域３１の他
の領域よりＮ型の不純物濃度が高い高濃度チャネル領域
３１ｃを有しており、この高濃度チャネル領域３１ｃが
Ｐ-ポケット領域３７を打ち消して直列抵抗成分の低下
を十分に補うことができるため、可変容量のＱ値を十分
に高めることができる。
【０１４２】このように、図２０で示した構造は、ＰＭ
ＯＳトランジスタＱ２とＮ型可変容量Ｃ９との間でチャ
ネル濃度を変える際、Ｎ型可変容量Ｃ９に高濃度チャネ
ル領域３１ｃを設けることより可変容量のＱ値を高めて
いる。すなわち、図２０で示した構造は、ＭＯＳトラン
ジスタ及び可変容量それぞれのチャネル領域の不純物濃
度を異なる濃度に設定して設計自由度の向上を図ったよ
り望ましい例である。
【０１４３】なお、高濃度チャネル領域３１ｃはＮウェ
ル領域３１の形成後、さらにＮ型の不純物をＮウェル領
域３１の上層部に注入することにより得る。すなわち、
高濃度チャネル領域３１ｃの形成工程を別途必要とす
る。
【０１４４】なお、図２０ではＰＭＯＳトランジスタ及
びＮ型可変容量のみを示したが、ＮＭＯＳトランジスタ
とＰ型可変容量との間にも同様な構造で形成することは
勿論、可能である。
【０１４５】＜実施の形態９＞図２１はこの発明の実施
の形態９である、ＭＯＳトランジスタ及び可変容量を有
する半導体装置の製造方法の一部を示す断面図である。
【０１４６】実施の形態９の半導体装置の製造方法で
は、ＭＯＳトランジスタ及び可変容量の双方にポケット
領域を形成する。
【０１４７】既存の方法に基づく形成工程を経て、１回
目の不純物注入及び拡散処理によってＭＯＳトランジス
タ側にソース・ドレイン領域、可変容量側に取り出し電
極領域３４を形成した状態を前提としている。
【０１４８】１回目の不純物注入及び拡散処理として
は、Ｎ型不純物注入後に熱処理（例えば、９００〜１１
００℃、Ｎ2雰囲気で１０〜１２０"（秒）のＲＴＡ(Rap
id Thermal Anneal)）が考えられる。上記熱処理として
は、Ｎ型不純物の注入により形成された結晶欠陥は回復
している。
【０１４９】以降の処理が実施の形態９の製造方法の固
有の方法であり、実施の形態９では、さらに、ＭＯＳト
ランジスタに対しては行わず、可変容量に対してのみ、
図２１に示すように、２回目の不純物注入及び拡散処理
を行っている。図２１の例では２回目の不純物注入とし
て、Ｎ型不純物イオン９１をゲート電極３３をマスクと
して注入し、熱処理を行うことにより、Ｎ+取り出し電
極領域３４ｈを形成し、Ｎ型可変容量Ｃ１５を最終的に
得ている。
【０１５０】２回目の不純物注入及び拡散処理として
は、Ｎ型不純物注入後に比較的低温な５００〜８００℃
で、１０〜１２０分程度のアニール処理が考えられる。
【０１５１】可変容量に対してのみ２回目の不純物注入
及び拡散処理を行い、拡散処理時の熱処理が上述したよ
うに比較的低温で行われるため、可変容量のウェル領域
に２回目の不純物イオン注入による結晶欠陥が導入さ
れ、欠陥部分と不純物とが互いにカップリングして大き
く拡散する現象であるＴＥＤ(Transient Enhanced Diff
usion)が生じる。
【０１５２】このＴＥＤ現象によって、Ｎ型可変容量Ｃ
１５に形成されたＰ-ポケット領域３７とＮ+取り出し電
極領域３４ｈの不純物が再度拡散する。その結果、Ｐ-
ポケット領域３７の存在が直列抵抗の低下を招く程の影
響力を持たなくなり、Ｑ値の優れたＮ型可変容量Ｃ１５
を得ることができる。
【０１５３】なお、図２１ではＮ型可変容量Ｃ１５を示
したが同様にＰ型可変容量についても適用できることは
勿論である。
【０１５４】＜実施の形態１０＞図２２〜図２６はこの
発明の実施の形態１０である、ＭＯＳトランジスタ及び
可変容量を有する半導体装置におけるＮ型可変容量の製
造方法を示す断面図である。以下、これらの図を参照し
て実施の形態１０のＮ型可変容量の製造処理手順を説明
する。
【０１５５】まず、図２２に示すように、Ｎウェル領域
３１の表面上に選択的にゲート酸化膜３２、ゲート電極
３３及びマスク用酸化膜５９からなる積層構造を得、こ
の積層構造をマスクとして、Ｎ型及びＰ型の不純物を導
入してＮ-エクステンション領域３８及びＰ-拡散領域３
９をそれぞれ形成する。なお、ゲート電極３３の形成材
料としてはポリシリコンを用いる。
【０１５６】次に、図２３に示すように、ゲート電極３
３に対して、等方性のポリシリコンエッチング処理を施
して、ゲート電極３３のゲート長方向における周辺領域
を一部除去し、ゲート長が短くなったゲート電極３３ｎ
を得る。
【０１５７】その後、図２４に示すように、酸化膜に対
するウェットエッチングをマスク用酸化膜５９及びゲー
ト酸化膜３２に対して施し、マスク用酸化膜５９及びゲ
ート酸化膜３２を縮小したマスク用酸化膜５９ｎ及びゲ
ート酸化膜３２ｎを得る。
【０１５８】そして、図２５に示すように、ゲート電極
３３ｎの側面にサイドウォール３６を形成する。
【０１５９】次に、図２６に示すように、ゲート電極３
３ｎ及びサイドウォール３６をマスクとしてＮ型不純物
イオン７５を注入して拡散することにより、Ｎ+取り出
し電極領域３４ｄを得る。Ｎ+取り出し電極領域３４ｄ
はＰ-拡散領域３９の全てを含む領域に形成され、Ｎ型
の不純物濃度がＰ-拡散領域３９のＰ型の不純物濃度よ
りも高いため、Ｐ-拡散領域３９の影響を完全に打ち消
すことができる。すなわち、完成後の可変容量にはポケ
ット領域は存在しなくなる。
【０１６０】このように、実施の形態１０ではゲート電
極のゲート長を短くした後にサイドウォールを形成して
取り出し電極領域を形成することにより、完成した装置
上においてポケット領域が存在しない構造にすることが
できるため、ポケット領域形成工程が含まれていてもＱ
値の優れたＮ型可変容量を得ることができる。
【０１６１】なお、実施の形態１０ではＮ型可変容量の
製造方法を示したが同様にＰ型可変容量についても製造
することができることは勿論である。
【０１６２】＜実施の形態１１＞図２７はこの発明の実
施の形態１１である、ＭＯＳトランジスタ及び可変容量
を有する半導体装置の構造を示す断面図である。同図に
おいて、ＮＭＯＳ形成領域Ａ１に形成されるＮＭＯＳト
ランジスタＱ１は、図１で示した実施の形態１のＮＭＯ
ＳトランジスタＱ１と同様である。
【０１６３】一方、Ｎ型可変容量形成領域Ａ３に形成さ
れるＮ型可変容量Ｃ１ｗは、ゲート酸化膜３２ｗの膜厚
をゲート酸化膜１２の膜厚より厚くした点が異なってい
る。なお、他の構成は、図１で示した実施の形態１のＮ
型可変容量Ｃ１と同様である。
【０１６４】ＬＣ型のＶＣＯの発振周波数ｆは以下の
(2)式で決定するため、高い周波数で発振する発振器を
作るには可変容量の容量成分を小さくする方が望まし
い。
【０１６５】
【数２】
【０１６６】しかしながら、小さなパターンで可変容量
を製造すると、直列の寄生抵抗が大きくなるという問題
がある。
【０１６７】そこで、図２７に示すように、ゲート酸化
膜３２ｗの膜厚を、ゲート酸化膜１２の膜厚より厚く形
成することにより、パターンサイズを変えることなく、
すなわち、寄生抵抗成分を大きくことなく、可変容量の
容量成分を小さくすることができる。さらに、前述した
(1)式より、容量成分を小さくすることによりＱ値の向
上も図ることができる。
【０１６８】また、実施の形態７の半導体装置のよう
に、高性能トランジスタに加え高電圧用トランジスタを
有する場合、ゲート酸化膜の膜厚が高性能トランジスタ
より厚い高電圧用トランジスタのゲート酸化膜形成時に
ゲート酸化膜３２ｗを形成することにより、製造工程数
を増やすことなく、膜厚が高性能トランジスタより薄い
ゲート酸化膜３２ｗを得ることができる。
【０１６９】なお、図２７ではＮＭＯＳトランジスタ及
びＮ型可変容量のみを示したが、ＰＭＯＳトランジスタ
とＰ型可変容量との間にも同様な構造で形成することは
勿論、可能である。
【０１７０】＜実施の形態１２＞（第１の態様）図２８
はこの発明の実施の形態１２である、ＭＯＳトランジス
タ及び可変容量を有する半導体装置の第１の態様の構造
を示す断面図である。同図において、ＮＭＯＳ形成領域
Ａ１に形成されるＮＭＯＳトランジスタＱ１は、図１で
示した実施の形態１のＮＭＯＳトランジスタＱ１と同様
である。
【０１７１】一方、Ｎ型可変容量形成領域Ａ３に形成さ
れるＮ型可変容量Ｃ１Ｌは、ゲート酸化膜３２Ｌの材質
をゲート酸化膜１２の材質より誘電率より低くものを用
いて形成した点が異なっている。なお、他の構成は、図
１で示した実施の形態１のＮ型可変容量Ｃ１と同様であ
る。
【０１７２】なお、ゲート酸化膜３２Ｌを得るには、例
えば、Ｎ型可変容量Ｃ１Ｌのゲート酸化膜３２に対して
のみＦ（フッ素）を注入する等の方法が考えられる。
【０１７３】このように、実施の形態１２の第１の態様
では、寄生抵抗成分を大きくことなく、可変容量の容量
成分を小さくすることができるため、実施の形態１１と
同様の効果を奏する。
【０１７４】なお、図２８ではＮＭＯＳトランジスタ及
びＮ型可変容量のみを示したが、ＰＭＯＳトランジスタ
とＰ型可変容量との間にも同様な構造で形成することは
勿論、可能である。
【０１７５】（第２の態様）図２９はこの発明の実施の
形態１２である、ＭＯＳトランジスタ及び可変容量を有
する半導体装置の第２の態様の構造を示す断面図であ
る。同図において、Ｎ型可変容量形成領域Ａ３に形成さ
れるＮ型可変容量Ｃ１ｗは、ゲート酸化膜３２ｗの膜厚
をゲート酸化膜１２の膜厚より厚くした点が異なってい
る。なお、他の構成は図１で示した実施の形態１のＮ型
可変容量Ｃ１と同様である。
【０１７６】ＮＭＯＳ形成領域Ａ１に形成されるＮＭＯ
ＳトランジスタＱ１は、シリコン酸化膜よりも高い誘電
率を有するHigh-ｋ材料を用いてゲート絶縁膜１２Ｈを
形成した点、ゲート絶縁膜１２Ｈをゲート酸化膜３２ｗ
と同程度の膜厚で形成した点が異なっている。なお、他
の構成は、図１で示した実施の形態１のＮＭＯＳトラン
ジスタＱ１と同様である。
【０１７７】なお、High-ｋ材料としては、Ｓｉ3Ｎ4、
Ｔａ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＺｒＯ2等が考えられ
る。
【０１７８】このように、実施の形態１２の第１の態様
では、寄生抵抗成分を大きくことなく、可変容量の容量
成分を小さくすることができるため、実施の形態１１と
同様の効果を奏する。
【０１７９】ゲート絶縁膜１２Ｈの膜厚をゲート酸化膜
３２ｗと同程度であるため、ゲート絶縁膜１２Ｈ及びゲ
ート酸化膜３２ｗを同一工程で製造することにより、製
造工程数を増やすことなく、膜厚が高性能トランジスタ
より薄いゲート酸化膜３２ｗを得ることができる。この
際、ゲート絶縁膜１２ＨをHigh-ｋ材料で形成すること
により、ＮＭＯＳトランジスタＱ１Ｈの電気的特性に悪
影響は生じない。
【０１８０】なお、図２９ではＮＭＯＳトランジスタ及
びＮ型可変容量のみを示したが、ＰＭＯＳトランジスタ
とＰ型可変容量との間にも同様な構造で形成することは
勿論、可能である。
【０１８１】＜実施の形態１３＞図３０はこの発明の実
施の形態１３である、ＭＯＳトランジスタ及び可変容量
を有する半導体装置の構造を示す断面図である。同図に
おいて、Ｎ型可変容量形成領域Ａ３に形成されるＮ型可
変容量Ｃ１ｐは、Ｎウェル領域３１の上層部にポーラス
シリコン層８が形成された点が異なっている。なお、他
の構成は、図１で示した実施の形態１のＮ型可変容量Ｃ
１と同様である。
【０１８２】ポーラスシリコン層８を設けることによ
り、シリコンの実効的な誘電率が下がるため、Ｎ型可変
容量Ｃ１ｐの容量成分を小さくすることができる。ただ
し、空孔が連続的に形成され、Ｎウェル領域３１の上層
部における空孔の占める割合（空孔率）が高くなりすぎ
るとＮウェル領域３１の抵抗が上昇してしまうため、空
孔率は５０％以下に抑える方が望ましい。
【０１８３】このように、実施の形態１３は、寄生抵抗
成分をさほど大きくことなく、可変容量の容量成分を小
さくすることができるため、実施の形態１１と同様の効
果を奏する。
【０１８４】なお、図３０ではＮ型可変容量のみを示し
たが、Ｐ型可変容量も同様な構造で形成することは勿
論、可能である。
【０１８５】（ポーラスシリコン層の形成）図３１〜図
３５は、例えば、特開2000−307112公報に開示された、
ポーラスシリコン層の形成方法を示す断面図である。以
下、これらの図を参照して、ポーラスシリコン層の形成
処理手順を説明する。
【０１８６】まず、図３１に示すように、陽極化成によ
り、Ｎ型のシリコン基板６の上面内にポーラスシリコン
層７を形成する。具体的には、シリコン基板６を化成層
１５１内でＨＦ溶液１５２中に浸し、上部の白金電極１
５３を陰極、下部の白金電極１５４を陽極として、シリ
コン基板６に電流を流す。条件は、化成時間３０秒、化
成電流密度１０ｍＡ／ｃｍ2とする。これにより、図３
２に示すように、シリコン基板６の上面が多孔質化さ
れ、シリコン基板６の上面内に、０．２μｍ程度の膜厚
を有するポーラスシリコン層７が形成される。
【０１８７】図３３は、ポーラスシリコン層７の形状を
具体的に示す断面図である。ポーラスシリコン層７は図
３３のようには入り組んだ形状となるが（より具体的に
は、実際には後述する文献２のpp470、Fig.4、あるいは
文献３のpp379、Fig.2を参照されたい）、本明細書にお
いては、図３２に示したようにポーラスシリコン層７の
形状を簡略化して記載する。なお、ポーラスシリコン層
７の膜厚は化成時間及び化成電流密度によって制御する
ことができ、また、ポーラスシリコン層７の空孔率（シ
リコン部７ａと空孔部７ｂとの比に相当する密度）はＨ
Ｆ溶液１５２の濃度によって制御することができる（Ｓ
ＯＩ構造形成技術、pp181-185、古川静二郎著、1987
年、産業図書：（文献１）参照）。
【０１８８】次に、熱処理に対するポーラスシリコン層
７の多孔質構造の安定性を確保するために、温度４００
℃程度の低温で予備酸化を行う。次に、後の工程で形成
されるエピタキシャル層９の結晶欠陥量を削減するため
に、水素雰囲気中で数秒間、温度１０００℃以上の熱処
理を行う。すると、ポーラスシリコン層７の表面エネル
ギーの極小化によって表面原子の移動度が劇的に高めら
れ、表面の自然酸化に起因してポーラスシリコン層７の
上面内に生じていた表面孔（図示しない）が還元除去さ
れる。その結果、図３４に示すように、ポーラスシリコ
ン層７の上面が十分に平滑化されたポーラスシリコン層
８が形成される。
【０１８９】ここで、ポーラスシリコン層８の上面は、
シリコン基板６の単結晶構造を維持しており、シリコン
基板６と同様の結晶方位を有している。そこで、図３５
に示すように、エピタキシャル成長法によって、ポーラ
スシリコン層８の上面上に、１００ｎｍ程度の膜厚を有
するエピタキシャル層９を形成する。なお、ポーラスシ
リコン層上へのシリコンのエピタキシャル成長について
は、「シリコンの科学、pp467-475、大見忠弘他監修、R
EALIZE INC.」（文献２）、 「IEICE TRANS. ELECTRON,
VOL.E80-C, NO.3, MARCH 1997, K.SAKAGUCHI et al, p
p378-387」（文献３）、「Extended Abstracts of the
1998 International Conference on Solid State Devic
es and Materials, Hiroshima, 1998, pp302-303」（文
献４）を参照されたい。
【０１９０】なお、実施の形態１３ではＮ型可変容量形
成領域Ａ３及びＰ型可変容量形成領域Ａ４に対して選択
的にポーラスシリコン層８を形成している。このよう
に、部分的にポーラスシリコン化する場合は、図３１で
示す陽極化成時にＮＭＯＳ形成領域Ａ１及びＰＭＯＳ形
成領域Ａ２の表面をレジストマスクで覆い、ポーラスシ
リコン層７が形成されないようにすることにより実現す
る。
【０１９１】＜実施の形態１４＞実施の形態１４では、
絶縁ゲート型容量だけではＱ値向上に限界があるため、
Ｑ値の高い接合容量型の可変容量（以下、「接合型可変
容量」と略する。）を、絶縁ゲート型容量に並列に接続
することにより実効的なＱ値を高めた、並列接続型可変
容量である。
【０１９２】図３６は接合型可変容量の構造を示す断面
図である。同図に示すように、バルク基板であるＰ-基
板１６１の上層部にＮ+拡散領域１６２を形成すること
により、Ｐ-基板１６１，Ｎ+拡散領域１６２間のＰＮ接
合面を有する接合型可変容量Ｃ２１を得ることができ
る。
【０１９３】図３７は実施の形態１４である並列接続型
可変容量の等価回路を示す説明図である。同図示すよう
に、Ｑ値の高い接合型可変容量ＣＪ（Ｃ２１）と絶縁ゲ
ート型容量ＣＭとを端子ＰＡ，端子ＰＢ（ＰＢ１，ＰＢ
２）間に並列に接続することにより、実効的なＱ値を高
めることができる。端子ＰＢ１，ＰＢ２には異なる電位
を与えても同じ電位を与えても良い。
【０１９４】接合型可変容量ＣＪは端子ＰＢ１に与える
電圧によって容量値を可変設定することができる。すな
わち、ＰＮ接合は空乏層容量と拡散容量との和であり、
逆バイアス化では拡散容量が無視でき、空乏層容量はバ
イアス電圧依存性をもつため、接合容量を可変容量とし
て用いることができる。
【０１９５】なお、絶縁ゲート型可変容量ＣＭとして
は、例えば、実施の形態１〜実施の形態１３で示した絶
縁ゲート型容量のいずれかに該当する。この際、絶縁ゲ
ートに固定電位を付与することにより絶縁ゲート構造の
利用した構造の固定容量として活用することができる。
すなわち、図３７の回路構成は可変容量と固定容量との
並列接続とみなすことができる。
【０１９６】図３８は素子分離がなされた構造のバルク
基板における接合型可変容量の構造を示す断面図であ
る。同図に示すように、Ｐ-基板１６１の上層部に分離
酸化膜１６３（１６３ａ〜１６３ｃ）を選択的に形成す
ることにより、素子分離構造を得る。
【０１９７】そして、分離酸化膜１６３ａ，１６３ｂ間
のＰ-基板１６１の上層部にＮ+拡散領域１６２を形成
し、分離酸化膜１６３ｂ，１６３ｃ間のＰ-基板１６１
の上層部にＰ+拡散領域１６４を形成する。すなわち、
Ｐ-基板１６１とＮ+拡散領域１６２とのＰＮ接合面を有
する接合型可変容量Ｃ２２を得ている。
【０１９８】接合型可変容量はＮ+拡散領域１６２，Ｐ+
拡散領域１６４間が分離酸化膜１６３によって絶縁分離
されているため、十分な耐圧を有する接合型可変容量Ｃ
２２を得ることができる。
【０１９９】図３９は図３８の接合型可変容量の平面構
造を示す平面図である。同図のＡ−Ａ断面が図３８に相
当する。
【０２００】図３９に示すように、Ｎ+拡散領域１６
２，Ｐ+拡散領域１６４間の形成幅Ｗを十分広く設ける
ことにより、端子ＰＡ，端子ＰＢ１間の直流抵抗成分を
十分低く抑えることができる。
【０２０１】＜実施の形態１５＞図４０はこの発明の実
施の形態１５である接合型可変容量の構造を示す断面図
である。同図に示すように、実施の形態１５の接合型可
変容量は支持基板１６５、埋め込み酸化膜１６６及びＳ
ＯＩ層１７１からなるＳＯＩ基板上に形成される。
【０２０２】同図に示すように、支持基板１６５上に埋
め込み酸化膜１６６が形成され、埋め込み酸化膜１６６
上にＳＯＩ層１７１が設けられる。そして、ＳＯＩ層１
７１の上層部にＳＯＩ層１７１の一部をＰ-ウェル領域
１６９として残して分離酸化膜１６７（１６７ａ〜１６
７ｃ）を選択的に形成することにより、素子分離（パー
シャル分離）構造を得る。
【０２０３】そして、分離酸化膜１６７ａ，１６７ｂ間
のＳＯＩ層１７１にＮ+拡散領域１６８を形成し、分離
酸化膜１６７ｂ，１６７ｃ間のＳＯＩ層１７１にＰ+拡
散領域１７０を形成する。したがって、Ｐ-ウェル領域
１６９とＮ+拡散領域１６８とのＰＮ接合面を有する接
合型可変容量Ｃ２３を得ている。
【０２０４】埋め込み酸化膜１６６の存在により、ＰＮ
接合面はＰ-ウェル領域１６９，Ｎ+拡散領域１６８間の
側面の接合面のみになる。このため、Ｎ+拡散領域１６
８及びＰ-ウェル領域１６９の側面における形成面積を
広くして、必要な接合容量が得られるようにする必要が
ある。
【０２０５】しかしながら、側面における形成面積を広
くして、Ｐ-ウェル領域１６９やＰ+拡散領域１７０の形
成面積を広くすると、支持基板１６５、埋め込み酸化膜
１６６との間で寄生容量が生じ、寄生容量を介してＡＣ
電流が支持基板１６５に流れると支持基板１６５の抵抗
成分で信号が損失してしまう恐れがあるが、ＳＯＩ構造
ではその影響は小さい。
【０２０６】また、図３９のＮ+拡散領域１６２等の形
成幅Ｗのように、Ｎ+拡散領域１６８及びＰ-ウェル領域
１６９のＰＮ接合面の形成幅を大きく採ることにより、
接合型可変容量の大容量化を図ることができ、かつ直流
抵抗成分を十分低く抑えることができる。その結果、Ｑ
値の向上を図ることができる。
【０２０７】なお、実施の形態１５の接合型可変容量は
単独で用いてもよく、実施の形態１４のように、絶縁ゲ
ート型容量と並列に接続して用いても良い。
【０２０８】＜実施の形態１６＞ （第１の態様）図４１はこの発明の実施の形態１６の接
合型可変容量の第１の態様の構造を示す断面図である。
同図に示すように、バルク基板であるＰ-基板１６１の
上層部にＮ+拡散領域１７４及びＰ+拡散領域１７５を選
択的に形成し、Ｎ+拡散領域１７４，Ｐ+拡散領域１７５
間のＰ-基板１６１上にゲート酸化膜１７２を介してゲ
ート電極１７３を形成している。
【０２０９】したがって、Ｎ+拡散領域１７４とＰ-基板
１６１とのＰＮ接合面を有する接合型可変容量Ｃ２４を
得ている。
【０２１０】第１の態様は、ゲート電極１７３形成後に
+拡散領域１７４及びＰ+拡散領域１７５を形成する場
合、ゲート電極１７３直下のＰ-基板１６１の表面（ボ
ディー領域）がゲート電極１７３によってマスクされる
ため、比較的簡単にボディー領域の不純物濃度を低く抑
えることができる。
【０２１１】その結果、高濃度同士のＰＮ接合を避ける
ことにより、十分な耐圧を有する接合型可変容量Ｃ２４
を得ることができる。
【０２１２】（第２の態様）図４２はこの発明の実施の
形態１６の接合型可変容量の第２の態様の構造を示す断
面図である。同図に示すように、支持基板１６５、埋め
込み酸化膜１６６及びＳＯＩ層１７１からなるＳＯＩ基
板のＳＯＩ層１７１にＮ+拡散領域１７６及びＰ+拡散領
域１７８を選択的に形成し、Ｎ+拡散領域１７６，Ｐ+拡
散領域１７８間のＳＯＩ層１７１の領域であるＰ-ウェ
ル領域１７７上にゲート酸化膜１８２を介してゲート電
極１７３を形成している。
【０２１３】したがって、Ｎ+拡散領域１７６とＰ-ウェ
ル領域１７７とのＰＮ接合面を有する接合型可変容量Ｃ
２５を得ている。
【０２１４】第２の態様も、第１の態様同様、ゲート電
極１８３直下のＰ-ウェル領域１７７（ボディー領域）
がゲート電極１８３によってマスクされるため、比較的
簡単にＰ-ウェル領域１７７の不純物濃度を低く抑える
ことができる。
【０２１５】その結果、高濃度同士のＰＮ接合を避ける
ことにより、十分な耐圧を有する接合型可変容量Ｃ２５
を得ることができる。
【０２１６】（第３の態様）図４３はこの発明の実施の
形態１６の接合型可変容量Ｃ２６の第３の態様の構造を
示す断面図である。同図に示すように、Ｐ-基板１６１
の上層部にＮ+拡散領域１７４及びＰ+拡散領域１７５が
選択的に形成され、Ｎ+拡散領域１７４及びＰ +拡散領域
１７５の上層部にシリサイド領域１８０及び１８１がそ
れぞれ形成されている。
【０２１７】そして、シリサイド領域１８０，１８１間
のＰ-基板１６１上にシリサイドプロテクション１８７
が設けられている。
【０２１８】（第４の態様）図４４はこの発明の実施の
形態１６の接合型可変容量Ｃ２７の第４の態様の構造を
示す断面図である。同図に示すように、Ｎ+拡散領域１
７６及びＰ+拡散領域１７８の上層部にシリサイド領域
１８４及び１８５がそれぞれ形成されている。
【０２１９】そして、シリサイド領域１８４，１８５間
のＳＯＩ層１７１上のシリサイドプロテクション１８８
が設けられる。なお、他の構成は図４２で示した第２の
態様と同様である。
【０２２０】このように、実施の形態１６の第１及び第
２の態様は、Ｐ+拡散領域１７５，１７８の導電型を除
いてＭＯＳトランジスタと同一構造であるため、ＭＯＳ
トランジスタの製造工程の大部分を利用して製造するこ
とができる。
【０２２１】また、第３及び第４の態様はシリサイドプ
ロテクション１８７，１８８を設けてシリサイド領域を
設けることにより、低抵抗化を図ることができる。
【０２２２】なお、第１及び第２の態様の場合でも、ゲ
ート電極１７３（１８３）の側面にサイドウォールを形
成し、ゲート電極及びサイドウォールをシリサイドプロ
テクションとしてＮ+拡散領域１７４（１７６）及びＰ+
拡散領域１７５（１７８）の上層部にシリサイド領域を
形成することは可能である。また、図４０で示した実施
の形態１６においても、既存の方法で、Ｎ+拡散領域１
６８，Ｐ+拡散領域１７０の表面にシリサイド領域を形
成することは可能である。
【０２２３】これら第１〜第４の態様の接合型可変容量
は、実施の形態１４のように、絶縁ゲート型容量と並列
に接続して用いることが望ましい。また、第２及び第４
の態様は単独で用いても良い。
【０２２４】なお、第１〜第４の態様ではＰ-基板（ウ
ェル領域）に形成される、Ｎ+／Ｐ-のＰＮ接合を示した
が、Ｎ-基板（ウェル領域）に形成される、Ｐ+／Ｎ-の
ＰＮ接合を用いても接合型可変容量を形成しても良い。
【０２２５】＜実施の形態１７＞ （構造）図４５はこの発明の実施の形態１７であるＭＩ
Ｍ(Metal Insulator Metal)型容量の構造を示す断面図
である。
【０２２６】同図に示すように、Ａｌ電極１９１上にｐ
（プラズマ）−ＳｉＮ膜１９２を介してＴｉＮ電極１９
３が形成され、ＴｉＮ電極１９３は層間絶縁膜１９４に
設けられたスルーホール１９５を介してアルミ配線１９
７と電気的に接続される。また、Ａｌ電極１９１は層間
絶縁膜１９４を貫通し、かつスルーホール１９５とは独
立して設けられたスルーホール１９６を介してアルミ配
線１９８に電気的に接続される。
【０２２７】このように、実施の形態１７では、Ａｌ電
極１９１、ｐ−ＳｉＮ膜１９２及びＴｉＮ電極１９３に
よってＭＩＭ型容量Ｃ２８を形成している。このＭＩＭ
型容量は、実施の形態１４の接合型可変容量のように、
絶縁ゲート型容量と並列に接続して用いることが望まし
い。
【０２２８】図４５では電極として、Ａｌ電極１９１、
ＴｉＮ電極１９３を形成したが、銅（Ｃｕ）を用いるこ
とにより、さらに抵抗成分を小さくすることができる。
また、ｐ−ＳｉＮ膜１９２の代わりに強誘電体膜を使用
すれば容量成分を大きくすることができる。または、同
じ容量成分で形成面積を小さくすることができる。
【０２２９】（応用例）図４６はＶＣＯの一例を示す回
路図である。同図に示すように、ノードＮ１，Ｎ２間に
コイルＬ１及びＮＭＯＳトランジスタＱ２１とコイルＬ
２及びＮＭＯＳトランジスタＱ２２とがそれぞれ並列に
接続される。ノードＮ１は端子Ｐ１に接続され、ノード
Ｎ２はＮＭＯＳトランジスタＱ２３を介して接地され
る。ＮＭＯＳトランジスタＱ２３のゲートには低電圧Ｖ
２３が印加される。
【０２３０】ＮＭＯＳトランジスタＱ２１のゲートはノ
ードＮ４に接続され、ＮＭＯＳトランジスタＱ２２のゲ
ートはノードＮ３に接続され、ノードＮ３に対して固定
容量Ｃｆ１及び可変容量Ｃｖ１の一端が並列に接続さ
れ、固定容量Ｃｆ１の他端の端子Ｐ２Ｆに定電圧Ｖｆ１
が印加され、可変容量Ｃｖ１の他端の端子Ｐ２に制御電
圧ＶＣを受ける。一方、ノードＮ４に対し固定容量Ｃｆ
２及び可変容量Ｃｖ２の一端が並列に接続され、固定容
量Ｃｆ２の他端の端子Ｐ３Ｆに定電圧Ｖｆ２が印加さ
れ、可変容量Ｃｖ２の他端の端子Ｐ３に制御電圧ＶＣを
受ける。
【０２３１】このような構成のＶＣＯは制御電圧ＶＣに
よって可変容量Ｃｖ１及びＣｖ２の容量値が変化するＬ
Ｃ型発振器として動作する。
【０２３２】可変容量Ｃｖ１としては上述した接合容
量、あるいは絶縁ゲート型容量等が考えられ、固定容量
Ｃｆ１としてはゲート電極の電位が固定された絶縁ゲー
ト型容量、ＭＩＭ型容量、後述するＰＩＰ型容量等が考
えられる。
【０２３３】端子Ｐ２及びＰ３に制御電圧ＶＣが印加さ
れ、可変容量Ｃｖ１及び可変容量Ｃｖ２の可変容量Ｃｖ
は制御電圧ＶＣによって変化する。一方、固定容量Ｃｆ
１及び固定容量Ｃｆ２の固定容量Ｃｆは一定である。
【０２３４】すなわち、可変容量Ｃｖと固定容量Ｃｆと
の和で上述した(2)式のＣが決定するため、上記(2)式は
(3)式で表すことができる。したがって、（Ｃｖ＋Ｃ
ｆ）が所望の値になるように、制御電圧ＶＣによって可
変容量Ｃｖを設定すればよい。
【０２３５】
【数３】
【０２３６】以下、制御電圧ＶＣの変化に対する発振周
波数ｆの変化量であるｄｆ／ｄＶＣを小さくしてジッタ
を抑える制御を考える。ＶＣＯの発振周波数ｆは前述し
た(2)式で決定する。すなわち、以下の(4)式として表せ
る。
【０２３７】
【数４】
【０２３８】したがって、ｄｆ／ｄＶＣは以下の(5)式
として得ることができる。
【０２３９】
【数５】
【０２４０】(5)式より、ＶＣＯのゲインと呼ばれるｄ
ｆ／ｄＶＣを小さくするには、ｄＣ／ｄＶＣ（＝ｄＣｖ
／ｄＶＣ）を小さくする必要がある。
【０２４１】すなわち、前述したように、可変容量Ｃｖ
と固定容量Ｃｆとの和で(2)式のＣが決定するため、可
変容量Ｃｖの固定容量Ｃｆに対する比率を小さくするこ
とにより、ｄｆ／ｄＶＣを小さくして、ＶＣＯのジッタ
の低減化を図ることができる。
【０２４２】したがって、固定容量Ｃｆを実施の形態１
７のＭＩＭ型容量で実現し、可変容量Ｃｖを絶縁ゲート
型容量で実現することにより、所望の発振周波数ｆでジ
ッタの低減化を図ったＶＣＯを得ることができる。
【０２４３】なお、上記応用例では、可変容量Ｃｖとし
て絶縁ゲート型容量を用い、固定容量ＣｆとしてＭＩＭ
型容量を用いたが、可変容量Ｃｖとして絶縁ゲート型容
量の代わりに接合型可変容量を用いても良い。
【０２４４】また、シリサイド化等の処理により直流抵
抗成分の低減化を図ることができる場合、固定容量Ｃｆ
としてＰＩＰ型容量を用いても良い。なお、ＰＩＰ型容
量とは、polysilicon−insulator−polysiliconタイプ
の容量である。
【０２４５】＜実施の形態１８＞図４７はこの発明の実
施の形態１８であるＶＣＯの回路構成の一部を示す回路
図である。基本構成は図４６で示した回路と同様である
が、以下、異なる点について述べる。
【０２４６】ノードＮ３に対して可変容量Ｃｖ１、固定
容量Ｃｆ１Ａ〜Ｃｆ１Ｃの一端を並列に接続し、可変容
量Ｃｖ１の他端に端子Ｐ２を接続し、固定容量Ｃｆ１Ａ
（容量値０．５ｐＦ）の他端に端子Ｐ２Ａを接続し、固
定容量Ｃｆ１Ｂ（容量値１．０ｐＦ）の他端に端子Ｐ２
Ｂを接続し、固定容量Ｃｆ１Ｃ（容量値２．０ｐＦ）他
端に端子Ｐ２Ｃを接続している。図４７では図示してい
ないが、ノードＮ４側においてもノードＮ３側と同様
に、固定容量Ｃｆ１Ａ〜ＣＦ１Ｃに相当する３つの固定
容量を可変容量Ｃｖ２と共にノードＮ４の対して並列に
接続している。端子Ｐ２Ａ〜Ｐ２Ｃは定電圧（Ｖｆ１Ａ
〜Ｖｆ１Ｃ）の付与の有／無（フローティング状態にす
る）によって接続の有／無を制御することができる。
【０２４７】このように、実施の形態１８では、固定容
量としてサイズ等を変えることにより複数の容量値を有
する固定容量Ｃｆ１Ａ〜Ｃｆ１Ｃを接続して、これら固
定容量Ｃｆ１Ａ〜Ｃｆ１Ｃの端子Ｐ２Ａ〜Ｐ２Ｃに選択
的に所定電圧を付与することにより、複数を含み任意に
選択できるようにしている。例えば、端子Ｐ２Ａのみに
定電圧Ｖｆ１Ａを付与し、端子Ｐ２Ｂ及びＰ２Ｃをフロ
ーティング状態にすれば固定容量値は０．５ｐＦとな
り、端子Ｐ２Ａ及びＰ２Ｂに定電圧Ｖｆ１Ａ及びＶｆ１
Ｂを付与し、端子Ｐ２Ｃをフローティング状態にすれば
固定容量値は１．５ｐＦとなる。
【０２４８】このように、実施の形態１８では、端子Ｐ
２Ａ〜Ｐ２Ｃへの定電圧の付与の有無を任意に選択する
ことにより、０．０〜３．５ｐＦ間で０．５ｐＦ刻みで
固定容量値を選ぶことができるため、発振周波数ｆの中
心値を大きく変化させることができる。
【０２４９】なお、固定容量Ｃｆ１Ａ〜Ｃｆ１Ｃとして
は、ＭＩＭ型容量、ＰＩＰ型容量、可変でない絶縁ゲー
ト型容量等が考えられる。
【０２５０】＜実施の形態１９＞絶縁ゲート型容量では
ゲート抵抗の抵抗値を減少させることが重要なことであ
る。図４８はこの発明の実施の形態１９である絶縁ゲー
ト型容量のゲートコンタクト構造を示す平面図である。
【０２５１】同図に示すように、フィールド領域２０１
上に設けられたゲート電極２０２はその両端にゲートコ
ンタクトパッド２０２ａをそれぞれ設けており、フィー
ルド領域２０１の周辺に沿って設けられるメタル配線２
０４が両端のゲートコンタクトパッド２０２ａとゲート
コンタクト２０３によって電気的に接続される。
【０２５２】また、絶縁ゲート型容量Ｃ３１のフィール
ド領域２０１とメタル配線２０６とは複数のコンタクト
２０５によって電気的に接続される。メタル配線２０４
及び２０６はそれぞれ仮想直線ＶＬ１に沿って形成され
る信号伝搬部２０４ａ及び２０６ａを有している。すな
わち、メタル配線２０４の信号伝搬部２０４ａに伝搬さ
れる入力信号ＩＮはメタル配線２０６の信号伝搬部２０
６ａから出力信号ＯＵＴとして出力される。
【０２５３】このように、実施の形態１９の絶縁ゲート
型容量Ｃ３１は、ゲートコンタクト２０３をゲート電極
２０２の両端のゲートコンタクトパッド２０２ａに設け
て、ゲート電極２０２とメタル配線２０４との電気的接
続を図ることにより、ゲート電極２０２のゲート抵抗の
低減化を図ることができる。
【０２５４】また、メタル配線２０４の信号伝搬部２０
４ａ及びメタル配線２０６の信号伝搬部２０６ａが仮想
直線ＶＬ１に沿って形成されているため、高周波信号を
直線的に流すことができ、低抵抗化を図り信号伝搬にロ
スのない高周波デバイスとして望ましいレイアウト構成
となる。
【０２５５】なお、図４８ではメタル配線２０４の信号
伝搬部２０４ａをＡ１で示す位置に形成したが、他にＡ
２やＡ３で示す位置に形成しても良い。図４８ではメタ
ル配線２０６の信号伝搬部２０６ａをＢ１で示す位置に
形成したがＢ２で示す位置に形成しても良い。
【０２５６】ただし、例えば、信号伝搬部２０４ａをＡ
２で示す位置に形成し、信号伝搬部２０６ａをＢ２で示
す位置に形成すれば、信号伝搬部２０４ａと信号伝搬部
２０６ａとが仮想直線ＶＬ１等の仮想直線上に沿って形
成されなくなるため、伝達効率が低下し、ＶＣＯのジッ
タ成分が増加する等、回路性能が低下する。
【０２５７】＜実施の形態２０＞ （第１の態様）図４９はこの発明の実施の形態２０であ
る絶縁ゲート型容量のゲートコンタクト構造の第１の態
様を示す平面図である。同図に示すように、中央に矩形
状の中空部を有する外周形状が矩形状のフィールド領域
２０７が形成されており、ゲート電極２０８が中空部２
２０上に設けられたゲートコンタクトパッド２０８ａを
中心に４本の部分ゲート電極部２０８ｇが均等に四方に
延びて形成される。４本の部分ゲート電極部２０８ｇの
先端にゲートコンタクトパッド２０８ｂがそれぞれ形成
される。なお、絶縁ゲート型容量の断面構造は実施の形
態１〜実施の形態１３で示した絶縁ゲート型容量の断面
構造等と同様である。
【０２５８】１つのゲートコンタクトパッド２０８ａ及
び４つのゲートコンタクトパッド２０８ｂは１つのゲー
トコンタクト２０９ｂ及び４つのゲートコンタクト２０
９ｂそれぞれを介して、図示しないアルミ等の配線と電
気的に接続することができる。
【０２５９】このような構成の絶縁ゲート型容量Ｃ３２
は、中空部２２０上から部分ゲート電極部２０８ｇが四
方に延びてゲート電極２０８が形成されているため、部
分ゲート電極部２０８ｇの形成幅で規定されるゲート幅
Ｗｆを小さくすることにより、ゲート抵抗の低減化を図
ることができる。
【０２６０】また、図４９に示すように、４本の部分ゲ
ート電極部２０８ｇを四方（上下左右）に均等に形成す
ることにより斜め方向のない比較的容易に形成可能なパ
ターン形状でゲート電極２０８を形成することができ
る。
【０２６１】なお、ゲートコンタクトパッド２０８ａだ
けでも良いが、４つのゲートコンタクトパッド２０８ｂ
を追加して、アルミ等の配線との電気的接続箇所を増や
すことによりゲート抵抗のさらなる低減化を図ることが
できる。
【０２６２】また、第１の態様ではボディー電極部を広
くできるのでその部分の寄生抵抗を減少させることがで
きる。
【０２６３】（第２の態様）図５０はこの発明の実施の
形態２０である絶縁ゲート型容量のゲートコンタクト構
造の第２の態様を示す平面図である。同図に示すよう
に、中央に矩形状の中空部を有する外周形状が矩形状の
フィールド領域２０７が形成されており、ゲート電極２
０８は中空部２２０上に設けられたゲートコンタクトパ
ッド２０８ａを中心に均等に八方に８本の部分ゲート電
極部２０８ｇを有している。部分ゲート電極部２０８ｇ
の先端にゲートコンタクトパッド２０８ｂ（フィールド
領域２０７の外周中心部近傍のパッド）及び２０８ｃ
（フィールド領域２０７の外周角部のパッド）がそれぞ
れ形成される。
【０２６４】１つのゲートコンタクトパッド２０８ａ、
４つのゲートコンタクトパッド２０８ｂ及び４つのゲー
トコンタクトパッド２０８ｃは１つのゲートコンタクト
２０９ｂ、４つのゲートコンタクト２０９ｂ及び４つの
ゲートコンタクト２０９ｃそれぞれを介して、図示しな
いアルミ等の配線と電気的に接続することができる。
【０２６５】このような構成の絶縁ゲート型容量Ｃ３３
は、中空部２２０上から八方に延びて部分ゲート電極部
２０８ｇが形成されているため、第１の態様と同様、個
々のゲート幅（Ｗｆ１，Ｗｆ２）を小さくすることによ
り、ゲート抵抗の低減化をより図ることができる。
【０２６６】なお、ゲートコンタクトパッド２０８ａだ
けでも良いが、計８つのゲートコンタクトパッド２０８
ｂ及び２０８ｃを追加して、アルミ等の配線との電気的
接続箇所を増やすことによりゲート抵抗のさらなる低減
化を図ることができる。
【０２６７】また、第２の態様ではボディー電極部を広
くできるのでその部分の寄生抵抗を減少させることがで
きる。
【０２６８】（第３の態様）図５１はこの発明の実施の
形態２０である絶縁ゲート型容量のゲートコンタクト構
造の第３の態様を示す平面図である。同図に示すよう
に、内部に４箇所設けられた矩形状の中空部２２１を有
する外周形状が矩形状のフィールド領域２１２が形成さ
れており、ゲート電極２１３が各中空部２２１上に設け
られたゲートコンタクトパッド２１３ａを中心にそれぞ
れ４本の部分ゲート電極部２１３ｇが均等に四方に延び
て形成される。そして、フィールド領域２１２外に形成
された部分ゲート電極部２１３ｇの先端にゲートコンタ
クトパッド２１３ｂが形成される。
【０２６９】４つのゲートコンタクトパッド２１３ａ及
び８つのゲートコンタクトパッド２１３ｂは４つのゲー
トコンタクト２１４ｂ及び８つのゲートコンタクト２１
４ｂそれぞれを介して、図示しないアルミ等の配線と電
気的に接続することができる。
【０２７０】このような構成の第３の態様の絶縁ゲート
型容量Ｃ３４は、第１の態様の絶縁ゲート型容量が平面
的に上下左右４個並べられた構成と等価な構成となり、
各中空部２２１上から四方に延びて部分ゲート電極部２
１３ｇが形成されているため、個々のゲート幅を小さく
することにより、中空部２２１の個数に応じてゲート抵
抗の低減化を図ることができる。
【０２７１】なお、４つのゲートコンタクトパッド２１
３ａだけでも良いが、８つのゲートコンタクトパッド２
１３ｂを追加して、アルミ等の配線との電気的接続箇所
を増やすことによりゲート抵抗のさらなる低減化を図る
ことができる。
【０２７２】また、第３の態様ではボディー電極部を広
くできるのでその部分の寄生抵抗を減少させることがで
きる。
【０２７３】＜その他＞実施の形態１４〜実施の形態２
０で述べた構成は、絶縁ゲート型容量は、実施の形態１
〜実施の形態１３で示した半導体装置に追加する、ある
いは実施の形態１〜実施の形態１３で示した半導体装置
の絶縁ゲート型容量のさらなる改良に用いる等、様々な
組合せが可能である。
【０２７４】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置は固定容量及び可変容量のう
ち少なくとも一方をＱ値の高い容量を用いることによ
り、固定容量と可変容量との合成容量のＱ値の向上を図
ることができる。
【０２７５】請求項２記載の半導体装置は比較的Ｑ値の
高い接合容量を可変容量として用いることにより、固定
容量と可変容量との合成容量のＱ値の向上を図ることが
できる。
【０２７６】請求項３記載の半導体装置は比較的Ｑ値の
高いＭＩＭ型容量を固定容量として用いることにより、
固定容量と可変容量との合成容量のＱ値の向上を図るこ
とができる。
【０２７７】請求項４記載の半導体装置はＱ値の高く設
定可能なＰＩＰ型容量を固定容量として用いることによ
り、固定容量と可変容量との合成容量のＱ値の向上を図
ることができる。
【０２７８】請求項５記載の半導体装置は容量用ゲート
電極に固定電位を付与することにより絶縁ゲート型容量
を固定容量として用いることにより、絶縁ゲート型トラ
ンジスタ構造を利用した構造の固定容量を得ることがで
きる。
【０２７９】請求項６記載の半導体装置は、容量用ゲー
ト電極の電位によって容量値が変化する絶縁ゲート型容
量を可変容量として用いることにより、絶縁ゲート型ト
ランジスタ構造を利用した構造の可変容量を得ることが
できる。
【０２８０】請求項７記載の半導体装置は、容量値が異
なる複数の部分固定容量を適宜組み合わせることによ
り、固定すべき容量値に選択性を持たせることができ
る。
【０２８１】請求項８記載の半導体装置は、第１及び第
２の半導体領域間を絶縁分離することにより、十分な耐
圧を有する接合容量を得ることができる。
【０２８２】請求項９記載の半導体装置は、ＳＯＩ基板
に形成された寄生容量の影響の小さい接合容量を得るこ
とができる。
【０２８３】請求項１０記載の半導体装置における絶縁
ゲート型の接合容量は、容量用ゲート電極をマスクとし
て第１及び第２の半導体領域の形成することにより、容
量用ボディー領域の不純物濃度を第２の半導体領域より
も低く抑えることが比較的簡単に行える。
【０２８４】請求項１１記載の半導体装置は、ＳＯＩ基
板に形成された寄生容量の影響の小さい接合容量を得る
ことができる。
【０２８５】請求項１２記載の半導体装置の接合容量
は、第１及び第２のシリサイド領域により直流抵抗成分
の低下を図ることができる。
【０２８６】請求項１３記載の半導体装置は、可変容量
の固定容量に対する比率を低くすることにより、可変容
量の変化度合が小さい特性を得ることができる。例え
ば、ＶＣＯの発振周波数決定用に可変容量と固定容量と
の合成容量を利用する場合、ジッタを低減するという特
性を得ることができる。
【０２８７】この発明に係る請求項１４記載の半導体装
置は、ＳＯＩ基板に形成することにより、寄生容量の影
響が小さい接合容量を得ることができる。
【０２８８】請求項１５記載の半導体装置は部分絶縁領
域によって第１及び第２の半導体領域間を絶縁分離し、
かつ部分絶縁領域下の分離用半導体領域と第１の半導体
領域との間にＰＮ接合部を形成することにより、素子分
離構造を利用して接合容量を形成することができる。
【０２８９】加えて、第１及び第２の半導体領域間を絶
縁分離することにより、十分な耐圧を有する接合容量を
得ることができる。
【０２９０】請求項１６記載の半導体装置は第２の半導
体領域の半導体領域より不純物濃度が低い容量用ボディ
ー領域を第１及び第２の半導体領域間に介在させること
により、十分な耐圧の接合容量を得ることができる。
【０２９１】請求項１７記載の半導体装置は、製造工程
時に容量用ゲート電極を容量用ボディー領域への不純物
注入のマスクとして活用することにより、容量用ボディ
ー領域の不純物濃度を第２の半導体領域よりも低く抑え
ることが比較的簡単に行える。
【０２９２】請求項１８記載の半導体装置の接合容量
は、第１及び第２のシリサイド領域により直流抵抗成分
の低下を図ることができる。
【０２９３】この発明における請求項１９記載の半導体
装置は、第１及び第２のコンタクトパッド部によって外
部配線との電気的接続を図ることにより、容量用ゲート
電極に付随する抵抗値の低減を図ることができる。
【０２９４】請求項２０記載の半導体装置は、第１及び
第２の配線は平面視した際に仮想直線上に沿って形成さ
れるため、高周波信号が直線的に流れ、ロスの少ない信
号伝搬が可能となる。
【０２９５】この発明における請求項２１記載の複数の
部分ゲート部により容量用ゲート電極を構成することに
より、個々の部分ゲート部の長さがゲート幅として規定
されるため、ゲート電極の抵抗値の低減を図ることがで
きる。
【０２９６】請求項２２記載の半導体装置の絶縁ゲート
型容量の複数の部分ゲート部は中空部から四方に均等に
延びて形成されるため、比較的容易に形成可能なパター
ン形状で形成することができる。
【０２９７】請求項２３記載の半導体装置の絶縁ゲート
型容量の複数の部分ゲート部は中空部から八方に延びて
形成されるため、ゲート電極に付随する抵抗値をより一
層の低減化を図ることができる。
【０２９８】請求項２４記載の半導体装置の絶縁ゲート
型容量の複数の部分ゲート部は複数の中空部からそれぞ
れに平面視放射状に延びて形成されるため、複数の中空
部の数に応じてゲート電極に付随する抵抗値の低減化を
図ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１である、ＭＯＳトラ
ンジスタ及び可変容量を有する半導体装置の構造を示す
断面図である。
【図２】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図３】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図４】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図５】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図６】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図７】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図８】 この発明の実施の形態２である半導体装置の
構造を示す断面図である。
【図９】 実施の形態２のＮ型可変容量の高周波電流に
よる影響を示す説明図である。
【図１０】 ＳＯＩ基板に作り込まれたポケット領域を
有するＮ型可変容量の高周波電流による影響を示す説明
図である。
【図１１】 この発明の実施の形態３である半導体装置
の構造を示す断面図である。
【図１２】 実施の形態４の半導体装置の製造方法を示
す断面図である。
【図１３】 実施の形態４の半導体装置の製造方法を示
す断面図である。
【図１４】 実施の形態４の半導体装置の製造方法を示
す断面図である。
【図１５】 実施の形態４の半導体装置の製造方法を示
す断面図である。
【図１６】 この発明の実施の形態５である半導体装置
の構造を示す断面図である。
【図１７】 この発明の実施の形態６である半導体装置
の構造を示す断面図である。
【図１８】 この発明の実施の形態７である半導体装置
のレイアウト構成を示す説明図である。
【図１９】 実施の形態７の半導体装置における高電圧
トランジスタ形成領域及び可変容量形成領域の構造を示
す断面図である。
【図２０】 この発明の実施の形態８である半導体装置
の構造を示す断面図である。
【図２１】 この発明の実施の形態９である、ＭＯＳト
ランジスタ及び可変容量を有する半導体装置の製造方法
の一部を示す断面図である。
【図２２】 実施の形態１０の半導体装置におけるＮ型
可変容量の製造方法を示す断面図である。
【図２３】 実施の形態１０の半導体装置におけるＮ型
可変容量の製造方法を示す断面図である。
【図２４】 実施の形態１０の半導体装置におけるＮ型
可変容量の製造方法を示す断面図である。
【図２５】 実施の形態１０の半導体装置におけるＮ型
可変容量の製造方法を示す断面図である。
【図２６】 実施の形態１０の半導体装置におけるＮ型
可変容量の製造方法を示す断面図である。
【図２７】 この発明の実施の形態１１である半導体装
置の構造を示す断面図である。
【図２８】 この発明の実施の形態１２である半導体装
置の第１の態様の構造を示す断面図である。
【図２９】 この発明の実施の形態１２である半導体装
置の第２の態様の構造を示す断面図である。
【図３０】 この発明の実施の形態１３である半導体装
置の第１の態様の構造を示す断面図である。
【図３１】 ポーラスシリコン層の形成方法を示す断面
図である。
【図３２】 ポーラスシリコン層の形成方法を示す断面
図である。
【図３３】 ポーラスシリコン層の形成方法を示す断面
図である。
【図３４】 ポーラスシリコン層の形成方法を示す断面
図である。
【図３５】 ポーラスシリコン層の形成方法を示す断面
図である。
【図３６】 実施の形態１４における接合型可変容量の
構造を示す断面図である。
【図３７】 実施の形態１４である並列接続型可変容量
の等価回路を示す説明図である。
【図３８】 素子分離がなされた構造の接合型可変容量
の構造を示す断面図である。
【図３９】 図３８の接合型可変容量の平面構造を示す
平面図である。
【図４０】 この発明の実施の形態１５である接合型可
変容量の構造を示す断面図である。
【図４１】 この発明の実施の形態１６の接合型可変容
量の第１の態様の構造を示す断面図である。
【図４２】 この発明の実施の形態１６の接合型可変容
量の第２の態様の構造を示す断面図である。
【図４３】 この発明の実施の形態１６の接合型可変容
量の第３の態様の構造を示す断面図である。
【図４４】 この発明の実施の形態１６の接合型可変容
量の第４の態様の構造を示す断面図である。
【図４５】 この発明の実施の形態１７であるＭＩＭ
(型容量の構造を示す断面図である。
【図４６】 ＶＣＯの一例を示す回路図である。
【図４７】 この発明の実施の形態１８であるＶＣＯの
回路構成の一部を示す回路図である。
【図４８】 この発明の実施の形態１９である絶縁ゲー
ト型容量のゲートコンタクト構造を示す平面図である。
【図４９】 この発明の実施の形態２０である絶縁ゲー
ト型容量のゲートコンタクト構造の第１の態様を示す平
面図である。
【図５０】 この発明の実施の形態２０である絶縁ゲー
ト型容量のゲートコンタクト構造の第２の態様を示す平
面図である。
【図５１】 この発明の実施の形態２０である絶縁ゲー
ト型容量のゲートコンタクト構造の第２の態様を示す平
面図である。
【図５２】 従来のポケット領域付きＭＯＳトランジス
タの製造方法を示す断面図である。
【図５３】 従来のポケット領域付きＭＯＳトランジス
タの製造方法を示す断面図である。
【図５４】 可変容量の構造を示す断面図である。
【図５５】 可変容量の容量値設定動作を示す説明図で
ある。
【図５６】 可変容量の容量値設定動作を示す説明図で
ある。
【図５７】 図５４で示した可変容量の等価回路を示す
回路図である。
【符号の説明】
１ 半導体基板、３，１６５ 支持基板、４，１６６
埋め込み酸化膜、５，１７１ ＳＯＩ層、８ ポーラス
シリコン層、１１，３０，４１ Ｐウェル領域、２１，
３１，４０ Ｎウェル領域、１４ Ｎ+ソース・ドレイ
ン領域、１７Ｐ-ポケット領域、２４ Ｐ+ソース・ドレ
イン領域、２７ Ｎ-ポケット領域、３１ｃ 高濃度チ
ャネル領域３１ｃ、１２Ｈ，３２ｗ，３２Ｌ ゲート酸
化膜、３４，３５ Ｎ+取り出し電極領域、４４，４５
Ｐ+取り出し電極領域、１６１Ｐ-基板、１６２，１６
８，１７４，１７６ Ｎ+拡散領域、１６３，１６７分
離酸化膜、１６４，１７０，１７５，１７８ Ｐ+拡散
領域、１６９，１７７Ｐ-ウェル領域、１８０，１８
１，１８４，１８５ シリサイド領域、１８７，１８８
シリサイドプロテクション、Ｃ１，Ｃ３，Ｃ５，Ｃ
７，Ｃ９ Ｎ型可変容量、Ｃ２，Ｃ４，Ｃ６，Ｃ８ Ｐ
型可変容量、Ｑ１ ＮＭＯＳトランジスタ、Ｑ２ ＰＭ
ＯＳトランジスタ、Ｑ３ 高電圧用ＮＭＯＳトランジス
タ、Ｑ４高電圧用ＰＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 29/78 ６１３Ｚ 27/092 29/786 (72)発明者 平野 有一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F038 AC08 AC12 EZ13 EZ20 5F048 AC03 AC10 BA01 BB06 BB07 BB08 BB12 BC05 BC06 BE03 DA23 5F110 AA01 AA03 AA30 BB04 BB20 CC02 DD11 EE09 FF01 FF03 FF07 FF31 GG02 GG12 HJ01 HJ04 HJ06 HJ13 HK05 HM15 NN62 NN72

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に作り込まれ、容量値が固定
    される固定容量と、 前記半導体基板に作り込まれ容量値の可変制御が可能な
    可変容量とを備え、 前記固定容量と前記可変容量とは互いに並列接続され
    る、半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置であって、 前記可変容量はＰＮ接合部によって形成される接合容量
    を含む、半導体装置。
  3. 【請求項３】 請求項１あるいは請求項２記載の半導体
    装置であって、 前記固定容量は、ＭＩＭ(Metal Insulator Metal)型容
    量を含む、半導体装置。
  4. 【請求項４】 請求項１あるいは請求項２記載の半導体
    装置であって、 前記固定容量は、ＰＩＰ(polysilicon Insulator polys
    ilicon )型容量を含む、半導体装置。
  5. 【請求項５】 請求項１あるいは請求項３記載の半導体
    装置であって、 前記固定容量は絶縁ゲート型容量を含み、 前記絶縁ゲート型容量は、 前記半導体基板上に選択的に形成される容量用ゲート絶
    縁膜と、 前記容量用ゲート絶縁膜上に形成され、固定電位が付与
    される容量用ゲート電極と、 前記半導体基板の表面内における前記容量用ゲート電極
    下の容量用ボディー領域を挟んで形成される取り出し電
    極領域とを含む、半導体装置。
  6. 【請求項６】 請求項１あるいは請求項３記載の半導体
    装置であって、 前記可変容量は絶縁ゲート型容量を含み、 前記絶縁ゲート型容量は、 前記半導体基板上に選択的に形成される容量用ゲート絶
    縁膜と、 前記容量用ゲート絶縁膜上に形成される容量用ゲート電
    極と、 前記半導体基板の表面内における前記容量用ゲート電極
    下の容量用ボディー領域を挟んで形成される取り出し電
    極領域とを含み、 前記絶縁ゲート型容量は前記容量用ゲート電極の電位に
    よって容量値が変化する、半導体装置。
  7. 【請求項７】 請求項１ないし請求項６のうち、いずれ
    か１項に記載の半導体装置であって、 前記固定容量は容量値が異なる複数の部分固定容量を含
    む、半導体装置。
  8. 【請求項８】 請求項２記載の半導体装置であって、 前記半導体基板は第１の導電型の半導体基板を含み、 前記接合容量は、 前記半導体基板の上層部に設けられた第２の導電型の第
    １の半導体領域と、前記第１の半導体領域は前記半導体
    基板の第１の導電型の領域との間にＰＮ接合部を有し、 前記半導体基板の上層部に設けられた第１の導電型の第
    ２の半導体領域と、 前記半導体基板の上層部に設けられ、前記第１及び第２
    の半導体領域間を絶縁分離する絶縁分離領域をさらに備
    える、半導体装置。
  9. 【請求項９】 請求項８記載の半導体装置であって、 前記半導体基板は、少なくとも表面が絶縁性の基板と、
    前記基板の表面上に配設されたＳＯＩ層とからなるＳＯ
    Ｉ基板を含み、 前記絶縁分離領域は、上層部に設けられた部分絶縁領域
    と下層部に存在する前記ＳＯＩ層の一部である、第１の
    導電型の分離用半導体領域とから構成される部分絶縁分
    離領域を含み、前記分離用半導体領域は前記第１の半導
    体領域との間にＰＮ接合部を有する、半導体装置。
  10. 【請求項１０】 請求項２記載の半導体装置であって、 前記接合容量は、 前記半導体基板上に選択的に形成される容量用ゲート絶
    縁膜と、 前記容量用ゲート絶縁膜上に形成される容量用ゲート電
    極と、 前記半導体基板の表面内における前記容量用ゲート電極
    下の第１の導電型の容量用ボディー領域を挟んで形成さ
    れる、第２及び第１の導電型の第１及び第２の半導体領
    域とを含み、前記第１の半導体領域は前記容量用ボディ
    ー領域との間にＰＮ接合部を有する、半導体装置。
  11. 【請求項１１】 請求項１０記載の半導体装置であっ
    て、 前記半導体基板は、少なくとも表面が絶縁性の基板と、
    前記基板の表面上に配設されたＳＯＩ層とからなるＳＯ
    Ｉ基板を含む、半導体装置。
  12. 【請求項１２】 請求項８ないし請求項１１のうち、い
    ずれか１項に記載の半導体装置であって、 前記第１及び第２の半導体領域の表面に形成された第１
    及び第２のシリサイド領域をさらに備える、半導体装
    置。
  13. 【請求項１３】 請求項１ないし請求項１２のうち、い
    ずれか１項に記載の半導体装置であって、 前記固定容量は前記可変容量の最大容量値より大きい容
    量値を有する固定容量を含む、半導体装置。
  14. 【請求項１４】 少なくとも表面が絶縁性の基板と、前
    記基板の表面上に配設された第１の導電型のＳＯＩ層と
    からなるＳＯＩ基板の前記ＳＯＩ層に作り込まれる接合
    容量を有する半導体装置であって、 前記接合容量は、 前記ＳＯＩ層に形成される第２の導電型の第１の接合用
    半導体領域と、 前記ＳＯＩ層に形成される第１の導電型の第２の接合用
    半導体領域とを備え、前記第１及び第２の接合用半導体
    領域はＰＮ接合部を有する、 半導体装置。
  15. 【請求項１５】 請求項１４記載の半導体装置であっ
    て、 前記接合容量は、 前記ＳＯＩ層に形成される第２の導電型の第１の半導体
    領域と、 前記ＳＯＩ層に前記第１の半導体領域とは独立して形成
    される第１の導電型の第２の半導体領域と、 前記ＳＯＩ層の上層部に設けられ、前記第１及び第２の
    半導体領域間を絶縁分離する絶縁分離領域とを備え、 前記絶縁分離領域は、上層部に設けられた部分絶縁領域
    と下層部に存在する前記ＳＯＩ層の一部である、第１の
    導電型の分離用半導体領域とから構成される部分絶縁分
    離領域を含み、 前記第１の接合用半導体領域は前記第１の半導体領域を
    含み、 前記第２の接合用半導体領域は第２の半導体領域及び前
    記分離用半導体領域を含み、 前記分離用半導体領域は前記第１の半導体領域との間に
    ＰＮ接合部を有する、半導体装置。
  16. 【請求項１６】 請求項１４記載の半導体装置であっ
    て、 前記接合容量は、 前記ＳＯＩ層の表面内に形成された第１の導電型の容量
    用ボディー領域と、 前記容量用ボディー領域を挟んで形成される、第２及び
    第１の導電型の第１及び第２の半導体領域とを含み、前
    記第２の半導体領域の不純物濃度は前記容量用ボディー
    領域より高く設定され、 前記第１の接合用半導体領域は前記第１の半導体領域を
    含み、 前記第２の接合用半導体領域は第２の半導体領域及び前
    記容量用ボディー領域を含み、 前記第１の半導体領域は前記容量用ボディー領域との間
    にＰＮ接合部を有する、半導体装置。
  17. 【請求項１７】 請求項１６記載の半導体装置であっ
    て、 前記接合容量は、 前記容量用ボディー領域上に形成される容量用ゲート絶
    縁膜と、 前記容量用ゲート絶縁膜上に形成される容量用ゲート電
    極とをさらに備える、半導体装置。
  18. 【請求項１８】 請求項１５ないし請求項１７のうち、
    いずれか１項に記載の半導体装置であって、 前記第１及び第２の半導体領域の表面に形成された第１
    及び第２のシリサイド領域をさらに備える、半導体装
    置。
  19. 【請求項１９】 半導体基板に作り込まれる絶縁ゲート
    型容量を含む半導体装置であって、 前記絶縁ゲート型容量は、 前記半導体基板上に選択的に形成される容量用ゲート絶
    縁膜と、 前記容量用ゲート絶縁膜上に形成される容量用ゲート電
    極と、 前記半導体基板の表面内における前記容量用ゲート電極
    下の容量用ボディー領域を挟んで形成される取り出し電
    極領域とを含み、 前記半導体装置は、 前記容量用ゲート電極は一方端及び他方端に、外部配線
    との電気的接続可能がな第１及び第２のコンタクトパッ
    ド部を有することを特徴とする、半導体装置。
  20. 【請求項２０】 請求項１９記載の半導体装置であっ
    て、前記第１及び第２のコンタクトパッド部を介して前
    記容量用ゲート電極と電気的に接続される第１の配線
    と、 前記取り出し電極領域に電気的に接続して設けられる第
    ２の配線をさらに備え、 前記第１及び第２の配線は平面視した際に仮想直線上に
    沿って形成されることを特徴とする、半導体装置。
  21. 【請求項２１】 半導体基板に作り込まれる絶縁ゲート
    型容量を含む半導体装置であって、 前記絶縁ゲート型容量は、 前記半導体基板上に選択的に形成される容量用ゲート絶
    縁膜と、 前記容量用ゲート絶縁膜上に形成される容量用ゲート電
    極と、 前記半導体基板の表面内における前記容量用ゲート電極
    下の容量用ボディー領域を挟んで形成される取り出し電
    極領域とを含み、 前記取り出し電極領域は平面視中心領域に中空部を有
    し、 前記容量用ゲート電極は前記中空部から平面視放射状に
    延びて形成される複数の部分ゲート部を含む、半導体装
    置。
  22. 【請求項２２】 請求項２１記載の半導体装置であっ
    て、 前記複数の部分ゲート部は前記中空部から四方に均等に
    延びて形成される４個の部分ゲート部を含む、半導体装
    置。
  23. 【請求項２３】 請求項２１記載の半導体装置であっ
    て、 前記複数の部分ゲート部は前記中空部から八方に延びて
    形成される８個の部分ゲート部を含む、半導体装置。
  24. 【請求項２４】 請求項２１記載の半導体装置であっ
    て、 前記中空部は複数の中空部を含み、 前記複数の部分ゲート部は前記複数の中空部からそれぞ
    れ所定数の前記部分ゲート部が平面視放射状に延びて形
    成される、半導体装置。
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