DE10243158A1

DE10243158A1 - Halbleitervorrichtung mit einer Kapazität

Info

Publication number: DE10243158A1
Application number: DE10243158A
Authority: DE
Inventors: Shigenobu Maeda; Takashi Ipposhi; Yuuichi Hirano
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-09-19
Filing date: 2002-09-17
Publication date: 2003-04-10
Also published as: US20070296009A1; TWI223435B; US20050087779A1; JP5000055B2; US7112835B2; US7608879B2; US20030052389A1; JP2003092360A; US7339238B2; US6858918B2; US20060289906A1

Abstract

Die Aufgabe besteht darin, eine Halbleitervorrichtung mit einer Kapazität mit einem hohen Q-Wert zu gewinnen. In einem SOI-Substrat mit einem Trägersubstrat (165), einer vergrabenen Oxidschicht (166) und einer SOI-Schicht (171) ist in einem oberen Schichtbereich der SOI-Schicht (171) selektiv eine Trennoxidschicht (167, 167a bis 167c) ausgebildet, wobei ein Teil der SOI-Schicht (171) als ein P·-·-Wannenbereich (169) verbleibt. Demzufolge wird ein Aufbau mit Trennung (teilweiser Trennung) erzielt. In der SOI-Schicht (171) wird zwischen den Trennoxidschichten (167a) und (167b) ein N·+·-Diffusionsbereich (168) gebildet und zwischen den Trennoxidschichten (167b) und (167c) ein P·+·-Diffusionsbereich (170). Demzufolge wird eine variable Kapazität vom Übergangstyp (C23) mit einer p/n-Übergangsfläche zwischen dem unter der Trennoxidschicht (167b) bereitgestellten P·-·-Wannenbereich (169) und dem N·+·-Diffusionsbereich (168) gewonnen.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung mit einem Transistor vom isolierten Gate-Typ und auf eine Kapazität vom isolierten Gate-Typ sowie auf ein Verfahren zum Herstellen der Halbleitervorrichtung.
In einem Transistor mit einer Gatelänge von einem Viertel Mikrometer oder weniger wird zum Unterdrücken eines Kurzkanaleffekts ein Tascheneinbringvorgang zum Bilden eines Taschenbereiches ausgeführt. Das Einbringen der Tasche wird auch als NUDC (Non uniformly doped channel = nicht gleichförmig dotierter Kanal) bezeichnet.
Fig. 52 ist ein Querschnitt, der den Tascheneinbringvorgang zeigt. Wie in Fig. 52 dargestellt, werden beim Bilden eines CMOS-Transistors ein NMOS-Bildungsbereich A11 und ein PMOS- Bildungsbereich A12 durch eine Trennschicht 102, die in einem oberen Schichtbereich eines Halbleitersubstrats 101 bereitgestellt ist, voneinander getrennt.
In dem NMOS-Bildungsbereich A11 sind auf einer Oberfläche eines p-Wannenbereichs 111 eine Gate-Oxidschicht 112 und eine Gate- Elektrode 113 ausgebildet, und p-Dotierungsionen 103 werden unter Verwendung der Gate-Elektrode 113 als Maske implantiert und diffundiert. Demzufolge wird ein p-Dotierungsbereich 119 als Taschenbereich eines NMOS-Transistors gebildet.
In ähnlicher Weise werden in dem PMOS-Bildungsbereich A12 auf einer Oberfläche eines n-Wannenbereichs 121 eine Gate- Oxidschicht 122 und eine Gate-Elektrode 123 ausgebildet, und n-Dotierungsionen 104 werden unter Verwendung der Gate-Elektrode 123 als Maske implantiert und diffundiert. Demzufolge wird ein n-Dotierungsbereich 129 als Taschenbereich eines PMOS- Transistors gebildet.
Genauer gesagt wird bei dem Tascheneinbringvorgang sowohl in dem NMOS-Bildungsbereich A11 als auch in dem PMOS- Bildungsbereich A12 ein Dotierungselement desselben Leitungstyps wie ein Kanalbereich jedes MOS-Transistors implantiert. Bei dem Tascheneinbringvorgang wird die Verteilung einer Dotierung in einer Richtung einer Kanallänge ungleichförmig, und eine effektive Kanaldotierungsdichte wird größer, wenn eine Gatelänge kleiner wird. Daher ist es möglich, den Kurzkanaleffekt zu unterdrücken.
Fig. 53 ist ein Querschnitt, der einen Zustand zeigt, in dem ein CMOS-Transistor nach dem Tascheneinbringvorgang fertiggestellt wird.
Wie in Fig. 53 dargestellt, werden in dem NMOS-Bildungsbereich A11 N⁺-Source/Drain-Bereiche 114 gebildet, zwischen denen ein unter der Gate-Elektrode 113 bereitgestellter Kanalbereich liegt, und die einander zwischen den N⁺-Source/Drain-Bereichen 114 gegenüberliegenden Endbereiche sind jeweils Erweiterungsabschnitte 114e.
In einem dem Erweiterungsabschnitt 114e benachbarten Bereich verbleibt der p-Dotierungsbereich 119 als ein P^--Taschenbereich 117 von dem Erweiterungsbereich 114e zu einem Teil des Kanalbereichs. Darüber hinaus sind auf den beiden seitlichen Oberflächen der Gate-Elektrode 113 jeweils die Seitenwände 116 ausgebildet.
Somit wird ein NMOS-Transistor Q11 gebildet durch die Gate- Oxidschicht 112, die Gate-Elektrode 113, die N⁺-Source/Drain- Bereiche 114, die Seitenwände 116 und die P^--Taschenbereiche 117.
In dem PMOS-Bildungsbereich A12 werden P⁺-Source/Drain-Bereiche 124 gebildet, zwischen denen ein unter der Gate-Elektrode 123 bereitgestellter Kanalbereich liegt, und die einander zwischen den P⁺-Source/Drain-Bereichen 124 gegenüberliegenden Endbereiche sind jeweils Erweiterungsabschnitte 124e.
In einem dem Erweiterungsabschnitt 124e benachbarten Bereich verbleibt der n-Dotierungsbereich 129 als ein N^--Taschenbereich 127 von dem Erweiterungsbereich 124e zu einem Teil des Kanalbereichs. Darüber hinaus sind auf den beiden seitlichen Oberflächen der Gate-Elektrode 123 jeweils die Seitenwände 126 ausgebildet.
Somit wird ein PMOS-Transistor Q12 gebildet durch die Gate- Oxidschicht 122, die Gate-Elektrode 123, die P⁺-Source/Drain- Bereiche 124, die Seitenwände 126 und die N^--Taschenbereiche 127.
Bei einer Hochfrequenz-Analogschaltung oder einer Hochgeschwindigkeits-Digitalschaltung ist es erforderlich, einen VCO (Voltage controlled Oscillator = spannungsgesteuerter Oszillator) eines LC-Typs unter Verwendung einer Induktivität (L) und einer variablen Kapazität (C) herzustellen.
In dem Fall, in dem die variable Kapazität eine Kapazität vom isolierten Gate-Typ mit geringem Verlust sein und unter Verwendung des Aufbaus des MOS-Transistors gewonnen werden soll, ist es erforderlich, eine variable Kapazität vom Anreicherungstyp zu erzeugen, bei der die Dotierungen in einem Substrat (einem Substratbereich) und einem Fangelektrodenabschnitt denselben Leitungstyp aufweisen.
Fig. 54 ist ein Querschnitt, der einen Aufbau einer variablen Kapazität vom Anreicherungstyp zeigt. Wie in Fig. 54 dargestellt, werden beim Bilden einer variablen Kapazität vom Anreicherungstyp ein p-Bildungsbereich für variable Kapazitäten A13 und ein n-Bildungsbereich für variable Kapazitäten A14 durch eine Trennschicht 102, die in einem oberen Schichtbereich einer Halbleitersubstrats 101 bereitgestellt ist, voneinander getrennt.
In dem P-Bildungsbereich für variable Kapazitäten A13 werden P⁺-Fangelektrodenbereiche 134 gebildet, zwischen denen ein unter der Gate-Elektrode 133 bereitgestellter Kanalbereich liegt, und die einander zwischen den P⁺-Fangelektrodenbereichen 134 gegenüberliegenden Endbereiche sind jeweils Erweiterungsabschnitte 134e.
In einem dem Erweiterungsabschnitt 134e benachbarten Bereich ist ein N^--Taschenbereich 137 ausgebildet von dem Erweiterungsbereich 134e zu einem Teil des Kanalbereichs. Darüber hinaus sind auf den beiden seitlichen Oberflächen der Gate-Elektrode 133 jeweils die Seitenwände 136 ausgebildet.
Somit wird eine variable Kapazität vom p-Typ C11 gebildet durch eine Gate-Oxidschicht 132, die Gate-Elektrode 133, die P⁺- Fangelektrodenbereiche 134, die Seitenwände 136 und die N^-- Taschenbereiche 137. Anders ausgedrückt: Die variable Kapazität vom p-Typ C11 wirkt als eine Kapazität vom isolierten Gate-Typ, in dem der P⁺-Fangelektrodenbereich 134 eine der Elektroden bildet, die Gate-Elektrode 133 die andere Elektrode und die Gate-Oxidschicht 132 die Isolierschicht zwischen den Elektroden.
In dem N-Bildungsbereich für variable Kapazitäten A14 werden N⁺-Fangelektrodenbereiche 144 gebildet, zwischen denen ein unter der Gate-Elektrode 143 bereitgestellter Kanalbereich liegt, und die einander zwischen den N⁺-Fangelektrodenbereichen 144 gegenüberliegenden Endbereiche sind jeweils Erweiterungsabschnitte 144e.
In einem dem Erweiterungsabschnitt 144e benachbarten Bereich ist ein P^--Taschenbereich 147 ausgebildet von dem Erweiterungsbereich 144e zu einem Teil des Kanalbereichs. Darüber hinaus sind auf den beiden seitlichen Oberflächen der Gate-Elektrode 143 jeweils die Seitenwände 146 ausgebildet.
Somit wird eine variable Kapazität vom n-Typ C12 gebildet durch eine Gate-Oxidschicht 142, die Gate-Elektrode 143, die N⁺- Fangelektrodenbereiche 144, die Seitenwände 146 und die P^-- Taschenbereiche 147. Anders ausgedrückt: Die variable Kapazität vom p-Typ C12 wirkt als eine Kapazität vom isolierten Gate-Typ, in dem der N⁺-Fangelektrodenbereich 144 eine der Elektroden bildet, die Gate-Elektrode 143 die andere Elektrode und die Gate-Oxidschicht 142 die Isolierschicht zwischen den Elektroden.
Fig. 55 und 56 sind Querschnitte, die einen Grad einer Änderung eines Kapazitätswerts der variablen Kapazität vom n-Typ C12 veranschaulichen. In dem Fall, in dem eine an die Gate- Elektrode 143 angelegte Spannung VG kleiner als 0 V ist, wird eine Verarmungsschicht 148 in einem unter der Gate-Elektrode 143 bereitgestellten n-Wannenbereich 121 wie in Fig. 55 dargestellt nach unten erweitert, so dass ein Kapazitätswert der variablen Kapazität vom n-Typ C12 sinkt. In dem Fall, in dem die Spannung an der Gate-Elektrode VG größer als 0 V ist, wird die Verarmungsschicht 148 in dem unter der Gate-Elektrode 143 bereitgestellten n-Wannenbereich 121 wie in Fig. 56 dargestellt verkleinert, so dass der Kapazitätswert der variablen Kapazität vom n-Typ C12 steigt. Somit ist es möglich, den Kapazitätswert der variablen Kapazität vom n-Typ C12 entsprechend der an die Gate-Elektrode 143 angelegte Gatespannung VG veränderlich einzustellen. In ähnlicher Weise ist es auch bei der variablen Kapazität vom p-Typ C11 möglich, den Kapazitätswert entsprechend der an die Gate-Elektrode 133 anzulegenden Gatespannung zu ändern.
Wenn jedoch der in Fig. 52 dargestellte Tascheneinbringvorgang durchgeführt wird, um eine Kurzkanaleigenschaft zu verbessern (um den Kurzkanaleffekt zu unterdrücken), wird bei der variablen Kapazität vom Anreicherungstyp in einem Fangelektrodenbereich und dem Substratbereich, der ein Bereich des Halbleitersubstrats 101 ist, der genau unterhalb der Gate-Elektrode bereitgestellt ist, ein Taschenbereich mit einem gegenüber dem Substratbereich umgekehrten Leitungstyp gebildet. Dadurch entsteht das Problem, dass ein Serienwiderstand vergrößert wird.
Fig. 57 ist ein Schaltbild, das ein Ersatzschaltbild für die in Fig. 54 dargestellte variable Kapazität zeigt. Wie in Fig. 57 dargestellt, wird die variable Kapazität gleichwertig vertreten durch eine Serienschaltung aus einer Kapazitätskomponente C10 und einer Widerstandskomponente R10.
Ein Verzeichnis, das eine elektrische Eigenschaft der variablen Kapazität wiedergibt, beinhaltet einen Q-Faktor (Q-Wert). Der Q-Wert wird durch die folgende Gleichung (1) ausgedrückt, wobei Q einen Q-Wert darstellt, ω eine Winkelgeschwindigkeit, C einen Kapazitätswert der Kapazitätskomponente C10 und R einen Widerstandswert der Widerstandskomponente R10:
Wenn der Q-Wert vergrößert wird, wird die Energieeffizienz der Kapazität verbessert. Ein Problem besteht darin, dass der Widerstandswert R der Widerstandskomponente R10 durch das Vorhandenseins des Taschenbereichs vergrößert wird, so dass entsprechend Gleichung (1) der Q-Wert verringert wird. Außerdem besteht ein Problem darin, dass eine Kapazität vom isolierten Gate-Typ generell einen kleinen Q-Wert aufweist.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitervorrichtung zu gewinnen, die eine Kapazität mit einem großen Q-Wert aufweist.
Die Aufgabe wird erfüllt durch eine Halbleitervorrichtung gemäß Anspruch 1, 12, 13, 16 und 17. Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Unter einem ersten Aspekt der vorliegenden Erfindung beinhaltet eine Halbleitervorrichtung eine feste Kapazität und eine variable Kapazität. Die feste Kapazität ist in einem Halbleitersubstrat ausgebildet und weist einen festen Kapazitätswert auf. Die variable Kapazität ist in dem Halbleitersubstrat ausgebildet, und ihr Kapazitätswert kann variabel gesteuert werden. Die feste Kapazität und die variable Kapazität sind zueinander parallel geschaltet.
Zumindest für die feste Kapazität oder die variable Kapazität wird eine Kapazität mit einem großen Q-Wert verwendet. Demzufolge ist es möglich, den Q-Wert einer aus der festen Kapazität und der variablen Kapazität zusammengesetzten Kapazität zu verbessern.
Nach einem zweiten Aspekt der vorliegenden Erfindung beinhaltet eine Halbleitervorrichtung eine Übergangskapazität, die in einer SOI-Schicht eines SOI-Substrats ausgebildet ist, das ein Substrat mit zumindest einer isolierenden Oberfläche und die auf dieser Oberfläche des Substrats ausgebildete SOI-Schicht von einem ersten Leitungstyp beinhaltet. Die Übergangskapazität beinhaltet erste und zweite Übergangshalbleiterbereiche. Der erste Übergangshalbleiterbereich weist einen zweiten Leitungstyp auf und ist auf der SOI-Schicht ausgebildet. Der zweite Übergangshalbleiterbereich weist den ersten Leitungstyp auf und ist auf der SOI-Schicht ausgebildet. Der erste und zweite Übergangshalbleiterbereich weisen einen p/n-Übergangsabschnitt auf.
Die Übergangskapazität ist auf dem SOI-Substrat ausgebildet. Demzufolge ist es möglich, eine Übergangskapazität zu erzielen, die weniger von der parasitären Kapazität beeinflusst ist.
Die Übergangskapazität beinhaltet weiterhin einen ersten Halbleiterbereich von dem zweiten Leitungstyp, einen zweiten Halbleiterbereich von dem ersten Leitungstyp und einen Trennbereich. Der erste Halbleiterbereich ist auf der SOI-Schicht ausgebildet. Der zweite Halbleiterbereich ist unabhängig von dem ersten Halbleiterbereich auf der SOI-Schicht ausgebildet. Der Trennbereich ist in einem oberen Schichtbereich der SOI-Schicht ausgebildet und dient dazu, den ersten und zweiten Halbleiterbereich voneinander zu trennen.
Der Trennbereich beinhaltet einen durch einen Teilisolierbereich gebildeten Teiltrennbereich, der in einem oberen Schichtbereich der SOI-Schicht ausgebildet ist, und einen Trennhalbleiterbereich von dem ersten Leitungstyp, der ein in einem unteren Schichtbereich vorhandener Teil der SOI-Schicht ist. Der erste Übergangshalbleiterbereich beinhaltet den ersten Halbleiterbereich. Der zweite Übergangshalbleiterbereich beinhaltet den zweiten Halbleiterbreich und den Trennhalbleiterbereich. Der Trennhalbleiterbereich weist mit dem ersten Halbleiterbereich gemeinsam einen p/n-Übergangsabschnitt auf.
Nach einem dritten Aspekt der vorliegenden Erfindung beinhaltet eine Halbleitervorrichtung eine Übergangskapazität, die in einer SOI-Schicht eines SOI-Substrats ausgebildet ist, das ein Substrat mit zumindest einer isolierenden Oberfläche und die auf dieser Oberfläche des Substrats ausgebildete SOI-Schicht von einem ersten Leitungstyp beinhaltet. Die Übergangskapazität beinhaltet erste und zweite Übergangshalbleiterbereiche. Der erste Übergangshalbleiterbereich weist einen zweiten Leitungstyp auf und ist auf der SOI-Schicht ausgebildet. Der zweite Übergangshalbleiterbereich weist den ersten Leitungstyp auf und ist auf der SOI-Schicht ausgebildet. Der erste und zweite Übergangshalbleiterbereich weisen einen p/n-Übergangsabschnitt auf.
Die Übergangskapazität ist auf dem SOI-Substrat ausgebildet. Demzufolge ist es möglich, eine Übergangskapazität zu erzielen, die weniger von der parasitären Kapazität beeinflusst ist.
Für eine Kapazität des ersten Leitungstyps beinhaltet die Übergangskapazität einen Substratbereich, einen ersten Halbleiterbereich von dem zweiten Leitungstyp und einen zweiten Halbleiterbereich von dem ersten Leitungstyp. Der Substratbereich für eine Kapazität ist in einer Oberfläche der SOI-Schicht ausgebildet. Der erste und zweite Halbleiterbereich sind so ausgebildet, dass der Substratbereich für eine Kapazität zwischen ihnen liegt, wobei der zweite Halbleiterbereich eine Dotierungskonzentration aufweist, die höher eingestellt als die in dem Substratbereich für eine Kapazität.
Der erste Übergangshalbleiterbereich beinhaltet den ersten Halbleiterbereich. Der zweite Übergangshalbleiterbereich beinhaltet den zweiten Halbleiterbreich und den Substratbereich für eine Kapazität. Der erste Halbleiterbereich weist mit dem Substratbereich für eine Kapazität gemeinsam einen p/n- Übergangsabschnitt auf.
Nach einem vierten Aspekt der vorliegenden Erfindung beinhaltet eine Halbleitervorrichtung eine Kapazität vom isolierten Gate- Typ, die in einem Halbleitersubstrat ausgebildet ist. Die Kapazität vom isolierten Gate-Typ beinhaltet eine Gate-Isolierschicht für eine Kapazität, eine Gate-Elektrode für eine Kapazität, und Absaugelektrodenbereiche. Die Gate-Isolierschicht für eine Kapazität ist selektiv auf dem Halbleitersubstrat ausgebildet. Die Gate-Elektrode für eine Kapazität ist auf der Gate-Isolierschicht für eine Kapazität ausgebildet. Die Absaugelektrodenbereiche sind in einer Oberfläche des Halbleitersubstrates so ausgebildet, dass ein unter der Gate-Elektrode für eine Kapazität ausgebildeter Substratbereich für eine Kapazität zwischen ihnen liegt. Die Gate-Elektrode für eine Kapazität weist an dem einen und dem anderen Ende erste und zweite Kontaktanschlussabschnitte auf, die elektrisch mit einer externen Verdrahtung verbunden werden können.
Die elektrische Verbindung mit der externen Verdrahtung kann über die ersten und zweiten Kontaktanschlussabschnitte durchgeführt werden. Demzufolge ist es möglich, einen der Gate- Elektrode für eine Kapazität anhaftenden Widerstandswert zu verringern.
Nach einem fünften Aspekt der vorliegenden Erfindung beinhaltet eine Halbleitervorrichtung eine Kapazität vom isolierten Gate- Typ, die in einem Halbleitersubstrat ausgebildet ist. Die Kapazität vom isolierten Gate-Typ beinhaltet eine Gate-Isolierschicht für eine Kapazität, eine Gate-Elektrode für eine Kapazität, und Absaugelektrodenbereiche. Die Gate-Isolierschicht für eine Kapazität ist selektiv auf dem Halbleitersubstrat ausgebildet. Die Gate-Elektrode für eine Kapazität ist auf der Gate-Isolierschicht für eine Kapazität ausgebildet. Die Absaugelektrodenbereiche sind in einer Oberfläche des Halbleitersubstrates so ausgebildet, dass ein unter der Gate-Elektrode für eine Kapazität ausgebildeter Substratbereich für eine Kapazität zwischen ihnen liegt. Jeder der Gate-Elektrodenbereiche weist einen Ausnehmungsabschnitt in einem auf der Ebene gesehen mittleren Abschnitt auf, und die Gate-Elektrode für eine Kapazität weist eine Mehrzahl von Gate-Teilabschnitten auf, die sich auf der Ebene gesehen von dem Ausnehmungsabschnitt aus radial erstrecken.
Die Gate-Elektrode für eine Kapazität besteht aus einer Mehrzahl von Gateteilabschnitten. Demzufolge ist als eine Gatebreite eine Länge jedes Gateteilabschnitts definiert. Somit ist es möglich, den Widerstandswert der Gate-Elektrode zu verringern.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
Fig. 1 einen Querschnitt, der einen Aufbau einer Halbleitervorrichtung mit einem MOS-Transistor und einer variablen Kapazität nach einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 2 bis 7 Querschnitte, die ein Verfahren zum Herstellen der Halbleitervorrichtung nach der ersten Ausführungsform zeigen;
Fig. 8 einen Querschnitt, der einen Aufbau einer Halbleitervorrichtung nach einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 9 eine Ansicht, die den Einfluss eines hochfrequenten Stroms einer variablen Kapazität vom n-Typ nach der zweiten Ausführungsform verdeutlicht;
Fig. 10 eine Ansicht, die den Einfluss eines hochfrequenten Stroms einer variablen Kapazität vom n-Typ mit einem in einem SOI-Substrat ausgebildeten Taschenbereich verdeutlicht;
Fig. 11 einen Querschnitt, der einen Aufbau einer Halbleitervorrichtung nach einer dritten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 12 bis 15 Querschnitte, die ein Verfahren zum Herstellen einer Halbleitervorrichtung nach einer vierten Ausführungsform zeigen;
Fig. 16 einen Querschnitt, der einen Aufbau einer Halbleitervorrichtung nach einer fünften Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 17 einen Querschnitt, der einen Aufbau einer Halbleitervorrichtung nach einer sechsten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 18 ein Diagramm, das einen Aufbau eines Layouts einer Halbleitervorrichtung nach einer siebten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 19 einen Querschnitt, der einen Aufbau eines Bildungsbereichs für Transistoren für eine hohe Spannung und eines Bildungsbereichs für variable Kapazitäten in der Halbleitervorrichtung nach der siebten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 20 einen Querschnitt, der einen Aufbau einer Halbleitervorrichtung nach einer achten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 21 einen Querschnitt, der einen Teil eines Verfahrens zum Herstellen einer Halbleitervorrichtung mit einem MOS-Transistor und einer variablen Kapazität nach einer neunten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 22 bis 26 Querschnitte, die ein Verfahren zum Herstellen einer variablen Kapazität vom n-Typ in einer Halbleitervorrichtung nach einer zehnten Ausführungsform zeigen;
Fig. 27 einen Querschnitt, der einen Aufbau einer Halbleitervorrichtung nach einer elften Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 28 einen Querschnitt, der einen Aufbau einer ersten Art einer Halbleitervorrichtung nach einer zwölften Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 29 einen Querschnitt, der einen Aufbau einer zweiten Art der Halbleitervorrichtung nach der zwölften Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 30 einen Querschnitt, der einen Aufbau einer ersten Art einer Halbleitervorrichtung nach einer dreizehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 31 bis 35 Querschnitte, die ein Verfahren zum Bilden einer porösen Siliziumschicht zeigen;
Fig. 36 einen Querschnitt, der einen Aufbau einer variablen Übergangskapazität nach einer vierzehnten Ausführungsform zeigt;
Fig. 37 ein Diagramm, das ein Ersatzschaltbild einer variablen Kapazität vom Parallelschaltungstyp nach der vierzehnten Ausführungsform zeigt;
Fig. 38 einen Querschnitt, der einen Aufbau einer variablen Übergangskapazität mit durchgeführter Trennung zeigt;
Fig. 39 eine Draufsicht, die einen planaren Aufbau der in Fig. 38 dargestellten variablen Übergangskapazität zeigt;
Fig. 40 einen Querschnitt, der einen Aufbau einer variablen Übergangskapazität nach einer fünfzehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 41 einen Querschnitt, der einen Aufbau einer ersten Art einer variablen Übergangskapazität nach einer sechzehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 42 einen Querschnitt, der einen Aufbau einer zweiten Art der variablen Übergangskapazität nach der sechzehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 43 einen Querschnitt, der einen Aufbau einer dritten Art der variablen Übergangskapazität nach der sechzehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 44 einen Querschnitt, der einen Aufbau einer vierten Art der variablen Übergangskapazität nach der sechzehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 45 einen Querschnitt, der einen Aufbau einer MIM- Kapazität nach einer siebzehnten Ausführungsform zeigt;
Fig. 46 ein Schaltbild, das ein Beispiel für einen VCO zeigt;
Fig. 47 ein Schaltbild, das einen Teil eines Schaltungsaufbaus eines VCO nach einer achtzehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 48 eine Draufsicht, die einen Gate-Kontaktaufbau einer Kapazität vom isolierten Gate-Typ nach einer neunzehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 49 eine Draufsicht, die eine erste Art eines Gate- Kontaktaufbaus einer Kapazität vom isolierten Gate-Typ nach einer zwanzigsten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 50 eine Draufsicht, die eine zweite Art eines Gate-Kontaktaufbaus der Kapazität vom isolierten Gate-Typ nach der zwanzigsten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 51 eine Draufsicht, die eine dritte Art eines Gate-Kontaktaufbaus der Kapazität vom isolierten Gate-Typ nach der zwanzigsten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 52 und 53 Querschnitte, die ein Verfahren zum Herstellen eines MOS-Transistors mit einem Taschenbereich nach einer bekannten Technik zeigen;
Fig. 54 einen Querschnitt, der einen Aufbau einer variablen Kapazität zeigt;
Fig. 55 und 56 Querschnitte, die einen Vorgang zum Einstellen eines Kapazitätswerts der variablen Kapazität zeigen;
Fig. 57 ein Schaltbild, das ein Ersatzschaltbild für die in Fig. 54 dargestellte variable Kapazität zeigt;
Fig. 1 ist ein Querschnitt, der einen Aufbau einer Halbleitervorrichtung mit einem MOS-Transistor und einer variablen Kapazität nach einer ersten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 1 dargestellt, werden in einem NMOS- Bildungsbereich A1, einem PMOS-Bildungsbereich A2, einem Bildungsbereich für variable Kapazitäten vom n-Typ A3 und einem Bildungsbereich für variable Kapazitäten vom p-Typ A4 jeweils ein NMOS-Transistor Q1, ein PMOS-Transistor Q2, eine variable Kapazität vom n-Typ C1 und eine variable Kapazität vom p-Typ C2 gebildet. Jede der Bildungsbereiche A1 bis A4 ist durch eine (nicht gezeigte) Trennschicht oder Ahnliches getrennt. Darüber hinaus sind in den Bildungsbereichen A1, A2, A3 und A4 jeweils Wannenbereiche 11, 21, 31 und 41 als Substratbereiche ausgebildet.
In dem NMOS-Bildungsbereich A1 ist auf einer Oberfläche des p- Wannenbereichs 11 selektiv eine Gate-Oxidschicht 12 ausgebildet, und auf der Gate-Oxidschicht 12 ist eine Gate-Elektrode vom N⁺-Typ 13 ausgebildet. N⁺-Source/Drain-Bereiche 14 sind so ausgebildet, dass zwischen ihnen ein Kanalbereich als ein unter der Gate-Elektrode 13 bereitgestellter Oberflächenbereich des p-Wannenbereichs 11 liegt. Endbereiche, die zwischen den N⁺- Source/Drain-Bereichen 14 hervorragen und einander gegenüberliegen, sind jeweils Erweiterungsbereiche 14e.
In einem dem Erweiterungsbereich 14e benachbarten Bereich ist jeweils ein P^--Taschenbereich 17 von dem Erweiterungsbereich 14e bis zu einem Teil des Kanalbereichs ausgebildet. Weiterhin ist auf beiden Seitenoberflächen der Gate-Elektrode 13 jeweils eine Seitenwand 1-6 ausgebildet. Weiterhin ist in einer Oberfläche des N⁺-Source/Drainbereichs 14 und in einem oberen Schichtbereich der Gate-Elektrode 13 jeweils ein Silizidbereich 145 bzw. ein Silizidbereich 135 ausgebildet.
Somit wird der NMOS-Transistor Q1 gebildet durch die Gate- Oxidschicht 12, die Gate-Elektrode 13, die N⁺-Source/Drain- Bereiche 14, die Seitenwände 16 und die P^--Taschenbereiche 17.
In dem PMOS-Bildungsbereich A2 ist auf einer Oberfläche des n- Wannenbereichs 11 selektiv eine Gate-Oxidschicht 22 ausgebildet, und auf der Gate-Oxidschicht 22 ist eine Gate-Elektrode vom P⁺-Typ 23 ausgebildet. P⁺-Source/Drain-Bereiche 24 sind so ausgebildet, dass zwischen ihnen ein unter der Gate-Elektrode 23 bereitgestellter Kanalbereich 21 liegt. Endbereiche, die zwischen den P⁺-Source/Drain-Bereichen 24 hervorragen und einander gegenüberliegen, sind jeweils Erweiterungsbereiche 24e.
In einem dem Erweiterungsbereich 24e benachbarten Bereich ist jeweils ein N^--Taschenbereich 27 von dem Erweiterungsbereich 24e bis zu einem Teil des Kanalbereichs ausgebildet. Weiterhin ist auf beiden Seitenoberflächen der Gate-Elektrode 23 jeweils eine Seitenwand 26 ausgebildet. Weiterhin ist in einer Oberfläche des P⁺-Source/Drainbereichs 24 und in einem oberen Schichtbereich der Gate-Elektrode 23 jeweils ein Silizidbereich 24s bzw. ein Silizidbereich 23s ausgebildet.
Somit wird der PMOS-Transistor Q2 gebildet durch die Gate- Oxidschicht 22, die Gate-Elektrode 23, die P⁺-Source/Drain- Bereiche 24, die Seitenwände 26 und die N^--Taschenbereiche 27.
In dem Bildungsbereich für variable Kapazitäten vom n-Typ A3 ist auf einer Oberfläche des n-Wannenbereichs 31 selektiv eine Gate-Oxidschicht 32 ausgebildet, und auf der Gate-Oxidschicht 32 ist eine Gate-Elektrode vom N⁺-Typ 33 ausgebildet. N⁺- Fangelektrodenbereiche 34 sind so ausgebildet, dass zwischen ihnen ein Kanalbereich als ein unter der Gate-Elektrode 33 bereitgestellter Oberflächenbereich des p-Wannenbereichs 31 liegt. Endbereiche, die zwischen den N⁺-Fangelektrodenbereichen 34 hervorragen und einander gegenüberliegen, sind jeweils Erweiterungsbereiche 34e.
Weiterhin ist auf beiden Seitenoberflächen der Gate-Elektrode 33 jeweils eine Seitenwand 36 ausgebildet. Weiterhin ist in einer Oberfläche des N⁺-Fangelektrodenbereichs 34 und in einem oberen Schichtbereich der Gate-Elektrode 33 jeweils ein Silizidbereich 34s bzw. ein Silizidbereich 33s ausgebildet.
Somit wird eine variable Kapazität vom n-Typ (N⁺-Gate/N^-- Substrat) C1 gebildet durch die Gate-Oxidschicht 32, die Gate- Elektrode 33, die N⁺-Absaugelektrodenbereiche 34 und die Seitenwände 36. Genauer gesagt wird die variable Kapazität vom n- Typ C1 eine Kapazität vom isolierten Gate-Typ, in der die N⁺- Absaugelektrodenbereiche 34 eine der Elektroden bilden, die Gate-Elektrode 33 die andere Elektrode und die Gate-Oxidschicht 32 die Isolierschicht zwischen den Elektroden. Durch Anlegen einer Gate-Spannung an die Gate-Elektrode 33 ist es möglich, einen Kapazitätswert variabel einzustellen, in dem die Ausdehnung einer Verarmungsschicht in der unter der Gate-Elektrode 33 bereitgestellten n-Wannenbereich 31 verändert wird.
In dem Bildungsbereich für variable Kapazitäten vom p-Typ A4 ist auf einer Oberfläche des p-Wannenbereichs 41 selektiv eine Gate-Oxidschicht 42 ausgebildet, und auf der Gate-Oxidschicht 42 ist eine Gate-Elektrode vom P⁺-Typ 43 ausgebildet. P⁺ -Fangelektrodenbereiche 44 sind so ausgebildet, dass zwischen ihnen ein unter der Gate-Elektrode 43 bereitgestellter Kanalbereich liegt. Endbereiche, die zwischen den P⁺-Fangelektrodenbereichen 44 hervorragen und einander gegenüberliegen, sind jeweils Erweiterungsbereiche 44e.
Weiterhin ist auf beiden Seitenoberflächen der Gate-Elektrode 33 jeweils eine Seitenwand 46 ausgebildet. Weiterhin ist in einer Oberfläche des P⁺-Fangelektrodenbereichs 44 und in einem oberen Schichtbereich der Gate-Elektrode 43 jeweils ein Silizidbereich 44s bzw. ein Silizidbereich 43s ausgebildet.
Somit wird eine variable Kapazität vom p-Typ (P⁺-Gate/P^-- Substrat) C2 gebildet durch die Gate-Oxidschicht 42, die Gate- Elektrode 43, die P⁺-Absaugelektrodenbereiche 44 und die Seitenwände 46. Genauer gesagt wird die variable Kapazität vom p- Typ C2 eine Kapazität vom isolierten Gate-Typ, in der die P⁺- Absaugelektrodenbereiche 44 eine der Elektroden bilden, die Gate-Elektrode 43 die andere Elektrode und die Gate-Oxidschicht 42 die Isolierschicht zwischen den Elektroden. Durch Anlegen einer Gate-Spannung an die Gate-Elektrode 43 ist es möglich, einen Kapazitätswert variabel einzustellen, in dem die Ausdehnung einer Verarmungsschicht in der unter der Gate-Elektrode 43 bereitgestellten p-Wannenbereich 41 verändert wird.
Wie oben beschrieben, sind in der Halbleitervorrichtung nach der ersten Ausführungsform die Taschenbereiche in dem MOS- Transistor vorhanden. Daher ist es möglich, einen MOS- Transistor zu gewinnen, in dem ein Kurzkanaleffekt unterdrückt wird.
Andererseits sind in der variablen Kapazität keine Taschenbereiche (Bereiche eines umgekehrten Leitungstyps, die an die Absaugelektrodenbereiche angrenzen) vorhanden. Insbesondere ist in einem Bereich in der Nachbarschaft der Absaugelektrodenbereiche der variablen Kapazität überhaupt kein Bereich mit einer gegenüber den Absaugelektrodenbereichen umgekehrten Leitungstyp vorhanden. Daher ist ein Serienwiderstand gering und ein Q-Wert wird nicht verschlechtert.
Als Halbleitervorrichtung nach der ersten Ausführungsform kann so eine Halbleitervorrichtung gewonnen werden mit einem MOS- Transistor, der einen Kurzkanaleffekt unterdrückt, und mit einer variablen Kapazität, in der ein Serienwiderstand gering ist und ein Q-Wert nicht verschlechtert wird.
Fig. 2 bis 7 sind Querschnitte, die ein Verfahren zum Herstellen der Halbleitervorrichtung nach der ersten Ausführungsform zeigen. Mit Bezug auf diese Zeichnungen wird im folgenden eine Vorgehensweise zum Herstellen der Halbleitervorrichtung nach der ersten Ausführungsform beschrieben.
Wie in Fig. 2 dargestellt, werden als erstes in einem NMOS- Bildungsbereich A1, einem PMOS-Bildungsbereich A2, einem Bildungsbereich für variable Kapazitäten vom n-Typ A3 und einem Bildungsbereich für variable Kapazität vom p-Typ A4, die voneinander getrennt sind, durch ein bekanntes Verfahren ein p- Wannenbereich 11, ein n-Wannenbereich 21, ein n-Wannenbereich 31 und ein p-Wannenbereich 41 gebildet. Dann werden auf einer Oberfläche des p-Wannenbereichs 11 selektiv eine Gate- Oxidschicht 12 und eine Gate-Elektrode vom N⁺-Typ 13 gebildet, auf einer Oberfläche des n-Wannenbereichs 21 selektiv eine Gate-Oxidschicht 22 und eine Gate-Elektrode vom P⁺-Typ 23, auf einer Oberfläche des n-Wannenbereichs 31 einer Gate-Oxidschicht 32 und eine Gate-Elektrode vom N⁺-Typ 33 und auf einer Oberfläche des p-Wannenbereichs 41 eine Gate-Oxidschicht 42 und eine Gate-Elektrode vom P⁺-Typ 43.
Wie in Fig. 3 dargestellt, wird auf dem gesamten Bereich außer dem NMOS-Bildungsbereich A1 ein Resist 51 gebildet, und mit der Gate-Elektrode 13 als Maske werden ausschließlich in dem NMOS- Bildungsbereich A1 durch Veränderung einer Implantierungsenergie hintereinander p-Dotierungsionen 61 und n-Dotierungsionen 62 implantiert und diffundiert. Somit werden jeweils ein P^-- Diffusionsbereich 19 und ein N^--Erweiterungsbereich 18 gebildet.
Als besonderes Beispiel für die Implantation des n-Dotierungs- Ions 62 kann vorgeschlagen werden, dass Arsen-Ionen mit einer Implantierungsenergie von 3 bis 20 keV, einer Dosis von 1 × 10¹⁴ bis 1 × 10¹⁵/cm² und einem Implantationswinkel von 0° implantiert werden.
Weiterhin kann als ein besonderes Beispiel für die Implantation des p-Dotierungs-Ions 61 vorgeschlagen werden, dass Bor-Ionen mit einer Implantationsenergie von 10 bis 20 keV, einer Dosis von 1 × 10¹³ bis 3 × 10¹³/cm² und einem Implantationswinkel von 0 bis 45° implantiert werden.
Wie in Fig. 4 dargestellt, wird anschließend der Resist 51 entfernt und dann auf dem gesamten Bereich außer auf dem Bildungsbereich für variable Kapazitäten von n-Typ A3 ein Resist 52 gebildet. Anschließend werden ausschließlich in den Bildungsbereich für variable Kapazitäten vom n-Typ A3 n-Dotierungs-Ionen 63 implantiert, zum Beispiel genauso wie bei der Implantation des n-Dotierungs-Ions 62. Demzufolge wird ein N^-- Erweiterungsbereich 38 gebildet. In diesem Fall kann ebenso vorgeschlagen werden, dass n-Dotierungs-Ionen unter denselben Bedingungen implantiert werden wie das unten beschriebene n- Dotierungs-Ion 64, wodurch weiterhin N^--Taschenbereiche gebildet werden.
Wie in Fig. 5 dargestellt, wird anschließend der Resist 52 entfernt und dann auf dem gesamten Bereich außer dem PMOS- Bildungsbereich A2 ein Resist 53 gebildet, und mit der Gate- Elektrode 23 als Maske werden ausschließlich in dem PMOS- Bildungsbereich A2 durch Veränderung einer Implantierungsenergie hintereinander n-Dotierungsionen 64 und p-Dotierungsionen 65 implantiert und diffundiert. Somit werden jeweils ein n^-- Diffusionsbereich 29 und ein P^--Erweiterungsbereich 28 gebildet.
Als besonderes Beispiel für die Implantation des p-Dotierungs- Ions 65 kann vorgeschlagen werden, dass BF₂-Ionen mit einer Implantierungsenergie von 3 bis 10 keV, einer Dosis von 1 × 10¹⁴ bis 1 × 10¹⁵/cm² und einem Implantationswinkel von 0° implantiert werden.
Weiterhin kann als ein besonderes Beispiel für die Implantation des n-Dotierungs-Ions 64 vorgeschlagen werden, dass Arsen-Ionen mit einer Implantationsenergie von 50 bis 150 keV, einer Dosis von 1 × 10¹³ bis 3 × 10¹³/cm² und einem Implantationswinkel von 0 bis 45° implantiert werden.
Wie in Fig. 6 dargestellt, wird anschließend der Resist 53 entfernt und dann auf dem gesamten Bereich außer auf dem Bildungsbereich für variable Kapazitäten von p-Typ A4 ein Resist 54 gebildet. Anschließend werden ausschließlich in den Bildungsbereich für variable Kapazitäten vom p-Typ A4 p-Dotierungs-Ionen 66 implantiert, zum Beispiel genauso wie bei der Implantation des p-Dotierungs-Ions 65. Demzufolge wird ein P^-- Erweiterungsbereich 48 gebildet. In diesem Fall kann ebenso vorgeschlagen werden, dass p-Dotierungs-Ionen unter denselben Bedingungen implantiert werden wie das p-Dotierungs-Ion 61, wodurch weiterhin P^--Taschenbereiche gebildet werden.
Wenn wie in Fig. 7 dargestellt der Resist 54 entfernt wird, ist es möglich, einen Aufbau zu erhalten, bei dem ein P^-- Diffusionsbereich 19 und ein N^--Diffusionsbereich 29 als Taschenbereiche nur in den MOS-Transistor-Bildungsbereichen A1 und A2 vorhanden sind und dass in den Bildungsbereichen für variable Kapazitäten A3 und A4 kein Diffusionsbereich als Taschenbereich vorhanden ist.
Nachfolgend kann der in Fig. 1 dargestellte Aufbau durch Verwendung eines bekannten Verfahrens zum Bilden eines MOS- Transistors und einer variablen Kapazität erzielt werden. In dem in Fig. 1 dargestellten Aufbau wird eine Seitenwand gebildet, dann werden Source/Drain-Bereiche (bzw. Absaugelektrodenbereiche) gebildet, und weiterhin werden das innere einer Oberfläche der Source/Drain-Bereiche (bzw. Absaugelektrodenbereiche) und ein oberer Lagenabschnitt der Gate-Elektrode wird durch einen selbstausrichtenden Siliziervorgang (Salizidierung) silizidiert, wodurch ein Silizidbereich gebildet und ein Widerstandswert verringert wird.
Als besonderes Beispiel für die Bildung der N⁺ -Source/Drainbereiche 14 des NMOS-Transistors Q1 kann vorgeschlagen werden, dass Arsen-Ionen mit einer Implantierungsenergie von 20 bis 70 keV, einer Dosis von 1 × 10¹⁵ bis 1 × 10¹⁶/cm² und einem Implantationswinkel von 0° bis 30° implantiert werden.
Weiterhin kann als ein besonderes Beispiel für die Bildung der P⁺-Source/Drainbereiche des PMOS-Transistors Q2 vorgeschlagen werden, dass BF₂-Ionen mit einer Implantationsenergie von 10 bis 30 keV, einer Dosis von 1 × 10¹⁵ bis 1 × 10¹⁶/cm² und einem Implantationswinkel von 0 bis 30° implantiert werden.
Für das Silizid wird z. B. CoSi₂, TiSi₂, NiSi₂ oder Ähnliches verwendet.
Während in der vorliegenden Ausführungsform sowohl variable Kapazitäten vom n-Typ als auch vom p-Typ gebildet werden, könnte auch bloß eine Art von variablen Kapazitäten gebildet werden. Vorzugsweise wird eine variable Kapazität vom einem solchen Typ ausgebildet, wie es für die zu bildende Schaltung vorteilhaft ist. Die variable Kapazität vom n-Typ hat einen niedrigen Widerstandswert einer Serienwiderstandskomponente eines Substratabschnitts und einen Q-Wert. In diesem Hinblick ist die variable Kapazität vom n-Typ besser.
Fig. 8 ist ein Querschnitt, der einen Aufbau einer Halbleitervorrichtung mit einem MOS-Transistor und einer variablen Kapazität nach einer zweiten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 8 dargestellt, ist auf einem Trägersubstrat 3 eine vergrabene Oxidschicht 4 ausgebildet, und eine auf der vergrabenen Oxidschicht 4 ausgebildete SOI-Schicht 5 ist durch eine (nicht dargestellte) Isolierschicht oder ähnliches aufgetrennt in einen NMOS-Bildungsbereich A1, einen PMOS- Bildungsbereich A2, einen Bildungsbereich für variable Kapazitäten vom n-Typ A3 und einen Bildungsbereich für variable Kapazitäten vom p-Typ A4.
In dem NMOS-Bildungsbereich A1, dem PMOS-Bildungsbereich A2, dem Bildungsbereich für variable Kapazitäten vom n-Typ A3 und dem Bildungsbereich für variable Kapazitäten vom p-Typ A4 sind jeweils ein NMOS-Transistor Q1, ein PMOS-Transistor Q2, eine variable Kapazität vom n-Typ C1 und eine variable Kapazität vom p-Typ C2 mit demselben Aufbau wie bei der ersten Ausführungsform ausgebildet.
In der Halbleitervorrichtung nach der zweiten Ausführungsform sind somit die MOS-Transistoren Q1 und Q2 und die variablen Kapazitäten C1 und C2, die denen der ersten Ausführungsform ähneln, auf dem SOI-Substrat (dem Trägersubstrat 3, der vergrabenen Oxidschicht 4 und der SOI-Schicht 5) ausgebildet. Dementsprechend sind der Aufbau und das Herstellungsverfahren dieselben wie bei der ersten Ausführungsform, außer dass ein Volumensubstrat durch ein SOI-Substrat ersetzt ist.
Fig. 9 ist eine Ansicht, die den Einfluss eines Hochfrequenzstroms der variablen Kapazität vom n-Typ nach der zweiten Ausführungsform veranschaulicht. Wie in Fig. 9 dargestellt, verläuft in der variablen Kapazität vom n-Typ C1 ein Hochfrequenzstrompfad CP1 hauptsächlich zwischen den N⁺ -Absaugelektrodenbereichen 34 in der Nachbarschaft einer Gate-Oxidschicht 32 und einer Gate-Elektrode 33. Daher wird die Eigenschaft einer veränderlichen Kapazität nicht wesentlich verschlechtert.
Fig. 10 ist eine Ansicht, die den Einfluss eines hochfrequenten Stromes einer variablen Kapazität vom n-Typ verdeutlicht, bei der in dem SOI-Substrat Taschenbereiche ausgebildet sind. Wie in Fig. 10 dargestellt, ist eine Dicke der SOI-Schicht 5 kleiner als die des Volumensubstrats, so dass ein (als gestrichelte Linie dargestellter) Teil eines durch eine variable Kapazität CIP verlaufenden Hochfrequenzstrompfads CP2 unwirksam gemacht und ein Serienwiderstand erhöht wird. Demzufolge gibt es eine starke Verschlechterung.
Wenn P^--Taschenbereiche 37 vorhanden sind, wird ein nachteilhafter Einfluss auf den Hochfrequenzstrompfad CP2 vergrößert. Für den SOI-Aufbau ist daher der Aufbau entsprechend der zweiten Ausführungsform, bei dem in der variablen Kapazität keine Taschenbereiche ausgebildet sind, sehr effektiv.
Fig. 11 ist ein Querschnitt, der einen Aufbau einer Halbleitervorrichtung mit einem MOS-Transistor und einer variablen Kapazität nach einer dritten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 11 dargestellt, sind anstelle der variablen Kapazitäten vom Anreicherungstyp C1 und C2 variable Kapazitäten vom Inversionstyp C3 und C4 bereitgestellt. Insbesondere unterscheidet sich der Aufbau entsprechend der dritten Ausführungsform von dem in Fig. 1 dargestellten Aufbau der ersten Ausführungsform darin, dass anstelle des n-Wannenbereichs 31 ein p-Wannenbereich 30 bereitgestellt ist und anstelle des p-Wannenbereiches 41 ein n-Wannenbereich 40.
Insbesondere haben die variable Kapazität vom n-Typ C3 (N⁺-Gate/P^-- Substrat/N⁺-S/D-Typ) und die variable Kapazität vom p- Typ C4 (P⁺-Gate/N^--Substrat/P⁺-S/D-Typ) jeweils einen Aufbau, der dem des NMOS-Transistors bzw. des PMOS-Transistors entspricht, und sie unterscheiden sich von dem NMOS-Transistor Q1 und dem PMOS-Transistor Q2 darin, dass keine den Taschenbereichen 17 und 27 entsprechende Taschenbereiche bereitgestellt sind.
Auch wenn in der variablen Kapazität mit dem Inversionstypaufbau die Taschenbereiche bereitgestellt sind, haben die Taschenbereiche und der jeweilige Substratbereich (der p-Wannenbereich 30 bzw. der n-Wannenbereich 40) denselben Leitungstyp. Anders als bei der variablen Kapazität vom Anreicherungstyp wird daher ein Widerstandswert einer Serienwiderstandskomponente des Substratbereiches nicht erhöht.
Wenn die Taschenbereiche ausgebildet sind, wird jedoch die Verteilung einer Dotierungsdichte in der Richtung der Kanallänge ungleichförmig. Daher tritt das Problem auf, dass für eine Schwellenspannung eines MOS-Transistors eine Verteilung in Richtung des Kanals entsteht und dass es schwer ist, einen Kapazitätswert der variablen Kapazität in Abhängigkeit von der Gate-Spannung abzuschätzen.
Durch den Aufbau entsprechend der dritten Ausführungsform, bei dem in der variablen Kapazität des Inversionstyps die Taschenbereiche nicht bereitgestellt sind, kann dementsprechend erreicht werden, dass die Genauigkeit beim Abschätzen des Kapazitätswerts der variablen Kapazität verbessert wird.
Eine vierte Ausführungsform stellt ein Verfahren zum Herstellen einer Halbleitervorrichtung bereit, dass sich von dem Verfahten zum Erzielen des Aufbaus nach der ersten Ausführungsform unterscheidet. Während bei dem Herstellungsverfahren nach der ersten Ausführungsform die Schritte zum Bilden der Erweiterungsbereiche für den MOS-Transistor und die variable Kapazität unabhängig voneinander ausgeführt werden, können in der vierten Ausführungsform eine Mehrzahl von Erweiterungsbereichen zur gleichen Zeit unter denselben Bedingungen gebildet werden.
Fig. 12 bis 15 sind Querschnitte, die ein Verfahren zum Herstellen einer Halbleitervorrichtung nach der vierten Ausführungsform zeigen. Mit Bezug auf die Zeichnungen wird im folgenden eine Vorgehensweise zum Herstellen einer Halbleitervorrichtung nach der vierten Ausführungsform beschrieben.
Als erstes wird in derselben Weise wie bei der ersten Ausführungsform der in Fig. 2 dargestellte Aufbau erzielt. Wie in Fig. 12 dargestellt, wird dann auf dem gesamten Bereich außer auf dem NMOS-Bildungsbereich A1 und dem Bildungsbereich für variable Kapazitäten vom n-Typ A3 ein Resist 55 gebildet. Anschließend wird unter Verwendung einer Gate-Elektrode 13 und einer Gate-Elektrode 33 als Maske n-Dotierungsionen 67 ausschließlich in den NMOS-Bildungsbereich A1 und den Bildungsbereich für variable Kapazitäten vom n-Typ A3 implantiert. Demzufolge werden zur gleichen Zeit ein N^--Erweiterungsbereich 18 und ein N^--Erweiterungsbereich 38 gewonnen. Die n- Dotierungsionen 67 werden mit einem Implantationswinkel von 0° implantiert.
Wie in Fig. 13 dargestellt, wird anschließend auf dem gesamten Bereich außer auf dem NMOS-Bildungsbereich A1 ein Resist 56 gebildet. Dann werden unter Verwendung der Gate-Elektrode 13 als Maske p-Dotierungsionen 68 ausschließlich in den NMOS- Bildungsbereich A1 implantiert und diffundiert. Demzufolge wird ein P^--Diffusionsbereich 19 gebildet. Die p-Dotierungs-Ionen 68 werden schräg implantiert mit einer höheren Implantationsenergie als bei den n-Dotierungs-Ionen 67.
Wie in Fig. 14 dargestellt, wird dann auf dem gesamten Bereich außer auf dem PMOS-Bildungsbereich A2 und dem Bildungsbereich für variable Kapazitäten vom p-Typ A4 ein Resist 57 gebildet. Anschließend wird unter Verwendung einer Gate-Elektrode 23 und einer Gate-Elektrode 43 als Maske p-Dotierungsionen 69 ausschließlich in den PMOS-Bildungsbereich A2 und den Bildungsbereich für variable Kapazitäten vom p-Typ A4 implantiert. Demzufolge werden zur gleichen Zeit ein P^--Erweiterungsbereich 28und ein P^--Erweiterungsbereich 48 gewonnen. Die p- Dotierungsionen 69 werden mit einem Implantationswinkel von 0° implantiert.
Wie in Fig. 15 dargestellt, wird anschließend auf dem gesamten Bereich außer auf dem PMOS-Bildungsbereich A2 ein Resist 58 gebildet. Dann werden unter Verwendung der Gate-Elektrode 23 als Maske n-Dotierungsionen 70 ausschließlich in den PMOS-Bildungsbereich A2 implantiert und diffundiert. Demzufolge wird ein N^-- Diffusionsbereich 29 gebildet. Die n-Dotierungs-Ionen 70 werden schräg implantiert mit einer höheren Implantationsenergie als bei den p-Dotierungs-Ionen 69.
Anschließend kann unter Verwendung des bekannten Verfahrens zum Bilden eines MOS-Transistors und einer variablen Kapazität der in Fig. 1 dargestellte Aufbau erzielt werden.
Bei dem Verfahren zum Herstellen einer Halbleitervorrichtung nach der vierten Ausführungsform wird somit in dem MOS- Transistor und der variablen Kapazität, die denselben Leitungstyp aufweisen, der Erweiterungsbereich gleichzeitig gebildet. Verglichen mit dem Verfahren zum Herstellen einer Halbleitervorrichtung nach der ersten Ausführungsform können daher zwei Ionenimplantierungsschritte weggelassen werden.
Fig. 16 ist ein Querschnitt, der den Aufbau einer Halbleitervorrichtung mit einem MOS-Transistor und einer variablen Kapazität nach einer fünften Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 16 dargestellt, sind anstelle der variablen Kapazitäten C1 und C2 mit Erweiterungsbereichen variable Kapazitäten C5 und C6 ohne Erweiterungsbereiche bereitgestellt. Insbesondere sind im Vergleich mit dem in Fig. 1 dargestellten Aufbau nach der ersten Ausführungsform die N⁺- Absaugelektrodenbereiche 34 mit Erweiterungsabschnitt 34e durch N⁺-Absaugelektrodenbereiche 35 ohne Erweiterungsbereiche ersetzt und die P⁺-Absaugelektrodenbereiche 44 mit Erweiterungsabschnitt 44e durch P⁺-Absaugelektrodenbereiche 45 ohne Erweiterungsbereich. Der restliche Aufbau ist derselbe wie bei der in Fig. 1 dargestellten ersten Ausführungsform.
Ein Verfahren zum Herstellen einer Halbleitervorrichtung entsprechend der fünften Ausführungsform unterscheidet sich von dem Verfahren zum Herstellen einer Halbleitervorrichtung nach der ersten Ausführungsform darin, dass die in Fig. 4 und 6 dargestellten Schritte zum Herstellen der N^--Erweiterungsbereiche 38 und der P^--Erweiterungsbereiche 48 weggelassen werden.
Bei dem Verfahren zum Herstellen einer Halbleitervorrichtung nach der fünften Ausführungsform wird somit der Schritt zum Bilden der Erweiterungsbereiche einer variablen Kapazität weggelassen. Dementsprechend können im Vergleich zu dem Verfahren zum Herstellen einer Halbleitervorrichtung nach der ersten Ausführungsform zwei Schritte weggelassen werden, d. h. der Schritt zum Bilden eines Resists und der Schritt zum Ionenimplantieren.
Auch wenn in der Halbleitervorrichtung nach der fünften Ausführungsform die variable Kapazität nicht die Wirkung durch Bereitstellung der Erweiterungsbereiche erzielen kann, kann in derselben Weise wie bei jeder der ersten bis vierten Ausführungsform die Wirkung des Nichtbereitstellens eines Taschenbereiches erzielt werden.
Fig. 17 ist ein Querschnitt, der einen Aufbau einer Halbleitervorrichtung mit einem MOS-Transistor und einer variablen Kapazität nach einer sechsten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 17 dargestellt, sind anstelle der variablen Kapazitäten C1 und C2 variable Kapazitäten C7 und C8 bereitgestellt, die Erweiterungsbereiche mit höheren Konzentrationen aufweisen als bei den variablen Kapazitäten C1 und C2.
Genauer gesagt sind im Vergleich zu dem Aufbau nach der ersten Ausführungsform der in Fig. 4 dargestellte N^- Erweiterungsbereich 38 und der in Fig. 6 dargestellte P^-Erweiterungsbereich 48 so ausgebildet, dass sie Dotierungskonzentrationen aufweisen, die ungefähr 2mal bis 100mal höher liegen als die der N^-- Erweiterungsbereiche 18 und der P^--Erweiterungsbereiche 28 der MOS-Transistoren.
Auch wenn in Fig. 17 die Gatelängen der MOS-Transistoren Q1 und Q2 annähernd gleich sind wie bei der variablen Kapazität C7 und C8, wird die Gatelänge der variablen Kapazität in vielen Fällen tatsächlich größer ausgebildet als die des MOS-Transistors.
Dementsprechend ist der Einfluss eines Kurzkanaleffekts in der variablen Kapazität kleiner als in dem MOS-Transistor. Demzufolge wird eine nachteilhafte Wirkung mit dem Erhöhen der Dotierungskonzentration des Erweiterungsbereiches verringert. Auf der anderen Seite ist es möglich, einen noch größeren Vorteil dadurch zu erzielen, dass mit dem Erhöhen der Dotierungskonzentration des Erweiterungsbereiches eine Serienwiderstandskomponente der variablen Kapazität verringert werden kann.
Während in der vorliegenden Ausführungsform das Beispiel beschrieben ist, bei dem der Erweiterungsbereich mit einer hohen Konzentration ausgebildet ist, können dieselben Wirkungen auch dann erzielt werden, wenn eine Implantationsenergie der Dotierungs-Ionen vergrößert wird, so dass sie annähernd 1,2-mal bis 30-mal so groß ist wie die des MOS-Transistors und eine Tiefe des Erweiterungsbereich auf annähernd den 1,2-fachen bis 30- fachen Wert des MOS-Transistors vergrößert wird.
Wenn eine Vorrichtung einer Skalierung unterzogen wird, wird im allgemeinen auch eine Versorgungsspannung der Skalierung unterzogen und damit verringert. Demzufolge ist es notwendig, eine Schnittstelle zu einem anderen Chip (einer anderen Vorrichtung) bereitzustellen, die mit einer hohen Spannung betrieben werden soll.
Daher ist es nötig, zusätzlich zu einem leistungsfähigen MOS- Transistor im folgenden als "leistungsfähiger Transistor" bezeichnet), der der Skalierung in der Vorrichtung unterliegt, einen mit einer Spannung von 3,3 V oder 5,0 V kompatiblen MOS- Transistor für eine hohe Spannung (im folgenden als "Transistor für eine hohe Spannung" bezeichnet) herzustellen.
Im Vergleich mit dem leistungsfähigen Transistor hat der Transistor für eine hohe Spannung eine größere Gatelänge, und seine Gate-Oxidschicht hat eine größere Dicke. Weiterhin sind die Erweiterungsbereiche unter verschiedenen Bedingungen ausgebildet, und Taschenbereiche sind in vielen Fällen nicht ausgebildet. Die Erweiterungsbereiche sind unter verschiedenen Bedingungen gebildet, um eine Toleranz gegenüber heißen Ladungsträgern zu erhöhen, so dass bei einer hohen Spannung kein S/D- Durchbruchsphänomen auftritt wie zum Beispiel Durchgriff. Taschenbereiche brauchen deshalb nicht ausgebildet zu werden, weil die Gatelänge groß ist.
Fig. 18 ist ein Diagramm, das den Aufbau eines Layouts einer Halbleitervorrichtung mit einem MOS-Transistor und einer variablen Kapazität nach einer siebten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 18 dargestellt, besteht die Halbleitervorrichtung nach der siebten Ausführungsform aus einem Bildungsbereich für leistungsfähige Transistoren E1, einem Bildungsbereich für Transistoren für eine hohe Spannung E2 und einem Bildungsbereich für variable Kapazitäten E3, und ein leistungsfähiger Transistor, ein Transistor für eine hohe Spannung und eine variable Kapazität sind jeweils in den Bildungsbereichen E1 bis E3 bereitgestellt.
Fig. 19 ist ein Querschnitt, der den Aufbau des Bildungsbereichs für Transistoren für eine hohe Spannung E2 und des Bildungsbereichs für variable Kapazitäten E3 in der Halbleitervorrichtung nach der siebten Ausführungsform zeigt.
In einem NMOS-Bildungsbereich A5 des Bildungsbereichs für Transistoren für eine hohe Spannung E2 ist auf einer Oberfläche eines als Substratbereich dienenden p-Wannenbereichs 71 selektiv eine Gate-Oxidschicht 72 ausgebildet, und auf der Gate- Oxidschicht 72 ist eine Gate-Elektrode vom N⁺-Typ 73 ausgebildet. N⁺-Source/Drain-Bereiche 74 sind so ausgebildet, dass zwischen ihnen ein unter der Gate-Elektrode 73 bereitgestellter Kanalbereich liegt, und einander zwischen den N⁺-Source/Drain- Bereichen 74 gegenüberliegende Endbereiche sind jeweils die Erweiterungsbereiche 74e.
Darüber hinaus ist auf beiden Seitenoberflächen der Gate- Elektrode 73 jeweils eine Seitenwand 76 ausgebildet. Weiterhin sind in einer Oberfläche der N⁺-Source/Drain-Bereiche 74 und in einem oberen Schichtbereich der Gate-Elektrode 73 jeweils ein Silizidbereich 74s bzw. ein Silizidbereich 72s ausgebildet.
Ein NMOS-Transistor Q3 für eine hohe Spannung wird somit gebildet aus der Gate-Oxidschicht 72, der Gate-Elektrode 73, den N⁺- Source/Drain-Bereichen 74 und den Seitenwänden 76.
In einem PMOS-Bildungsbereich A6 des Bildungsbereichs für Transistoren für eine hohe Spannung E2 ist auf einer Oberfläche eines n-Wannenbereichs 81 selektiv eine Gate-Oxidschicht 82 ausgebildet, und auf der Gate-Oxidschicht 72 ist eine Gate- Elektrode vom P⁺-Typ 83 ausgebildet. P⁺-Source/Drain-Bereiche 84 sind so ausgebildet, dass zwischen ihnen ein unter der Gate- Elektrode 83 bereitgestellter Kanalbereich liegt, und einander zwischen den P⁺-Source/Drain-Bereichen 84 gegenüberliegende Endbereiche sind jeweils die Erweiterungsbereiche 84e.
Darüber hinaus ist auf beiden Seitenoberflächen der Gate- Elektrode 83 jeweils eine Seitenwand 86 ausgebildet. Weiterhin sind in einer Oberfläche der P⁺-Source/Drain-Bereiche 84 und in einem oberen Schichtbereich der Gate-Elektrode 83 jeweils ein Silizidbereich 84s bzw. ein Silizidbereich 82s ausgebildet.
Ein PMOS-Transistor Q4 für eine hohe Spannung wird somit gebildet aus der Gate-Oxidschicht 82, der Gate-Elektrode 83, den P⁺- Source/Drain-Bereichen 84 und den Seitenwänden 86.
Der in dem Bildungsbereich für leistungsfähige Transistoren E1 ausgebildete leistungsfähige Transistor ist mit demselben Aufbau bereitgestellt wie zum Beispiel der in Fig. 1 dargestellte NMOS-Transistor Q1 bzw. der PMOS-Transistor Q2, was in Fig. 19 nicht dargestellt ist.
Der NMOS-Transistor für eine hohe Spannung Q3 und der PMOS- Transistor für eine hohe Spannung Q4 unterscheiden sich von dem leistungsfähigen NMOS-Transistor Q1 bzw. dem leistungsfähigen PMOS-Transistor Q2 darin, dass ihre Gatelängen größer sind, ihre Gate-Oxidschichten eine größere Dicke aufweisen, die Erweiterungsbereiche unter verschiedenen Bedingungen ausgebildet sind und die Taschenbereiche nicht ausgebildet sind.
In einem Bildungsbereich für variable Kapazitäten vom n-Typ A3 und einem Bildungsbereich für variable Kapazitäten vom p-Typ A4 in dem Bildungsbereich für variable Kapazitäten E3 werden jeweils eine variable Kapazität vom n-Typ C1 bzw. eine variable Kapazität vom p-Typ C2 ausgebildet.
Die variable Kapazität vom n-Typ C1 und die variable Kapazität vom p-Typ C2 haben denselben grundlegenden Aufbau wie die in Fig. 1 dargestellte variable Kapazität vom n-Typ C1 bzw. die variable Kapazität vom p-Typ C2 nach der ersten Ausführungsform.
Sowohl in der variablen Kapazität vom n-Typ C1 als auch in der variablen Kapazität vom p-Typ C2 ist ein Erweiterungsbereich so ausgeführt, dass er eine höhere Dotierungskonzentration als der Erweiterungsbereich des NMOS-Transistors Q1 bzw. des PMOS- Transistors Q2 aufweist und dass die Gatelänge unter denselben Bedingungen (zumindest mit einer annähernd gleichen Dotierungskonzentration) verglichen mit den NMOS-Transistor für eine hohe Spannung Q2 bzw. dem PMOS-Transistor für eine hohe Spannung Q4 gleich ist. In der variablen Kapazität vom n-Typ C1 und der variablen Kapazität vom p-Typ C2 haben darüber hinaus die Gate- Oxidschichten die gleiche Dicke wie bei den NMOS-Transistor Q1 bzw. dem PMOS-Transistor Q2.
In der Halbleitervorrichtung mit einem solchen Aufbau nach der siebten Ausführungsform können die Erweiterungsbereiche in dem NMOS-Transistor für eine hohe Spannung Q3 und der variablen Kapazität vom n-Typ C1 in demselben Schritt gebildet werden. Ebenso können die Erweiterungsbereiche des PMOS-Transistors für eine hohe Spannung Q4 und der variablen Kapazität vom p-Typ C2 in demselben Schritt gebildet werden. Daher ist es möglich, eine Halbleitervorrichtung mit einer variablen Kapazität zu erhalten, deren Serienwiderstandskomponente verringert ist, während die Anzahl der Herstellungsschritte minimiert ist.
In einigen Fällen soll darüber hinaus der Erweiterungsbereich des Transistors für eine hohe Spannung als ein LDD-Bereich gebildet werden mit einer Dotierungskonzentration, die in etwa dem des Erweiterungsbereiches des leistungsfähigen Transistors entspricht. In diesen Fällen wird eine Implantationsenergie erhöht und der Erweiterungsbereich tief ausgebildet.
Dementsprechend können dadurch, dass der Erweiterungsbereich der variablen Kapazität vergleichsweise tief ausgebildet ist unter denselben Bedingungen wie bei dem Erweiterungsbereich des Transistors für eine hohe Spannung dieselben Wirkungen erzielt werden wie in der Halbleitervorrichtung nach der sechsten Ausführungsform.
Eine achte Ausführungsform stellt eine Halbleitervorrichtung bereit mit einem Aufbau, der einen MOS-Transistor und eine variable Kapazität beinhaltet, bei denen die Kanalbereiche jeweils unterschiedliche Dotierungskonzentrationen aufweisen. In der Halbleitervorrichtung nach der achten Ausführungsform sind die Dotierungskonzentrationen der Kanalregionen in dem MOS- Transistor und in der variablen Kapazität so eingestellt, dass sie voneinander verschieden sind, so dass ein Freiheitsgrad beim Entwurf der Vorrichtung verbessert werden kann, zum Beispiel dass eine Schwellspannung getrennt eingestellt werden kann.
Fig. 20 ist ein Querschnitt, der einen Aufbau der Halbleitervorrichtung mit dem MOS-Transistor und der variablen Kapazität nach der achten Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 20 ist ein in einem PMOS-Bildungsbereich A2 zu bildender PMOS-Transistor Q2 derselbe wie der in Fig. 1 dargestellte PMOS-Transistor Q2 nach der ersten Ausführungsform.
Andererseits weist eine in einem Bildungsbereich für variable Kapazitäten vom n-Typ A3 zu bildende variable Kapazität vom n- Typ C9 benachbart zu den Erweiterungsbereichen 34e P^- -Taschenbereiche 37 auf, und ein zwischen den N⁺ -Absaugelektrodenbereichen 34 bereitgestellter n-Wannenbereich 31 wirkt als ein Kanalbereich mit hoher Konzentration 31c. Der übrige Aufbau ist derselbe wie bei der in Fig. 1 dargestellten variablen Kapazität vom n-Typ C1 nach der ersten Ausführungsform.
Die variable Kapazität vom n-Typ C9 beinhaltet den Kanalbereich mit hoher Konzentration 31c, der eine höhere n-Dotierungskonzentration aufweist als die anderen Bereiche des n- Wannenbereichs 31. Der Kanalbereich mit hoher Konzentration 31c kann die P^--Taschenbereiche 37 aufheben, um sie zu einer Verringerung einer Serienwiderstandskomponente hinreichend zu kompensieren. Daher kann ein Q-Wert der variablen Kapazität wesentlich erhöht werden.
Wenn in dem in Fig. 20 dargestellten Aufbau eine Kanalkonzentration zwischen dem PMOS-Transistor Q2 und der variablen Kapazität vom n-Typ C9 verändert werden soll, wird somit in der variablen Kapazität vom n-Typ C9 der Kanalbereich mit hoher Konzentration 31c bereitgestellt, wodurch der Q-Wert der variablen Kapazität erhöht wird. Insbesondere ist der in Fig. 20 dargestellte Aufbau ein wünschenswertes Beispiel, bei dem die Dotierungskonzentration der jeweiligen Kanalbereiche des MOS- Transistors bzw. der variablen Kapazität so eingestellt sind, dass sie voneinander verschieden sind, wodurch ein Freiheitsgrad eines Entwurfs verbessert wird. Nachdem der n-Wannenbereich 31 gebildet ist, wird zum Gewinnen des Kanalbereichs mit hoher Konzentration 31c in einen oberen Schichtbereich der n-Wannenregion 31 weiter eine n-Dotierung implantiert. Insbesondere ist ein Schritt zum Bilden des Kanalbereichs mit hoher Konzentration 31c getrennt erforderlich.
Während in Fig. 20 nur der PMOS-Transistor und die variable Kapazität vom n-Typ dargestellt sind, können natürlich auch ein NMOS-Transistor und eine variable Kapazität vom p-Typ mit demselben Aufbau gebildet werden.
Fig. 21 ist ein Querschnitt, der einen Teil eines Verfahrens zum Herstellen einer Halbleitervorrichtung mit einem MOS- Transistor und einer variablen Kapazität nach einer neunten Ausführungsform der vorliegenden Erfindung zeigt.
In dem Verfahren zum Herstellen einer Halbleitervorrichtung nach der neunten Ausführungsform werden sowohl in dem MOS- Transistor als auch in der variablen Kapazität Taschenbereiche gebildet.
Es sei angenommen, dass durch eine erste Ionenimplantation und Diffusion mit einem auf einem existierenden Verfahren basierenden Bildungsschritt auf der Seite des MOS-Transistors Source/Drain-Bereiche und auf der Seite der variablen Kapazität Absaugelektrodenbereicbe 34 gebildet worden sind. Für die erste Dotierungsimplantation und Diffusion wird nach der Implantation der n-Dotierung eine Hitzebehandlung durchgeführt, z. B. RTA (Rapid Thermal Anneal = schnelles thermisches Glühen) bei 900 bis 1100°C für 10 bis 120 Sekunden in einer N₂-Atmosphäre. Durch die Hitzebehandlung wird ein bei dem Implantieren der n- Dotierung gebildeter Kristallfehler behoben.
Die nachfolgenden Behandlungen sind dem Herstellungsverfahren nach der neunten Ausführungsform eigen. In der neunten Ausführungsform wird weiterhin eine zweite Dotierungsimplantation und Diffusion nicht über dem MOS-Transistor, sondern nur über der variablen Kapazität durchgeführt, wie in Fig. 21 dargestellt. In einem in Fig. 21 dargestellten Beispiel werden für die zweite Dotierungsimplantation n-Dotierungsionen 91 unter Verwendung einer Gate-Elektrode 33 als Maske implantiert, um eine Wärmbehandlung durchzuführen. Nachfolgend werden N⁺ -Absaugelektrodenbereiche 34h gebildet, so dass schließlich eine variable Kapazität vom n-Typ C15 gewonnen wird.
Beispiele für die zweite. Dotierungsimplantation und Diffusion beinhalten Glühen, das bei einer vergleichsweise niedrigen Temperatur von 500 bis 800°C für ca. 10 bis 120 Minuten nach, der Implantation der n-Dotierung ausgeführt werden soll.
Die zweite Dotierungsimplantation und Diffusion wird nur über der variablen Kapazität ausgeführt, und die Wärmebehandlung wird, wie oben beschrieben, während der Diffusion bei der vergleichsweise niedrigen Temperatur durchgeführt. Dadurch tritt TED (Transient Enhanced Diffusion) als ein Phänomen auf, bei dem ein durch die zweite Dotierungsionenimplantation gebildeter Kristallfehler in einen Wannenbereich der veränderlichen Kapazität eingeführt wird und ein Fehlerabschnitt und eine Dotierung miteinander verbunden und stark diffundiert werden.
Durch das TED-Phänomen werden die Dotierungen in den P^-- Taschenbereichen 37 und den N⁺-Absaugelektrodenbereichen 34h, die in der variablen Kapazität vom n-Typ C15 ausgebildet sind, wieder diffundiert. Dadurch hat das Vorhandensein der P^-- Taschenbereiche 37 nicht so einen Einfluss, dass ein Serienwiderstand verringert wird. Demzufolge ist es möglich, die variable Kapazität vom n-Typ C15 mit einem großen Q-Wert zu gewinnen.
Während Fig. 21 die variable Kapazität vom n-Typ C15 zeigt, kann die vorliegende Erfindung natürlich auch auf eine variable Kapazität vom p-Typ angewendet werden.
Die zweite Implantation kann einen Vorgang beinhalten, bei der n-Dotierungsionen in einer schrägen Richtung implantiert werden.
In diesem Fall kann die Verschlechterung der Widerstandskomponente durch die Taschenbereiche 37 durch die Ionenimplantation in der schrägen Richtung wirksam unterdrückt werden.
Fig. 22 bis 26 sind Querschnitte, die ein Verfahren zum Herstellen einer variablen Kapazität vom n-Typ in einer Halbleitervorrichtung mit MOS-Transistor und einer variablen Kapazität nach einer zehnten Ausführungsform der vorliegenden Erfindung zeigen. Mit Bezug auf diese Zeichnungen wird im folgenden ein Verfahren zum Herstellen einer variablen Kapazität vom n-Typ nach der zehnten Ausführungsform beschrieben.
Wie in Fig. 22 dargestellt, wird zunächst auf einer Oberfläche eines n-Wannenbereichs 31 ein Schichtaufbau mit einer Gate- Oxidschicht 32, einer Gate-Elektrode 33 und einer Oxidschicht 59 für eine Maske selektiv bereitgestellt. Unter Verwendung des Schichtaufbaus als Maske werden n- und p-Dotierungen eingeführt, um jeweils N^--Erweiterungsbereiche 38 und P^-- Diffusionsbereiche 39 zu bilden. Als Material für die zu bildende Gate-Elektrode 33 wird Polysilizium verwendet.
Wie in Fig. 23 dargestellt, wird als nächstes an der Gate- Elektrode isotropes Ätzen von Polysilizium durchgeführt, um einen Randbereich in einer Richtung einer Gatelänge der Gate- Elektrode 33 teilweise zu entfernen. Somit wird eine Gate- Elektrode 33n mit einer kleinen Gatelänge gewonnen.
Wie in Fig. 24 dargestellt, wird dann an der Oxidschicht für eine Maske 59 und der Gate-Oxidschicht 32 Nassätzen für eine Oxidschicht ausgeführt. Dadurch werden durch Verkleinern der Oxidschicht 59 für eine Maske und der Gate-Oxidschicht 32 eine Oxidschicht für eine Maske 59n und eine Gate-Oxidschicht 32n gewonnen.
Wie in Fig. 25 dargestellt, wird dann auf einer Seitenoberfläche der Gate-Elektrode 33n eine Seitenwand 36 gebildet.
Wie in Fig. 26 dargestellt, werden anschließend unter Verwendung der Gate-Elektrode 33n und der Seitenwände 36 als Maske n- Dotierungsionen 75 implantiert und diffundiert. Dadurch werden N⁺-Absaugelektrodenbereiche 34d gewonnen. Die N⁺ -Absaugelektrodenbereiche 34c werden in einem Bereich gebildet, der einen ganzen P^--Diffusionsbereich 39 beinhaltet, und eine n- Dotierungskonzentration ist größer als eine p-Dotierungskonzentration des P^--Diffusionsbereichs 39. Dadurch kann der Einfluss des P^--Diffusionsbereichs 39 vollständig aufgehoben werden. Genauer gesagt sind in der fertiggestellten variablen Kapazität keine Taschenbereiche vorhanden.
In der zehnten Ausführungsform werden somit die Seitenwände gebildet und die Absaugelektrodenbereiche bereitgestellt, nachdem die Gatelänge der Gate-Elektrode verringert worden ist. Demzufolge kann die fertiggestellte Vorrichtung einen solchen Aufbau haben, dass die Taschenbereiche nicht vorhanden sind. Daher ist es möglich, eine variable Kapazität vom n-Typ mit einem großen Q-Wert zu gewinnen, auch wenn der Schritt zum Bilden der Taschenbereiche eingeschlossen ist.
Während in der zehnten Ausführungsform das Verfahren zum Herstellen der variablen Kapazität vom n-Typ beschrieben worden ist, kann natürlich eine variable Kapazität vom p-Typ in derselben Weise hergestellt werden.
Fig. 27 ist ein Querschnitt, der einen Aufbau einer Halbleitervorrichtung mit einem MOS-Transistor und einer variablen Kapazität nach einer elften Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 27 ist ein in einem NMOS-Bildungsbereich A1 zu bildender NMOS-Transistor Q1 derselbe wie der in Fig. 1 dargestellte NMOS-Transistor Q1 nach der ersten Ausführungsform.
Dagegen ist eine im Bildungsbereich für variable Kapazitäten vom n-Typ A3 zu bildende variable Kapazität vom n-Typ C1w insofern verschieden, dass eine Dicke der Gate-Oxidschicht 32w größer ist als die einer Gate-Oxidschicht 12. Der restliche Aufbau ist derselbe wie der der in Fig. 1 dargestellten variablen Kapazität vom n-Typ C1 nach der ersten Ausführungsform.
Eine Schwingfrequenz f eines VCO vom LC-Typ wird durch die folgende Gleichung (2) festgelegt:
Daher ist es zum Herstellen eines Oszillators zum Schwingen bei einer hohen Frequenz wünschenswert, dass eine Kapazitätskomponente einer variablen Kapazität verringert wird. Wenn eine variable Kapazität in Form eines kleinen Musters hergestellt wird, tritt jedoch das Problem auf, dass ein parasitärer Serienwiderstand erhöht wird.
Wenn wie in Fig. 27 dargestellt, die Gate-Oxidschicht 32w mit einer größeren Dicke als die Gate-Oxidschicht 12 ausgebildet ist kann die Kapazitätskomponente der variablen Kapazität verringert werden, ohne eine Mustergröße zu ändern, d. h. ohne eine parasitäre Widerstandskomponente zu erhöhen. Außerdem kann entsprechend Gleichung (1) durch eine Verringerung der Kapazitätskomponente auch ein Q-Wert verbessert werden.
Darüber hinaus wird in dem Fall, in dem wie bei der Halbleitervorrichtung nach der siebten Ausführungsform zusätzlich zu einem leistungsfähigen Transistor ein Transistor für eine hohe Spannung bereitgestellt wird, die Gate-Oxidschicht 32w während der Bildung einer Gate-Oxidschicht des Transistors für eine hohe Spannung gebildet, die eine größere Dicke aufweist als eine Gate-Oxidschicht in dem leistungsfähigen Transistor. Demzufolge ist es möglich, die Gate-Oxidschicht 32w mit einer größeren Dicke als die des leistungsfähigen Transistors zu erhalten, ohne die Anzahl von Herstellungsschritten zu erhöhen.
Während in Fig. 27 nur der NMOS-Transistor und die variable Kapazität vom n-Typ dargestellt sind, können natürlich auch ein PMOS-Transistor und eine variable Kapazität vom p-Typ mit demselben Aufbau gebildet werden.
Fig. 28 ist ein Querschnitt, der einen Aufbau einer ersten Art einer Halbleitervorrichtung mit einem MOS-Transistor und einer variablen Kapazität nach einer zwölften Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 28 ist ein in einem NMOS- Bildungsbereich A1 zu bildender NMOS-Transistor Q1 derselbe wie der in Fig. 1 dargestellte NMOS-Transistor Q1 nach der ersten Ausführungsform.
Dagegen ist eine in einem Bildungsbereich für variable Kapazitäten vom n-Typ A3 zu bildende variable Kapazität vom n-Typ C1L insofern verschieden, dass ein Material eine Gate-Oxidschicht 32L eine niedrige Dielektrizitätskonstante aufweist als ein Material einer Gate-Oxidschicht 12. Der restliche Aufbau ist derselbe wie der der in Fig. 1 dargestellten variablen Kapazität vom n-Typ C1 nach der ersten Ausführungsform.
Zum Gewinnen der Gate-Oxidschicht 32L wird zum Beispiel vorgeschlagen, dass ausschließlich in eine Gate-Oxidschicht 32 der variablen Kapazität vom n-Typ C1L Fluor (F) implantiert wird.
Bei der ersten Art der zwölften Ausführungsform kann somit eine Kapazitätskomponente der variablen Kapazität verringert werden, ohne eine parasitäre Widerstandskomponente zu erhöhen. Daher können dieselben Wirkungen erzielt werden wie bei der elften Ausführungsform.
Während in Fig. 28 nur der NMOS-Transistor und die variable Kapazität vom n-Typ dargestellt sind, können natürlich auch ein PMOS-Transistor und eine variable Kapazität vom p-Typ mit demselben Aufbau gebildet werden.
Fig. 29 ist ein Querschnitt, der einen Aufbau einer zweiten Art der Halbleitervorrichtung mit einem MOS-Transistor und einer variablen Kapazität nach der zwölften Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 29 ist eine in einem Bildungsbereich für variable Kapazitäten vom n-Typ A3 zu bildende variable Kapazität vom n-Typ C1w insofern verschieden, dass eine Dicke einer Gate-Oxidschicht 32w größer ist als die einer Gate-Oxidschicht 12. Der restliche Aufbau ist derselbe wie der der in Fig. 1 dargestellten variablen Kapazität vom n-Typ C1 nach der ersten Ausführungsform.
Ein in einem NMOS-Bildungsbereich A1 zu bildender NMOS- Transistor Q1 ist insofern verschieden, dass eine Gate- Isolierschicht 12H unter Verwendung eines Hoch-k-Materials gebildet wird, die eine höhere Dielektrizitätskonstante aufweist als die einer Siliziumoxidschicht, und dass die Gate- Isolierschicht 12H mit einer annähernd gleichen Dicke wie die Gate-Oxidschicht 32w gebildet ist.
Der restliche Aufbau ist derselbe wie bei dem in Fig. 1 dargestellten NMOS-Transistor Q1 nach der ersten Ausführungsform.
Beispiele für Hoch-k-Materialien sind Si₃N₄, Ta₂O₅, Al₂O₃, HfO₂, ZrO₂ und ähnliches.
In der zweiten Art der zwölften Ausführungsform ist es somit möglich, eine Kapazitätskomponente der variablen Kapazität zu verringern, ohne eine parasitäre Widerstandskomponente zu erhöhen. Daher können dieselben Wirkungen erzielt werden wie in der elften Ausführungsform.
Die Dicke der Gate-Isolierschicht 12H ist annähernd die gleiche wie die der Gate-Oxidschicht 32w daher können die Gate- Isolierschicht 12H und die Gate-Oxidschicht 32w in denselben Schritt hergestellt werden. Demzufolge ist es möglich, die Gate-Oxidschicht 32w mit einer größeren Dicke als bei dem leistungsfähigen Transistor zu gewinnen, ohne die Anzahl der Herstellungsschritte zu erhöhen. Da in diesem Fall die Gate- Isolierschicht 12H aus dem Hoch-k-Material gebildet ist, wird eine elektrische Eigenschaft eines NMOS-Transistors Q1H nicht nachteilig beeinflusst.
Während in Fig. 29 nur der NMOS-Transistor und die variable Kapazität vom n-Typ gezeigt sind, können natürlich auch ein PMOS- Transistor und eine variable Kapazität vom p-Typ mit demselben Aufbau gebildet werden.
Fig. 30 ist ein Querschnitt, der einen Aufbau einer Halbleitervorrichtung mit einem MOS-Transistor und einer variablen Kapazität nach einer dreizehnten Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 30 ist ein in einem Bildungsbereich für variable Kapazitäten vom n-Typ A3 zu bildende variable Kapazität vom n-Typ C1p in soweit anders, dass in einem oberen Lagenabschnitt eines n-Wannenbereichs 31 eine poröse Siliziumschicht 8 ausgebildet ist. Der restliche Aufbau ist derselbe wie bei der variablen Kapazität vom n-Typ C1 nach der in Fig. 1 dargestellten ersten Ausführungsform.
Durch Bereitstellen der porösen Siliziumschicht 8 wird eine effektive Dielektrizitätskonstante von Silizium verringert, so dass eine Kapazitätskomponente der variablen Kapazität vom n- Typ C1p verringert werden kann. Wenn eine Lücke fortlaufend ausgebildet ist, so dass ein Verhältnis (Lückenverhältnis) der den oberen Schichtbereich des n-Wannenbereichs 31 belegenden Lücke zu groß ist, wird ein Widerstandswert des n- Wannenbereichs 31 vergrößert. Daher ist es wünschenswert, dass das Lückenverhältnis 50% oder kleiner sein soll.
Da somit in der dreizehnten Ausführungsform eine Kapazitätskomponente der variablen Kapazität verringert werden kann, ohne eine parasitäre Widerstandskomponente wesentlich zu erhöhen, können dieselben Wirkungen erzielt werden wie bei der elften Ausführungsform.
Während in Fig. 30 nur die variable Kapazität vom n-Typ dargestellt ist, kann natürlich eine variable Kapazität vom p-Typ mit demselben Aufbau gebildet werden.
Fig. 31 bis 35 sind Querschnitte, die ein Verfahren zum Bilden einer porösen Siliziumschicht zeigen, das zum Beispiel in JP 2000-307112 offenbart ist. Mit Bezug auf diese Zeichnungen wird im folgenden ein Verfahren zum Bilden der porösen Siliziumschicht beschrieben.
Wie in Fig. 31 dargestellt, wird als erstes in einer oberen Oberfläche eines Siliziumsubstrats vom n-Typ 6 durch Anodenbildung eine poröse Siliziumschicht 7 gebildet. Genauer gesagt: Das Siliziumsubstrat 6 wird in einem Bildungsgefäß 151 in eine HF-Lösung 152 eingetaucht, und durch das Einstellen einer oberen Platin-Elektrode 153 als Kathode und einer unteren Platin- Elektrode 154 als Anode wird bewirkt, dass ein Strom zu dem Siliziumsubstrat 6 fließt. Als Bedingungen werden eine Bildungszeit von 30 Sekunden und eine Bildungsstromdichte von 10 mA/cm² eingestellt. Wie in Fig. 32 dargestellt, wird die obere Oberfläche des Siliziumsubstrats 6 demzufolge porös gemacht, und in der oberen Oberfläche des Siliziumsubstrats 6 wird die poröse Siliziumschicht 7 mit einer Dicke von ca. 0,2 µm gebildet.
Fig. 33 ist ein Querschnitt, der besonders eine Form der porösen Siliziumschicht 7 zeigt. Wie in Fig. 33 dargestellt, hat die poröse Siliziumschicht 7 eine komplizierte Form (siehe insbesondere Dokument 2 S. 470, Fig. 4 bzw. Dokument 3, S. 379, Fig. 2, die unten beschrieben werden). In dieser Beschreibung wird die Form der porösen Siliziumschicht 7 zum Beschreiben wie in Fig. 32 dargestellt vereinfacht. Eine Dicke der porösen Schicht 7 kann auf der Grundlage einer Bildungszeit und einer Bildungsstromdichte gesteuert werden, und darüber hinaus kann das Lückenverhältnis der porösen Siliziumschicht 7 (eine Dichte, die einem Verhältnis zwischen einem Siliziumabschnitt 7a und einem Lückenabschnitt 7b entspricht, durch eine Konzentration der HF-Lösung 152 gesteuert werden (s. Dokument 1: Seijiro Furukawa, SOI Structure Forming Technique, Sangyo Tosho, 1987, S. 181 bis 185).
Um die Stabilität der porösen Struktur der porösen Siliziumschicht 7 für eine Wärmebehandlung aufrechtzuerhalten, wird als nächstes bei einer niedrigen Temperatur von ca. 400°C eine Voroxidation ausgeführt. Um die Anzahl der Kristallfehler einer in einem nachfolgenden Schritt zu bildenden Epitaxieschicht 9 zu verringern, wird dann eine Wärmebehandlung bei einer Temperatur von 1000°C oder mehr für einige Sekunden in einer Wasserstoffatmosphäre ausgeführt. Demzufolge wird durch die Minimierung einer Oberflächenenergie der porösen Siliziumschicht 7 eine Mobilität von Oberflächenatomen wesentlich erhöht, und ein (nicht dargestelltes) Oberflächenloch, das in einer oberen Oberfläche der porösen Siliziumschicht 7 durch natürliche Oxidation einer Oberfläche erzeugt wurde, wird reduziert und entfernt. Demzufolge wird wie in Fig. 34 dargestellt, durch hinreichendes Glätten der oberen Oberfläche der porösen Siliziumschicht 7 eine poröse Siliziumschicht 8 gebildet.
Eine obere Oberfläche der porösen Siliziumschicht 8 bewahrt die Einkristallstruktur des Siliziumsubstrates 6 und hat dieselbe Kristallorientierung wie das Siliziumsubstrat 6. Wie in Fig. 35 dargestellt, wird auf der oberen Oberfläche der porösen Siliziumschicht 8 durch ein Verfahren zum epitaktischen Aufwachsen die Epitaxieschicht 9 mit einer Dicke von ca. 100 nm gebildet. Zum epitaktischen Aufwachsen von Silizium auf der porösen Siliziumschicht siehe Dokument 2: "Tadahiro Omi u. a. /Hrsg.), Science of Silicon, Realize Inc., S. 467-475"; Dokument 3: "K.
Sakagushi u. a., IEICE Trans. Electron., Bd. 80-C, Nr. 3, März 1997, S. 378-387" und Dokument 4: "Extended Abstracts of the 1998 International Conference on Solid State Devices and Materials, Hiroshima, 1998, S. 302 bis 303".
In der dreizehnten Ausführungsform ist die poröse Siliziumschicht 8 selektiv in dem Bildungsbereich für variable Kapazitäten vom n-Typ A3 und dem Bildungsbereich für variable Kapazitäten vom p-Typ A4 ausgebildet. In dem Fall, in dem poröses Silizium stellenweise gebildet wird, werden die Oberflächen der NMOS-Bildungsregion A1 und der PMOS-Bildungsregion A2 während der in Fig. 31 dargestellten Anodenbildung mit einer Resistmaske abgedeckt, so dass dort keine poröse Siliziumschicht 7 gebildet wird.
Eine vierzehnte Ausführungsform stellt eine variable Kapazität vom Parallelschaltungstyp bereit, in der ein effektiver Q-Wert verbessert wird, in dem eine variable Kapazität von der Art einer Übergangskapazität (im folgenden als "variable Übergangskapazität" bezeichnet) mit einem großen Q-Wert einer Kapazität vom isolierten Gate-Typ parallelgeschaltet wird, weil eine Verbesserung des Q-Werts allein mit der Kapazität vom isolierten Gate-Typ begrenzt ist.
Fig. 36 ist ein Querschnitt, der den Aufbau einer variablen Übergangskapazität darstellt. Wie in Fig. 36 dargestellt, ist in einem oberen Schichtbereich eines P^--Substrats 161 als Volumensubstrat ein N⁺-Diffusionsbereich 162 ausgebildet, so dass eine variable Übergangskapazität C21 mit einer p/n- Übergangsfläche zwischen dem P^--Substrat 161 und dem N⁺- Diffusionsbereich 162 gewonnen werden kann.
Fig. 37 ist ein Diagramm, das ein Ersatzschaltbild einer variablen Kapazität vom Parallelschaltungstyp nach der vierzehnten Ausführungsform zeigt. Wie in Fig. 37 dargestellt, sind ein variabler Kondensator vom Übergangstyp CJ (C21) mit einem hohen Q-Wert und eine Kapazität vom isolierten Gate-Typ cm zwischen einem Anschluss PA und einem Anschluss PB (PB1, PB2) zueinander parallel geschaltet. Demzufolge kann ein effektiver Q-Wert erhöht werden. Den Anschlüssen PB1 und PB2 können verschiedene elektrische Potentiale oder ein gleiches elektrisches Potential zugeführt werden.
Ein Kapazitätswert der variablen Kapazität vom Übergangstyp CJ kann abhängig von einer an den Anschluss PB1 angelegten Spannung veränderlich eingestellt werden. Genauer gesagt: Eine p/n- Übergangskapazität ist die Summe einer Verarmungsschichtkapazität und einer Diffusionskapazität, die Diffusionskapazität kann bei einer Vorspannung in Rückwärtsrichtung vernachlässigt werden, und die Verarmungsschichtkapazität ist abhängig von einer Vorspannung. Daher kann eine Übergangskapazität als variable Kapazität verwendet werden.
Die variable Kapazität vom isolierten Gate-Typ cm entspricht z. B. einer beliebigen der Kapazitäten vom isolierten Gate-Typ nach der ersten bis dreizehnten Ausführungsform. In diesem Fall wird an ein isoliertes Gate ein festes elektrisches Potential angelegt (ein isoliertes Gates empfängt ein festes elektrisches Potential), so dass die variable Kapazität vom isolierten Gate- Typ als eine feste Kapazität verwendet werden kann, die einen Aufbau mit einer isolierten Gatestruktur aufweist. Insbesondere kann die in Fig. 37 dargestellte Schaltung als eine Parallelschaltung zwischen der variablen Kapazität und der festen Kapazität angesehen werden.
Fig. 38 ist ein Querschnitt, der einen Aufbau einer variablen Kapazität vom Übergangstyp in einem Volumensubstrat zeigt, das einen Aufbau aufweist, in dem eine Trennung durchgeführt wird. Wie in Fig. 38 dargestellt, ist in einem oberen Schichtbereich des P^--Substrats 161 eine Isolierschicht 163 (163a bis 163c) selektiv ausgebildet, so dass ein Trennaufbau gewonnen werden kann.
Auf dem P^--Substrat 161 ist zwischen den Trennoxidschichten 163a und 163b ein N⁺-Diffusionsbereich 162 ausgebildet und zwischen den Trennoxidschichten 163b und 163b ein P⁺ -Diffusionsbereich 164. Insbesondere wird eine variable Kapazität vom Übergangstyp C22 mit einer p/n-Übergangsfläche zwischen dem P^-- Substrat 161 und dem N⁺-Diffusionsbereich 162 gewonnen.
In der variablen Kapazität vom Übergangstyp sind der N⁺- Diffusionsbereich 162 und der P⁺-Diffusionsbereich 164 voneinander durch die Trennoxidschicht 163 getrennt. Daher ist es möglich, die variable Kapazität vom Übergangstyp C22 mit einer hinreichenden Durchbruchsspannung zu gewinnen.
Fig. 39 ist eine Draufsicht, die einen planaren Aufbau der variablen Kapazität vom Übergangstyp zeigt. Fig. 38 entspricht einem Schnitt entlang der Linie A-A in Fig. 39. Wie in Fig. 39 dargestellt, ist eine Bildungsbreite W zwischen dem N⁺- Diffusionsbereich 162 und dem P⁺-Diffusionsbereich 164 hinreichend vergrößert, so dass eine DC-Widerstandskomponente zwischen den Anschlüssen PA und PB1 stark verringert werden kann.
Fig. 40 ist ein Querschnitt, der einen Aufbau einer variablen Kapazität vom Übergangstyp nach einer fünfzehnten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 40 dargestellt, ist die variable Kapazität vom Übergangstyp nach der fünfzehnten Ausführungsform auf einem SOI-Substrat ausgebildet, das ein Trägersubstrat 165, eine vergrabene Oxidschicht 166 und eine SOI-Schicht 171 beinhaltet.
Wie in Fig. 40 dargestellt, ist die vergrabene Oxidschicht 166 auf dem Trägersubstrat 165 ausgebildet, und die SOI-Schicht 171 ist auf der vergrabenen Oxidschicht 166 bereitgestellt.
Dann wird in einem oberen Schichtbereich der SOI-Schicht 171 selektiv eine Trennoxidschicht 167 (167a bis 167c) gebildet, wobei ein Teil der SOI-Schicht 171 als ein P^--Wannenbereich 169 verbleibt. Somit kann ein Aufbau mit Trennung (teilweiser Trennung) gewonnen werden.
Nachfolgend wird in der SOI-Schicht 171 zwischen den Trennoxidschichten 167a und 167b ein N⁺-Diffusionsbereich 168 gebildet und zwischen den Trennoxidschichten 167b und 167c ein P⁺- Diffusionsbereich 170. Dementsprechend kann eine variable Kapazität C23 vom Übergangstyp mit einer p/n-Übergangsfläche zwischen dem P-Wannenbereich 169 und dem N⁺-Diffusionsbereich 168 gewonnen werden.
Durch das Vorhandensein der vergrabenen Oxidschicht 166 ist die p/n-Übergangsfläche nur an den Seitenoberflächen des P^-- Wannenbereichs 169 und des N⁺-Diffusionsbereichs 168 bereitgestellt. Aus diesem Grund ist es nötig, einen Bildungsbereich an den Seitenoberflächen des N⁺-Diffusionsbereichs 168 und des P^-- Wannenbereichs 169 zu vergrößern, wodurch eine notwendige Übergangskapazität erzielt wird.
Wenn jedoch die Bildungsfläche an der Seitenoberfläche größer gemacht wird, um die Bildungsflächen des P^--Wannenbereichs 169 und des P⁺-Diffusionsbereichs 170 zu vergrößern, wird zwischen dem Trägersubstrat 165 und der vergrabenen Oxidschicht 166 eine parasitäre Kapazität erzeugt. Wenn ein AC-Strom durch die parasitäre Kapazität dem Trägersubstrat 165 zufließt, könnte ein Signalverlust durch eine Widerstandskomponente des Trägersubstrats 165 bewirkt werden, und ein Einfluss davon ist in der SOI-Struktur klein.
Durch Erhöhen einer Bildungsbreite der p/n-Übergangsfläche in dem N⁺-Diffusionsbereich 168 und dem P^--Wannenbereich 169 in derselben Weise wie bei der Bildungsbreite W des in Fig. 39 dargestellten N^--Diffusionsbereichs 162 o. ä. kann darüber hinaus die variable Kapazität vom Übergangstyp erhöht werden und eine DC-Widerstandskomponente kann hinreichend verringert werden. Demzufolge kann ein Q-Wert verbessert werden.
Die variable Kapazität vom Übergangstyp nach der fünfzehnten Ausführungsform kann unabhängig verwendet werden, und sie kann wie in der vierzehnten Ausführungsform mit einer Kapazität vom isolierten Gate-Typ parallel geschaltet werden.
Fig. 41 ist ein Querschnitt, der einen Aufbau einer ersten Art einer variablen Kapazität vom Übergangstyp nach einer sechzehnten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 41 dargestellt, sind auf einem P^--Substrat 161 als Volumensubstrat selektiv ein N⁺-Diffusionsbereich 164 und ein P⁺- Diffusionsbereich 165 ausgebildet und auf dem P^--Substrat 161 ist zwischen dem N⁺-Diffusionsbereich 174 und dem P⁺- Diffusionsbereich 175 auf einer Gate-Oxidschicht 172 eine Gate- Elektrode 173 ausgebildet.
Dementsprechend wird eine variable Kapazität C24 mit einer p/n- Übergangsfläche zwischen der N⁺-Diffusionsbereich 174 und dem P^--Substrat 161 gewonnen.
Wenn bei der ersten Art der N⁺-Diffusionsbereich 174 und der P⁺-Diffussionsbereich 175 nach dem Bilden der Gate-Elektrode 173 bereitgestellt werden, wird eine Oberfläche (Substratbereich) des unter der Gate-Elektrode 173 angeordneten P^-- Substrates 161 durch die Gate-Elektrode 173 maskiert. Demzufolge ist es vergleichsweise einfach möglich, eine Dotierungskonzentration in dem Substratabschnitt zu verringern.
Dadurch kann ein p/n-Übergang zwischen Bereichen mit hohen Konzentrationen vermieden werden, so dass eine variable Kapazität vom Übergangstyp C24 mit einer hinreichenden Durchbruchsspannung gewonnen werden kann.
Fig. 42 ist ein Querschnitt, der einen Aufbau einer zweiten Art der variablen Kapazität vom Übergangstyp nach der sechzehnten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 52 dargestellt, sind in einer SOI-Schicht 171 eines SOI- Substrats, das ein Trägersubstrat 165, eine vergrabene Oxidschicht 166 und eine SOI-Schicht 171 aufweist, selektiv ein N⁺- Diffusionsbereich 176 und ein P⁺-Diffusionsbereich 178 gebildet. Auf einem P^--Wannenbereich 177 als einem Bereich der SOI- Schicht 171 zwischen dem N⁺-Diffusionsbereich 176 und dem P⁺- Diffusionsbereich 178 ist auf einer Gate-Oxidschicht 182 eine Gate-Elektrode 183 ausgebildet.
Dementsprechend wird eine variable Kapazität vom Übergangstyp C25 mit einem p/n-Übergangsfläche zwischen dem N⁺- Diffusionsbereich 176 und dem P^--Wannenbereich 177 gewonnen.
In gleicher Weise wie bei der ersten Art wird auch bei der zweiten Art der unter der Gate-Elektrode 183 bereitgestellte P^-- Wannenbereich 177 (Substratbereich) durch die Gate-Elektrode 183 maskiert. Demzufolge ist es vergleichsweise einfach möglich, eine Dotierungskonzentration des P^--Wannenbereichs 177 zu verringern.
Dadurch kann ein p/n-Übergang zwischen Bereichen mit hohen Konzentrationen vermieden werden, so dass eine variable Kapazität vom Übergangstyp C25 mit einer hinreichenden Durchbruchsspannung gewonnen werden kann.
Fig. 43 ist ein Querschnitt, der einen Aufbau einer variablen Kapazität vom Übergangstyp C26 nach einer dritten Art der sechzehnten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 43 dargestellt, sind in einem oberen Schichtbereich eines P^--Substrats 161 selektiv ein N⁺-Diffusionsbereich 174 und ein P⁺-Diffusionsbereich 175 ausgebildet, und in oberen Lagenabschnitten des N⁺-Diffusionsbereiches 174 und des P⁺- Diffusionsbereiches 175 sind jeweils Silizidbereiche 180 und 181 ausgebildet. Weiterhin ist auf dem P^--Substrat 161 zwischen den Silizidbereichen 180 und 181 ein Silizidschutz 187 bereitgestellt.
Fig. 44 ist ein Querschnitt, der einen Aufbau einer variablen Kapazität vom Übergangstyp C27 nach einer vierten Art der sechzehnten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 44 dargestellt, sind in einem oberen Schichtbereich eines N⁺-Diffusionsbereichs 176 und eines P⁺-Diffusionsbereichs 178 jeweils Silizidbereiche 184 und 185 ausgebildet.
Weiterhin ist auf einer SOI-Schicht 171 zwischen den Silizidbereichen 184 und 185 ein Silizidschicht 188 bereitgestellt. Der übrige Aufbau ist derselbe wie bei der in Fig. 42 dargestellten zweiten Art.
Somit haben die erste und zweite Art der sechzehnten Ausführungsform abgesehen von den Leitungstypen der P⁺- Diffusionsbereiche 175 und 178 denselben Aufbau wie ein MOS- Transistor. Daher ist es möglich, die Herstellung unter Verwendung der meisten Vorgänge zum Herstellen des MOS-Transistors durchzuführen.
In der dritten und vierten Art ist darüber hinaus der Silizidschutz 187 bzw. 188 bereitgestellt, um den Silizidbereich zu bilden. Demzufolge kann ein Widerstandswert verringert werden.
In der ersten und zweiten Art kann auch an einer Seitenoberfläche der Gate-Elektrode 173 (183) eine Seitenwand ausgebildet sein, und der Silizidbereich kann in den oberen Lagenabschnitten der N⁺-Diffusionsbereichs 174 (176) und des P⁺ -Diffusionsbereichs 175 (178) unter Verwendung der Gate-Elektrode und der Seitenwände als Silizidschutz ausgebildet sein. In der in Fig. 40 dargestellten sechzehnten Ausführungsform ist es darüber hinaus möglich, die Silizidbereiche an den Oberflächen des N⁺-Diffusionsbereichs 168 und des P⁺-Diffusionsbereichs 170 mit einem existierenden Verfahren zu bilden.
Es ist erwünscht, dass wie in der vierzehnten Ausführungsform die variable Kapazität vom Übergangstyp nach der ersten bis vierten Art mit einer Kapazität vom isolierten Gate-Typ parallel geschaltet wird. Weiterhin können die zweite und vierte Art unabhängig verwendet werden.
Während in der ersten bis vierten Art ein auf dem P^--Substrat (Wannenbereich) ausgebildeter p/n-Übergang von N⁺ nach P^- beschrieben wurde, kann jedoch auch auf einem N^--Substrat (Wannenbereich) gebildeter p/n-Übergang von P⁺ nach N^- verwendet werden, bzw. eine variable Kapazität vom Übergangstyp kann auf dem N^--Substrat gebildet werden.
Fig. 45 ist ein Querschnitt, der einen Aufbau einer Kapazität vom MIM-Typ (Metall-Isolator-Metall) nach einer siebzehnten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 45 dargestellt, wird über einer Al-Elektrode 191 auf einer p(Plasma)-SiN-Schicht 192 eine TiN-Elektrode 193 gebildet. Die TiN-Elektrode 193 ist über ein in einer Zwischenlagen- Isolierschicht 174 bereitgestelltes Durchkontaktierungsloch 195 mit einer Aluminiumverdrahtung 197 elektrisch verbunden. Darüber hinaus dringt die Al-Elektrode 191 durch die Zwischenlagen-Isolierschicht 194 und ist elektrisch über ein unabhängig von dem Durchkontaktierungsloch 195 bereitgestelltes Durchkontaktierungsloch 196 mit einer Aluminiumverdrahtung 198 verbunden.
In der siebzehnten Ausführungsform wird somit eine Kapazität vom MIM-Typ C28 gebildet durch die Al-Elektrode 191, die p-SiN- Schicht 192 und die TiN-Elektrode 193. Es ist erwünscht, dass die MIM-Kapazität wie die variable Kapazität vom Übergangstyp nach der vierzehnten Ausführungsform mit einer Kapazität vom isolierten Gate-Typ parallel geschaltet wird.
Während in Fig. 45 die Al-Elektrode 191 und die TiN-Elektrode 193 als Elektroden ausgebildet sind, kann eine Widerstandskomponente durch die Verwendung von Kupfer (Cu) weiter verringert werden. Wenn darüber hinaus eine ferroelektrische Schicht anstelle der p-SiN-Schicht 192 verwendet wird, kann ein Kapazitätswert erhöht werden. Alternativ dazu kann bei derselben Kapazitätskomponente eine Bildungsfläche verringert werden.
Fig. 46 ist ein Schaltbild, das ein Beispiel für einen VCO zeigt. Wie in Fig. 46 dargestellt, sind jeweils eine Spule L1 und ein NMOS-Transistor Q21 sowie eine Spule L2 und ein NMOS- Transistor Q22 jeweils parallel zwischen die Knoten N1 und N2 geschaltet. Der Knoten N1 ist mit einem Anschluss P1 verbunden und der Knoten N2 wird über einen NMOS-Transistor Q23 mit Masse verbunden. An das Gate des NMOS-Transistors Q23 ist eine niedrige Spannung V23 angelegt.
Das Gate des NMOS-Transistors Q21 ist mit einem Knoten N4 verbunden und das Gate des NMOS-Transistors Q22 mit einem Knoten N3. Jeweils eines der Enden sowohl einer festen Kapazität Cf1 als auch einer variablen Kapazität Cv1 ist parallel mit dem Knoten N3 verbunden, eine konstante Spannung Vf1 ist an einen Anschluss P2f der festen Kapazität Cf1 angelegt und eine Steuerspannung VC ist an einen Anschluss P2 der variablen Kapazität Cv1 angelegt. Auf der anderen Seite ist jeweils eines der Enden sowohl einer festen Kapazität Cf2 als auch einer variablen Kapazität Cv2 parallel mit dem Knoten N4 verbunden, eine konstante Spannung Vf2 ist an einen Anschluss P3f der festen Kapazität Cf2 angelegt und eine Steuerspannung VC ist an den Anschluss P3 der variablen Kapazität Cv2 angelegt.
Der VCO mit einem solchen Aufbau wird als Oszillator vom LC-Typ betrieben zum Ändern der Kapazitätswerte der variablen Kapazitäten Cv1 und Cv2 durch die Steuerspannung VC.
Als variable Kapazität CV1 können die Übergangskapazität, die Kapazität vom isolierten Gate-Typ oder ähnliches verwendet werden. Als feste Kapazität Cf1 können die Kapazität vom isolierten Gate-Typ mit einem festen elektrischen Potential der Gate- Elektrode, die MIM-Kapazität, eine PIP-Kapazität, die unten beschrieben wird, oder ähnliches verwendet werden.
Die Steuerspannung VC wird an die Anschlüsse P2 und P3 angelegt, und die variablen Kapazitätswerte Cv der variablen Kapazität Cv1 und der variablen Kapazitäten Cv2 ändern sich entsprechend der Steuerspannung VC. Die festen Kapazitätswerte Cf der festen Kapazitäten Cf1 und der festen Kapazität Cf2 bleiben dagegen konstant.
Insbesondere wird C in Gleichung (2) durch die Summe der variablen Kapazität Cv und der festen Kapazität Cf bestimmt. Daher kann die Gleichung (2) in Form einer Gleichung (3) ausgedrückt werden.
Dementsprechend ist es vorzuziehen, dass die variable Kapazität Cv durch die Steuerspannung VC so eingestellt wird, dass (Cv + Cf) einen gewünschten Wert annimmt.
Im folgenden wird beschrieben, wie die Verringerung von df/dVC als Größe einer Änderung der Schwingfrequenz f bei einer Änderung der Steuerspannung VC gesteuert wird, wodurch ein Jitter unterdrückt wird. Die Schwingfrequenz f des VCO wird durch Gleichung (2) bestimmt. Insbesondere kann die Schwingfrequenz f durch die folgende Gleichung (4) ausgedrückt werden.
Dementsprechend kann df/dVC durch die folgende Gleichung (5) erhalten werden.
In Gleichung (5) ist es notwendig, dC/dVC (= dCv/dVC) zu verringern, um df/dVC zu verringern, was als Steuerkonstante des VCO bezeichnet wird.
Insbesondere wird C in Gleichung (2) wie oben beschrieben bestimmt durch die Summe der variablen Kapazität Cv und der festen Kapazität Cf. Daher ist es möglich, ein Verhältnis zwischen der variablen Kapazität Cv und der festen Kapazität Cf zu verringern, wodurch df/dVC verringert wird. Somit kann der Jitter des VCO verringert werden.
Dementsprechend wird die feste Kapazität Cf durch die MIM- Kapazität nach der siebzehnten Ausführungsform verwirklicht und die variable Kapazität Cv durch die Kapazität vom isolierten Gate-Typ. Demzufolge ist es möglich, einen VCO zu erhalten, in dem der Jitter bei einer erwünschten Schwingfrequenz f verringert werden kann.
Während in dem Anwendungsbeispiel die Kapazität vom isolierten Gate-Typ als variable Kapazität Cv und die MIM-Kapazität als feste Kapazität Cf verwendet werden, kann anstelle der Kapazität vom isolierten Gate-Typ auch eine variable Kapazität vom Übergangstyp als variable Kapazität Cv verwendet werden.
Wenn darüber hinaus durch ein Verfahren wie Silizidieren eine DC-Widerstandskomponente verringert werden kann, kann auch eine PIP-Kapazität als feste Kapazität Cf verwendet werden. Die PIP- Kapazität ist vom Typ Polysilizium-Isolator-Polysilizium.
Fig. 47 ist ein Schaltbild, das einen Teil eines Schaltungsaufbaus eines VCO nach einer achtzehnten Ausführungsform der vorliegenden Erfindung zeigt. Der Grundaufbau ist derselbe wie der der in Fig. 46 dargestellten Schaltung, und verschiedene Abschnitte werden im folgenden beschrieben.
Jeweils eines der Enden einer variablen Kapazität Cv1 und der festen Kapazitäten Cf1A bis Cf1C wird parallel mit einem Knoten N3 verbunden, ein Anschluss P2 ist mit dem anderen Ende der variablen Kapazität Cv1 verbunden, ein Anschluss P2A mit dem anderen Ende der festen Kapazität Cf1A (mit einem Kapazitätswert von 0,5 pF), ein Anschluss P2B mit dem anderen Ende des festen Kapazität Cf1B (mit einem Kapazitätswert von 1,0 pF) und ein Anschluss P2C mit dem anderen Ende der festen Kapazität Cf1C (mit einem Kapazitätswert von 2,0 pF). In derselben Weise wie auf der Seite des Knotens N3 sind auf der Seite des Knotens N4 die drei den festen Kapazitäten Cf1A bis Cf1C entsprechenden festen Kapazitäten zusammen mit einer variablen Kapazität Cv2 parallel mit einem Knoten N4 verbunden, was in Fig. 47 nicht dargestellt ist. An den Anschlüssen P2A bis P2C kann das Vorhandensein einer Verbindung gesteuert werden in Abhängigkeit vom Anlegen (einem Schwebezustand) einer konstanten Spannung (Vf1A bis Vf1C).
In der achtzehnten Ausführungsform werden somit die festen Kapazitäten Cf1A bis Cf1C mit einer Mehrzahl von Kapazitätswerten mit einer Veränderung in der Größe oder ähnlichem als feste Kapazitätswerte angeschlossen, und eine vorherbestimmte Spannung wird selektiv an die Anschlüsse P2A bis P2C der festen Kapazität Cf1A bis Cf1C angelegt, so dass eine Mehrzahl von Kapazitätswerten optional ausgewählt werden kann. Der feste Kapazitätswert von 0,5 pF wird zum Beispiel erzielt, wenn eine konstante Spannung Vf1A nur dem Anschluss P2A zugeführt wird und die Anschlüssen P2B und P2C in den Schwebezustand gebracht werden, und ein fester Kapazitätswert von 1,5 pF wird erzielt, wenn konstante Spannungen Vf1A und Vf1B an die Anschlüsse P2A und P2Bs angelegt werden und der Anschluss P2C in den schwebenden Zustand gebracht wird.
In der achtzehnten Ausführungsform wird somit das Anlegen einer festen Spannung an die Anschlüsse P2A bis P2C optional ausgewählt, so dass der feste Kapazitätswert mit einer Schrittweise von 0,5 pF zwischen 0,5 pF und 3,5 pF eingestellt werden kann. Demzufolge kann ein Mittenwert einer Schwingfrequenz f in einem weiten Bereich verändert werden.
Beispiele für feste Kapazitäten Cf1A bis Cf1C umfassen MIM- Kapazitäten, PIP-Kapazitäten, unveränderliche Kapazitäten von isolierten Gate-Typ und ähnliches.
Es ist wichtig, dass bei einer Kapazität vom isolierten Gate- Typ ein Widerstandswert eines Gatewiderstands verringert werden soll. Fig. 48 ist eine Draufsicht, die einen Gatekontaktaufbau einer Kapazität vom isolierten Gate-Typ nach einer neunzehnten Ausführungsform der vorliegenden Erfindung zeigt.
Wie in Fig. 48 dargestellt, sind an beiden Enden einer auf einem Feldbereich 201 bereitgestellten Gate-Elektrode 202 Gate- Kontaktanschlüsse 202a bereitgestellt, und eine um den Feldbereich 201 herum bereitgestellte Metallverdrahtung 204 ist an beiden Seiten über einen Gatekontakt 203 mit den Gate-Kontaktanschlüssen 202a elektrisch verbunden.
In einer Kapazität vom isolierten Gate-Typ C31 sind darüber hinaus der Feldbereich 201 und eine Metallverdrahtung 206 über eine Mehrzahl von Kontakten 205 elektrisch miteinander verbunden. Die Metallverdrahtungen 204 und 206 haben Signalausbreitungsabschnitte 204a und 206a, die jeweils entlang einer virtuellen Linie VL1 ausgebildet sind. Genauer gesagt wird ein Eingangssignal IN, das sich auf dem Signalausbreitungsabschnitt 204a der Metallverdrahtung 204 ausbreitet, von dem Signalausbreitungsabschnitt 206a der Metallverdrahtung 206 als ein Ausgangssignal OUT ausgegeben.
In der Kapazität vom isolierten Gate-Typ C31 nach der neunzehnten Ausführungsform ist somit der Gatekontakt 203 in der Gatekontaktfläche 202a auf beiden Seiten der Gate-Elektrode 202 bereitgestellt, und die Gate-Elektrode 202 und die Metallverdrahtung 204 sind elektrisch miteinander verbunden. Folglich ist es möglich, einen Gatewiderstand der Gate-Elektrode 202 zu verringern.
Da darüber hinaus der Signalausbreitungsabschnitt 204a der Metallverdrahtung 204 und der Signalausbreitungsabschnitt 206a der Metallverdrahtung 206 entlang der virtuellen Linie VL1 ausgebildet sind, kann ein Hochfrequenzsignal linear gesendet werden. Demzufolge ist es möglich, eine wünschenswerte Layoutstruktur für eine Hochfrequenzvorrichtung zu erzielen, in der ein Widerstandswert verringert werden kann und eine Signalausbreitung ohne Verlust erfolgt.
Während in Fig. 48 der Signalausbreitungsabschnitt 204a der Metallverdrahtung 204 an einer mit A1 bezeichneten Stelle ausgebildet ist, kann er auch an einer mit A2 oder A3 bezeichneten Stelle ausgebildet sein. Während in Fig. 48 der Signalausbreitungsabschnitt 206a der Metallverdrahtung 206 an einer B1 bezeichneten Stelle ausgebildet ist, kann er auch an einer mit B2 bezeichneten Stelle ausgebildet sein.
Wenn zum Beispiel der Signalausbreitungsabschnitt 204a an der mit A2 bezeichneten Stelle ausgebildet ist und der Signalausbreitungsabschnitt 206a an der mit B2 bezeichneten Stelle, sind der Signalausbreitungsabschnitt 204a und der Signalausbreitungsabschnitt 206a nicht entlang einer virtuellen Linie wie der virtuellen Linie VL1 ausgebildet. Damit wird eine Übertragungseffizienz verringert und eine Jitterkomponente eines VCO wird erhöht. Somit wird die Leistungsfähigkeit einer Schaltung verringert.
Fig. 49 ist eine Draufsicht, die eine erste Art eines Gatekontaktaufbaus einer Kapazität von isolierten Gate-Typ nach einer zwanzigsten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 49 dargestellt, ist ein Feldbereich 207 mit einer rechteckigen Ausnehmung 220 in der Mitte und einem rechteckig geformten Rand ausgebildet, und eine Gate-Elektrode 208 ist mit vier Gate-Elektrodenteilabschnitten 208g ausgebildet, die sich gleichförmig in vier Richtungen um einen Gate-Kontaktanschluss 208a erstrecken, der über dem Ausnehmungsabschnitt 220 bereitgestellt ist. Gate-Kontaktanschlüsse 208b sind jeweils an den Enden der vier Gate-Elektrodenteilabschnitte 208g ausgebildet. Der Aufbau eines Querschnitts der Kapazität vom isolierten Gate-Typ ist derselbe wie der Aufbau einer jeweils in der ersten bis dreizehnten Ausführungsform oder ähnlichem beschriebenen Kapazität vom isolierten Gate-Typ.
Der eine Gatekontaktanschluß 208a und die vier Kontaktanschlüsse 208b können durch einen Gatekontakt 209a und die vier Gatekontakte 209b jeweils elektrisch mit einer nicht dargestellten Aluminiumverdrahtung oder ähnlichem verbunden werden.
In einer Kapazität vom isolierten Gate-Typ C32 mit einem solchen Aufbau erstrecken sich die Gate-Elektrodenteilabschnitte 208g von dem Ausnehmungsabschnitt 220 aus in vier Richtungen, so dass die Gate-Elektrode 208 gebildet wird. Daher ist es möglich, durch Verringerung einer Gatebreite Wf, die durch eine Bildungsbreite des Gate-Elektrodenteilabschnitts 208g definiert ist, einen Gatewiderstand zu verringern.
Wie in Fig. 49 dargestellt, sind die vier Gate-Elektrodenteilabschnitte 208g darüber hinaus gleichförmig in die vier Richtungen (nach oben, unten, links und rechts) ausgebildet demzufolge ist es möglich, die Gate-Elektrode 208 in einer Musterform zu bilden, die vergleichsweise einfach ohne eine schräge Richtung gebildet werden kann.
Während der Gatekontaktanschluß 208 alleine bereitgestellt sein kann, können die vier Gatekontaktanschlüsse 208b hinzugefügt werden, um einen elektrischen Verbindungsabschnitt zu einer Aluminiumverdrahtung oder Ähnlichem zu erhöhen und damit den Gatewiderstand weiter zu verringern.
Da in der ersten Art darüber hinaus ein Substratelektrodenabschnitt vergrößert werden kann, kann ein parasitärer Widerstand in diesem Abschnitt verringert werden.
Fig. 50 ist eine Draufsicht, die eine zweite Art eines Gate- Kontaktaufbaus der Kapazität vom isolierten Gate-Typ nach der zwanzigsten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 50 dargestellt, ist ein Feldbereich 207 mit einem rechteckigen Ausnehmungsabschnitt 220 in der Mitte und einem rechteckig geformten Rand ausgebildet, und eine Gate-Elektrode 208 weist gleichförmig acht Gate-Elektrodenteilabschnitte 208g in acht Richtungen um einen über Dem Ausnehmungsbereich 220 bereitgestellten Gatekontaktanschluß 208a auf. Die Gatekontaktanschlüsse 208b und 208c (ein Anschluss in der Nähe eines mittleren Abschnittes des Außenrands des Feldbereichs 207 und ein Anschluss in einem Eckabschnitt des Außenrandes des Feldbereichs 207) sind jeweils an den Enden der Gate-Elektrodenteilbereiche 208g ausgebildet.
Der eine Gatekontaktanschluß 208a, die vier Gatekontaktanschlüsse 208b und die vier Gatekontaktanschlüsse 208c können jeweils über einen Gatekontakt 209a, vier Gatekontakte 209b und vier Gatekontakte 209c mit einer (nicht dargestellten) Aluminiumverdrahtung oder ähnlichem elektrisch verbunden werden.
Eine Kapazität vom isolierten Gate-Typ C33 mit einem solchen Aufbau ist bereitgestellt mit Gate-Elektrodenteilbereichen 208G, die sich von dem Ausnehmungsbereich 220 aus in acht Richtungen erstrecken. In derselben Weise wie bei der ersten Art ist es daher möglich, einen Gatewiderstand durch Verringern der einzelnen Gatebreiten (Wf1, Wf2) weiter zu verringern.
Während allein der Gatekontaktanschluß 208 bereitgestellt sein kann, können insgesamt acht Kontaktanschlüsse 208b und 208c hinzugefügt werden, um einen elektrischen Verbindungsabschnitt mit einer Aluminiumverdrahtung oder Ähnlichem zu erhöhen, und dadurch den Gatewiderstand weiter zu verringern.
Da darüber hinaus in der zweiten Art ein Substratelektrodenabschnitt vergrößert werden kann, kann ein parasitärer Widerstand in diesem Abschnitt verringert werden.
Fig. 51 ist eine Draufsicht, die eine dritte Art eines Gatekontaktaufbaus der Kapazität vom isolierten Gate-Typ nach der zwanzigsten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 51 dargestellt, ist ein Feldbereich 212 mit je einem rechteckigen Ausnehmungsabschnitt 221 an vier Stellen darin und mit einem rechteckförmigen Rand ausgebildet, und eine Gate- Elektrode 213 ist mit vier gleichförmig in vier Richtungen um einen über jedem Ausnehmungsabschnitt 221 bereitgestellten Gatekontaktanschluß 213a ausgedehnten Gate-Elektrodenteilabschnitten 213g ausgebildet.
Weiterhin ist jeweils an einem Ende des Gate-Elektrodenteilabschnitts 213g, der außerhalb des Feldbereichs 212 bereitgestellt ist, ein Gatekontaktanschluß 213b ausgebildet.
Die vier Gatekontaktanschlüsse 213a und die achte Gatekontaktanschlüsse 213b können jeweils über vier Gatekontakte 214a und acht Gatekontakte 214b mit einer (nicht dargestellten) Aluminiumverdrahtung oder ähnlichem elektrisch verbunden werden.
Eine Kapazität vom isolierten Gate-Typ C34 nach der dritten Art hat einen gleichen Aufbau wie ein Aufbau, in dem vier Kapazitäten vom isolierten Gate-Typ nach der ersten Art auf einer Ebene neben- und übereinander angeordnet sind. Die Gate-Elektrodenteilabschnitte 213g erstrecken sich von jedem Ausnehmungsbereich 221 in die vier Richtungen. Durch Verringern der einzelnen Gatebreiten ist es daher möglich, abhängig von der Anzahl der Ausnehmungsbereiche 221 einen Gatewiderstand zu verringern.
Während die vier Gatekontaktanschlüsse 213a alleine bereitgestellt sein können, können acht Gatekontaktanschlüsse 213b hinzugefügt werden, um einen elektrischen Verbindungsabschnitt mit einer Aluminiumverdrahtung oder ähnlichem zu vergrößern und dadurch den Gatewiderstand weiter zu verkleinern.
Da darüber hinaus ein Gate-Elektrodenabschnitt in der dritten Art vergrößert werden kann, kann ein parasitärer Widerstand in diesem Abschnitt verringert werden.
In den Aufbauten nach der vierzehnten bis zwanzigsten Ausführungsform kann die Kapazität vom isolierten Gate-Typ der Halbleitervorrichtung nach jeder der ersten bis dreizehnten Ausführungsformen hinzugefügt werden, oder sie kann verwendet werden, um die Kapazität vom isolierten Gate-Typ der Halbleitervorrichtung nach jeder der ersten bis dreizehnten Ausführungsform zu verbessern. Somit können verschiedene Kombinationen angewendet werden.

Claims

1. Halbleitervorrichtung mit
einer festen Kapazität (CM), die in einem Halbleitersubstrat (161) ausgebildet ist und einen festen Kapazitätswert aufweist und
einer variablen Kapazität (CJ), die in dem Halbleitersubstrat ausgebildet ist und deren Kapazitätswert variabel gesteuert werden kann;
wobei die feste Kapazität und die variable Kapazität parallel zueinander geschaltet sind.

2. Halbleitervorrichtung nach Anspruch 1, bei der die feste Kapazität (CM) eine Kapazität (C28) vom MIM-Typ (Metall-Isolator-Metall) beinhaltet.

3. Halbleitervorrichtung nach Anspruch 1, bei der die feste Kapazität (CM) eine Kapazität vom PIP-Typ (Polysilizium-Isolator-Polysilizium) beinhaltet.

4. Halbleitervorrichtung nach Anspruch 1, bei der die feste Kapazität (CM) eine Kapazität vom isolierten Gate-Typ beinhaltet mit
einer Gate-Isolierschicht (32, 42) für eine Kapazität, die selektiv auf dem Halbleitersubstrat (1, 161) ausgebildet ist;
einer Gate-Elektrode (33, 43) für eine Kapazität, die auf der Gate-Isolierschicht für eine Kapazität ausgebildet ist und ein festes elektrisches Potential empfängt; und
Absaugelektrodenbereichen (34, 44), die in einer Oberfläche des Halbleitersubstrats so ausgebildet sind, dass ein unter der Gate-Elektrode ausgebildeter Substratbereich für eine Kapazität zwischen ihnen liegt.

5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, bei der
die variable Kapazität (CJ) eine Kapazität vom isolierten Gate-Typ beinhaltet mit
einer Gate-Isolierschicht (32, 42) für eine Kapazität, die selektiv auf dem Halbleitersubstrat (1, 161) ausgebildet ist;
einer Gate-Elektrode (33, 43) für eine Kapazität, die auf der Gate-Isolierschicht für eine Kapazität ausgebildet ist; und
Absaugelektrodenbereichen (34, 44), die in einer Oberfläche des Halbleitersubstrats so ausgebildet sind, dass ein unter der Gate-Elektrode für eine Kapazität ausgebildeter Substratbereich für eine Kapazität zwischen ihnen liegt;
wobei der Kapazitätswert der Kapazität vom isolierten Gate- Typ sich in Abhängigkeit von einem elektrischen Potential an der Gate-Elektrode für eine Kapazität ändert.

6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, bei der die feste Kapazität (cm) eine Mehrzahl von festen Teilkapazitäten (Cf1A bis Cf1C) mit verschiedenen Kapazitätswerten beinhaltet.

7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, bei der
die variable Kapazität (CJ) eine Übergangs-Kapazität (C21 bis C27) beinhaltet, die durch einen p/n-Übergangsabschnitt gebildet wird;
das Halbleitersubstrat ein erstes Halbleitersubstrat (161) von einem ersten Leitungstyp beinhaltet; und
die Übergangs-Kapazität beinhaltet:
einen ersten Halbleiterbereich (162) von einem zweiten Leitungstyp, der in einem oberen Schichtbereich des Halbleitersubstrats ausgebildet ist, wobei dieser erste Halbleiterbereich mit einem Bereich von dem ersten Leitungstyp des Halbleitersubstrats gemeinsam einen p/n-Übergangsabschnitt aufweist;
einen zweiten Halbleiterbereich (164) von dem ersten Leitungstyp, der in dem oberen Schichtbereich des Halbleitersubstrats ausgebildet ist; und
einem Trennbereich (163, 167, 169), der in dem oberen Schichtbereich des Halbleitersubstrats ausgebildet ist, zum Trennen des ersten und weiten Halbleiterbereichs.

8. Halbleitervorrichtung nach Anspruch 7, bei der
das Halbleitersubstrat ein SOI-Substrat beinhaltet mit einem Substrat (165, 166), das zumindest eine isolierende Oberfläche aufweist, und einer auf dieser Oberfläche des Substrats ausgebildeten SOI-Schicht (171); und
der Trennbereich (163, 167, 169) beinhaltet:
einen durch einen Teilisolierbereich (167) gebildeten Teiltrennbereich, der in einem oberen Schichtbereich der SOI- Schicht ausgebildet ist, und
einen Trennhalbleiterbereich (169) von dem ersten Leitungstyp, der ein in einem unteren Schichtbereich vorhandener Teil der SOI-Schicht ist,
wobei der Trennhalbleiterbereich mit dem ersten Halbleiterbereich gemeinsam einen p/n-Übergangsabschnitt aufweist.

9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, bei der
die variable Kapazität (CJ) eine Übergangs-Kapazität (C21 bis C27) beinhaltet, die durch einen p/n-Übergangsabschnitt gebildet wird, mit
einer Gate-Isolierschicht (172, 182) für eine Kapazität, die selektiv auf dem Halbleitersubstrat (161; 165, 166, 171) ausgebildet ist;
einer Gate-Elektrode (173, 183) für eine Kapazität, die auf der Gate-Isolierschicht für eine Kapazität ausgebildet ist; und
ersten und zweiten Halbleiterbereichen (174, 175, 176, 178) von dem zweiten bzw. ersten Leitungstyp, die in einer Oberfläche des Halbleitersubstrats so ausgebildet sind, dass ein unter der Gate-Elektrode ausgebildeter Substratbereich (177) für eine Kapazität von dem ersten Leitungstyp zwischen ihnen liegt;
wobei der erste Halbleiterbereich (174, 176) mit dem Substratbereich für eine Kapazität gemeinsam einen p/n- Übergangsabschnitt aufweist.

10. Halbleitervorrichtung nach einem der Ansprüche 7 bis 9 mit ersten und zweiten Silizidbereichen (180, 181, 184, 185), die jeweils auf Oberflächen der ersten und zweiten Halbleiterbereiche ausgebildet sind.

11. Halbleitervorrichtung nach einem der Ansprüche 7 bis 9, bei der die feste Kapazität (cm) ein feste Kapazität beinhaltet mit einem Kapazitätswert, der größer ist als ein maximaler Kapazitätswert der variablen Kapazität (CJ).

12. Halbleitervorrichtung mit einer Übergangskapazität, die in einer SOI-Schicht (171) eines SOI-Substrats ausgebildet ist, das ein Substrat (165, 166) mit zumindest einer isolierenden Oberfläche und die auf dieser Oberfläche des Substrats ausgebildete SOI-Schicht von einem ersten Leitungstyp beinhaltet,
wobei die Übergangskapazität beinhaltet:
einen ersten Übergangshalbleiterbereich (168, 174, 176) von einem zweiten Leitungstyp, der auf der SOI-Schicht ausgebildet ist;
einen zweiten Übergangshalbleiterbereich (161, 169, 170, 177) von dem ersten Leitungstyp, der auf der SOI-Schicht ausgebildet ist, wobei der erste und zweite Übergangshalbleiterbereich einen p/n-Übergangsabschnitt aufweisen;
einen ersten Halbleiterbereich (168) von dem zweiten Leitungstyp, der auf der SOI-Schicht ausgebildet ist;
einen zweiten Halbleiterbereich (170) von dem ersten Leitungstyp, der unabhängig vom dem ersten Halbleiterbereich auf der SOI-Schicht ausgebildet ist; und
einen Trennbereich (163, 167, 169), der in einem oberen Schichtbereich der SOI-Schicht ausgebildet ist, zum Trennen des ersten und weiten Halbleiterbereichs voneinander;
wobei der Trennbereich beinhaltet:
einen durch einen Teilisolierbereich (167) gebildeten Teiltrennbereich, der in einem oberen Schichtbereich der SOI- Schicht ausgebildet ist, und
einen Trennhalbleiterbereich (169) mit dem ersten Leitungstyp, der ein in einem unteren Schichtbereich vorhandener Teil der SOI-Schicht ist;
der erste Übergangshalbleiterbereich den ersten Halbleiterbereich beinhaltet;
der zweite Übergangshalbleiterbereich den zweiten Halbleiterbereich und den Trennhalbleiterbereich beinhaltet; und
der Trennhalbleiterbereich mit dem ersten Halbleiterbereich gemeinsam einen p/n-Übergangsabschnitt aufweist.

13. Halbleitervorrichtung mit einer Übergangskapazität, die in einer SOI-Schicht (171) eines SOI-Substrats ausgebildet ist, das ein Substrat (165, 166) mit zumindest einer isolierende Oberfläche und die auf dieser Oberfläche des Substrats ausgebildete SOI-Schicht von einem ersten Leitungstyp beinhaltet, wobei die Übergangskapazität beinhaltet:
einen ersten Übergangshalbleiterbereich (168, 174, 176) von einem zweiten Leitungstyp, der auf der SOI-Schicht ausgebildet ist;
einen zweiten Übergangshalbleiterbereich (161, 169, 170, 177) von dem ersten Leitungstyp, der auf der SOI-Schicht ausgebildet ist, wobei der erste und zweite Übergangshalbleiterbereich einen p/n-Übergangsabschnitt aufweisen;
einen Substratbereich (177) für eine Kapazität von dem ersten Leitungstyp, der in einer Oberfläche der SOI-Schicht ausgebildet ist;
erste (174, 176) und zweite Halbleiterbereiche (175, 178) von dem zweiten bzw. ersten Leitungstyp, die in einer Oberfläche des Halbleitersubstrats so ausgebildet sind, dass der Substratbereich für eine Kapazität zwischen ihnen liegt, wobei der zweite Halbleiterbereich eine Dotierungskonzentration aufweist, die höher eingestellt ist als die in dem Substratbereich für eine Kapazität;
wobei der erste Übergangshalbleiterbereich den ersten Halbleiterbereich beinhaltet;
der zweite Übergangshalbleiterbereich den zweiten Halbleiterbereich und den Substratbereich für eine Kapazität beinhaltet; und
der erste Halbleiterbereich mit dem Substratbereich für eine Kapazität gemeinsam einen p/n-Übergangsabschnitt aufweist.

14. Halbleitervorrichtung nach Anspruch 13, bei der die Übergangskapazität weiter beinhaltet:
eine Gate-Isolierschicht (172, 182) für eine Kapazität, die auf dem Substratbereich für eine Kapazität ausgebildet ist, und
einer Gate-Elektrode (173, 183) für eine Kapazität, die auf der Gate-Isolierschicht für eine Kapazität ausgebildet ist.

15. Halbleitervorrichtung nach einem der Ansprüche 12 bis 14 mit ersten und zweiten Silizidbereichen (180, 181, 184, 185), die jeweils auf Oberflächen der ersten und zweiten Halbleiterbereiche ausgebildet sind.

16. Halbleitervorrichtung mit
einer Kapazität vom isolierten Gate-Typ (C31 bis C34), die in einem Halbleitersubstrat (1, 161) ausgebildet ist, mit
einer Gate-Isolierschicht für eine Kapazität, die selektiv auf dem Halbleitersubstrat ausgebildet ist;
einer Gate-Elektrode (202, 208, 213) für eine Kapazität, die auf der Gate-Isolierschicht für eine Kapazität ausgebildet ist; und
Absaugelektrodenbereichen (201, 207, 212), die in einer Oberfläche des Halbleitersubstrats so ausgebildet sind, dass ein unter der Gate-Elektrode für eine Kapazität ausgebildeter Substratbereich für eine Kapazität zwischen ihnen liegt;
wobei die Gate-Elektrode für eine Kapazität an dem einem und dem anderen Ende erste und zweite Kontaktanschlussabschnitte aufweist, die elektrisch mit einer externen Verdrahtung verbunden werden können.

17. Halbleitervorrichtung mit
einer Kapazität vom isolierten Gate-Typ (C31 bis C34), die in einem Halbleitersubstrat (1, 161) ausgebildet ist, mit
einer Gate-Isolierschicht für eine Kapazität, die selektiv auf dem Halbleitersubstrat ausgebildet ist;
einer Gate-Elektrode (202, 208, 213) für eine Kapazität, die auf der Gate-Isolierschicht für eine Kapazität ausgebildet ist; und
Absaugelektrodenbereichen (201, 207, 212), von denen jeder in einer Oberfläche des Halbleitersubstrats so ausgebildet ist, dass ein unter der Gate-Elektrode für eine Kapazität ausgebildeter Substratbereich für eine Kapazität zwischen ihnen liegt;
wobei jeder der Absaugelektrodenbereiche einen Ausnehmungsabschnitt (220, 221) in einem auf der Ebene gesehen mittleren Abschnitt aufweist
und die Gate-Elektrode für eine Kapazität eine Mehrzahl von Teilelektrodenbereichen (208g, 213g) aufweist, die sich auf der Ebene gesehen von dem Ausnehmungsabschnitt aus radial erstrecken.

18. Halbleitervorrichtung nach Anspruch 17, bei der die Mehrzahl von Teilelektrodenbereichen (208g, 213g) vier Teilelektrodenbereiche beinhaltet, die sich von dem Ausnehmungsabschnitt aus gleichförmig in vier Richtungen erstrecken.