JP2007242660A - 半導体装置 - Google Patents
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Abstract
【解決手段】SOI層3内にN+拡散領域11が選択的に形成され、N+拡散領域11の全周辺領域を覆って完全分離領域4が形成される。完全分離領域4はSOI層3を貫通して埋め込み酸化膜2に到達するため、N+拡散領域11が完全分離領域4によって外部から電気的に完全に絶縁される。N+拡散領域11は図中縦方向に延びて平面視縦長矩形状に形成される。そして、N+拡散領域11の一端側の表面内にシリサイド膜6aが形成され、他端側の表面内にシリサイド膜6bが形成され、シリサイド膜6a,6b上に金属プラグ7,7がそれぞれ形成される。
【選択図】図1
Description
(基本構成)
図1はこの発明の実施の形態1である半導体装置の構成を示す平面図であり、図2は図1のA−A断面を示す断面図、図3は図1のB−B断面を示す断面図である。実施の形態1の半導体装置は内部に拡散抵抗を有してる。
図4は実施の形態1の半導体装置の寸法特性を示す平面図である。同図に示すように、N+拡散領域11の抵抗体主要部が平面視形状が矩形状を呈しており、X方向(図4の横方向;第1の方向)の長さである幅LX(第1の長さ)と、上記抵抗体主要部の平面視形状である矩形状のY方向(図4の縦方向;第2の方向)の長さである長さLY(第2の長さ)によってその平面視形状が規定される。
(基本構成)
図6はこの発明の実施の形態2である半導体装置の構成を示す平面図であり、図7は図6のC−C断面を示す断面図、図8は図6のD−D断面を示す断面図である。実施の形態2の半導体装置は内部にボディ抵抗を有している。
図9は実施の形態2の他の態様を示す断面図である。図9は図6のD−D断面に相当する。同図に示すように、シリサイド膜17a,17bがN+拡散領域5の表面内からN-ボディ領域21の表面内の一部にかけて形成される。他の構成は図6〜図8で示した基本構成と同様であるため、説明を省略する。
図10は実施の形態2の半導体装置の寸法特性を示す平面図である。同図に示すように、N-ボディ領域21の抵抗体主要部の矩形状の平面視領域のX方向(図10の横方向)の長さである幅LXと、Y方向(図10の縦方向)の長さである長さLYとする。
(基本構成)
図11はこの発明の実施の形態3である半導体装置の構成を示す平面図であり、図12は図11のE−E断面を示す断面図、図13は図11のF−F断面を示す断面図である。実施の形態5の半導体装置はゲート電極付きボディ抵抗を有している。
図14は実施の形態3の半導体装置の寸法特性を示す平面図である。同図に示すように、N-ボディ領域21の抵抗体主要部における矩形状の平面視領域のX方向(図14の横方向)の長さである幅LXと、Y方向(図12の縦方向)の長さである長さLYとする。
図15は実施の形態3の半導体装置の他の態様を示す断面図である。他の態様の半導体装置は内部にゲート電極付きボディ抵抗及びMOSトランジスタを有している。
(基本構成)
図16はこの発明の実施の形態4である半導体装置の構成を示す平面図であり、図17は図16のG−G断面に相当する断面図である。実施の形態4の半導体装置はMOS(ゲート)キャパシタを有している。
図18は実施の形態4の半導体装置の他の態様を示す断面図である。図18は図17と同様、図16のG−G断面に相当する。
(素子分離領域形成工程)
図21〜図29は、実施の形態1〜実施の形態4共通の素子分離領域形成工程を示す断面図である。以下、これらの図を参照して、素子分離領域形成工程の処理手順を説明する。
図30〜図35は実施の形態1の拡散抵抗の製造工程を示す断面図である。なお、図30〜図35では、上述した素子分離領域形成工程によって、完全分離領域4によって分離された後の状態(図29で示す状態)からの製造工程を示している。また、図30〜図35では、実施の形態1の拡散抵抗と共にNMOSトランジスタが形成される工程を示している。なお、図30〜図35は図1のB−B断面に相当する。
図36〜図45は実施の形態2のボディ抵抗の基本構成(図6〜図8参照)の製造工程を示す断面図である。なお、図36〜図45では、上述した素子分離領域形成工程によって、完全分離領域4によって分離された後の状態(図29で示す状態)からの製造工程を示している。また、図36〜図45では、実施の形態2のボディ抵抗と共にNMOSトランジスタが形成される工程を示している。また、図36〜図45は図6のD−D断面に相当する。
図46は実施の形態2のボディ抵抗の他の態様(図9参照)の製造工程の一部を示す断面図である。なお、図46では、実施の形態2の基本構成の製造方法と同様の工程を経て図40で示す構造が得られた後の製造工程を示している。図46では、実施の形態2のボディ抵抗と共にNMOSトランジスタが形成される工程の一部を示している。また、図46は図6のD−D断面に相当する。
図47〜図49は実施の形態3のゲート電極付きボディ抵抗の第1の構成(基本構成のLDD領域付きゲート電極付きボディ抵抗)の製造工程を示す断面図である。なお、図47〜図49では、上述した素子分離領域形成工程によって、完全分離領域4によって分離された後の状態(図29で示す状態)からの製造工程を示している。また、図47〜図49では、実施の形態3のゲート電極付きボディ抵抗と共にNMOSトランジスタが形成される工程を示している。また、図47〜図49は図11のF−F断面に相当する。
図50及び図51は実施の形態3のゲート電極付きボディ抵抗の第2の態様(図15で示した実施の形態3の他の態様と同様なLDD領域無しのゲート電極付きボディ抵抗)の製造工程の一部を示す断面図である。なお、図50,図51では、実施の形態3の第1の構成の製造方法と同様の工程を経て図48で示す構造が得られた後の製造工程を示している。図50,図51では、実施の形態3のゲート電極付きボディ抵抗と共にNMOSトランジスタが形成される工程の一部を示している。また、図50,図51は図11のF−F断面に相当する。
実施の形態4の基本構成であるMOSキャパシタは構造的には、実施の形態3の第2の態様(LDD領域無しゲート電極付きボディ抵抗)と同様であるため、実施の形態3の第2の態様と同様な製造方法によって実施の形態4の基本構成のMOSキャパシタ(図16,図17参照)を得ることができる。
図52〜図55は実施の形態4のMOSキャパシタの他の態様(図18参照)であるキャパシタドープMOSキャパシタの製造工程を示す断面図である。なお、図52〜図55では、上述した素子分離領域形成工程によって、完全分離領域4によって分離された後の状態(図29で示す状態)からの製造工程を示している。また、図52〜図55では、実施の形態4のMOSキャパシタと共にNMOSトランジスタが形成される工程を示している。また、図52〜図55は図16のG−G断面に相当する。
(実施の形態1の応用例)
図56は従来のバルク基板上に複数種のトランジスタ(コアトランジスタQC2、I/OトランジスタQI2)と共に拡散抵抗RD2を形成した半導体装置の構造を示す断面図である。
実施の形態2の応用例として、実施の形態2のボディ抵抗と同時にコア(Core)トランジスタとI/Oトランジスタとを製造する半導体装置が考えられる。一般に、コアトランジスタとI/Oトランジスタとはウェル領域形成の不純物注入条件及びチャネルドープの不純物注入条件が異なる。
図59は実施の形態2の応用例である半導体装置を示す平面図であり、図60は図59のH−H断面を示す断面図である。これら図に示すように、実施の形態2の2種類のボディ抵抗RB1及びRB2とがCore回路部101及びI/O回路部102に形成されている半導体装置を示している。
図61〜図82は複数種のトランジスタの形成工程を示す断面図である。複数種のトランジスタとしてNMOSトランジスタ構成のコアトランジスタ及びI/Oトランジスタ、PMOS構成のコアトランジスタ及びI/Oトランジスタの4種類のトランジスタの形成工程を示す。
(第1の例)
図83は実施の形態1の拡散抵抗RD1等を有する半導体装置のレイアウトパターンの第1の例を示す平面図である。図84は図83のI−I断面を示す断面図であり、図85は図83のJ−J断面を示す断面図である。なお、図83においては、説明の都合上、シリサイド膜6a,6b等のシリサイド領域は示していない。
図86は実施の形態1の拡散抵抗RD1等を有する半導体装置のレイアウトパターンの第2の例を示す平面図である。図87は図86のK−K断面を示す断面図であり、図88は図86のL−L断面を示す断面図である。なお、図86においては、説明の都合上、シリサイド膜6a,6b等のシリサイド領域は示していない。
図89は実施の形態1の拡散抵抗RD1等を有する半導体装置のレイアウトパターンの第3の例を示す平面図である。図90は図89のM−M断面を示す断面図であり、図91は図89のN−N断面を示す断面図である。なお、図89においては、説明の都合上、シリサイド膜6a,6b等のシリサイド領域は示していない。
Claims (15)
- 半導体基板、前記半導体基板上に形成される埋込絶縁膜及び前記埋込絶縁膜上に形成されるSOI層を有するSOI基板の前記SOI層に形成される拡散抵抗を有する半導体装置であって、
前記拡散抵抗は、
前記SOI層内に形成される第1の導電型の拡散領域と、
前記拡散領域の表面内において、所定の形成方向における一方端及び他方端の近傍領域のみにそれぞれ形成される一方及び他方シリサイド膜とを備え、前記拡散領域において上層部に前記一方及び他方シリサイド膜を有さない領域が抵抗体主要部として規定され、
前記拡散領域の周辺領域の全領域に、前記SOI層を貫通して形成される絶縁性を有する完全分離領域をさらに備える、
半導体装置。 - 半導体基板、前記半導体基板上に形成される埋込絶縁膜及び前記埋込絶縁膜上に形成されるSOI層を有するSOI基板の前記SOI層に形成されるボディー抵抗を有する半導体装置であって、
前記ボディ抵抗は、
前記SOI層内に形成される第1の導電型のボディ領域と、
前記SOI層内に形成され、前記ボディ領域の所定の形成方向における一方側及び他方側に隣接してそれぞれ形成される、第1の導電型の一方及び他方拡散領域とを備え、前記一方及び他方拡散領域の第1の導電型の不純物濃度は前記ボディ領域より高く設定され、
少なくとも前記一方及び他方拡散領域の表面内に形成され、互いに独立した一方及び他方シリサイド膜をさらに備え、前記ボディ領域において上層部に前記一方及び他方シリサイド膜を有さない領域が抵抗体主要部として規定され、
前記ボディ領域及び前記一方及び他方拡散領域の周辺領域の全領域に、前記SOI層を貫通して形成される絶縁性を有する完全分離領域をさらに備える、
半導体装置。 - 請求項2記載の半導体装置であって、
前記一方及び他方シリサイド膜は、前記一方及び他方拡散領域の表面内のみに形成される、
半導体装置。 - 請求項2記載の半導体装置であって、
前記一方及び他方シリサイド膜は、前記一方及び他方拡散領域の表面内から前記ボディ領域の表面内の一部にかけてそれぞれ形成される、
半導体装置。 - 請求項2記載の半導体装置であって、
前記ボディ抵抗は、
前記ボディ領域上にゲート絶縁膜を介して形成されるゲート電極をさらに備える、
半導体装置。 - 請求項5記載の半導体装置であって、
第1の導電型のMOSトランジスタをさらに備え、
前記MOSトランジスタは、
前記SOI層に選択的に形成される第1の導電型の一方及び他方電極領域と、
前記SOI層内に形成され、前記一方電極領域と前記他方電極領域とに挟まれた第2の導電型のボディ領域と、
前記ボディ領域上にゲート絶縁膜を介して形成されるゲート電極と、
前記一方及び他方電極領域に隣接して、前記ゲート電極下方の前記ボディ領域の表面内の一部に形成される第1の導電型の低濃度領域とを備え、前記低濃度領域は、前記一方及び他方電極領域より第1の導電型の不純物濃度が低く、前記ボディー抵抗の前記ボディ領域より第1の導電型の不純物濃度が高い所定の不純物濃度に設定され、
前記ボディ抵抗の前記ボディ領域は、前記ボディ抵抗の前記ゲート電極下及びその近傍領域全てにおいて、第1の導電型の不純物濃度が前記所定の不純物濃度より低いことを特徴とする、
半導体装置。 - 請求項5記載の半導体装置であって、
前記ボディ抵抗は複数のボディ抵抗を含み、
前記半導体装置は、
複数の第2の導電型のMOSトランジスタをさらに備え、
前記複数のMOSトランジスタは、それぞれ
前記SOI層内に前記完全分離領域によって素子分離されて形成される、第1の導電型のウェル領域と、
前記ウェル領域内の上層部に選択的に形成される第2の導電型の一方及び他方電極領域と、
前記一方及び他方電極領域とに挟まれた前記ウェル領域上にゲート絶縁膜を介して形成されるゲート電極とを備え、
前記複数のMOSトランジスタは、前記ウェル領域の第1の導電型の不純物濃度として、互いに異なる複数種の不純物濃度を有し、
前記複数のボディ抵抗の前記抵抗体主要部は前記複数種の不純物濃度によって複数の抵抗値に設定される、
半導体装置。 - 請求項1ないし請求項7のうち、いずれか1項に記載の半導体装置であって、
前記抵抗体主要部の平面視形状は第1及び第2の方向の第1及び第2の長さで規定される矩形状を呈し、前記第1の長さは前記半導体装置の製造プロセス時に規定される最小寸法の10倍以上で、かつ前記第2の長さが前記第1の長さ以上であることを特徴とする、
半導体装置。 - 請求項5ないし請求項8のうち、いずれか1項に記載の半導体装置であって、
前記ボディ抵抗の前記ゲート電極は第1の導電型のポリシリコン電極を含む、
半導体装置。 - 半導体基板、前記半導体基板上に形成される埋込絶縁膜及び前記埋込絶縁膜上に形成されるSOI層を有するSOI基板の前記SOI層に形成されるMOSキャパシタを有する半導体装置であって、
前記MOSキャパシタは、
前記SOI層内に形成される、第1の導電型の第1の不純物濃度のキャパシタ電極領域と、
前記SOI層内に形成され、前記キャパシタ電極領域の所定の形成方向における一方側及び他方側に隣接して形成される、第1の導電型の一方及び他方拡散領域とを備え、前記一方及び他方拡散領域の第1の導電型の不純物濃度は前記第1の不純物濃度より高く設定され、
前記キャパシタ電極領域上にゲート絶縁膜を介して形成されるゲート電極をさらに備え、前記ゲート電極、前記ゲート絶縁膜及び前記キャパシタ電極領域によって前記MOSキャパシタが規定され、
前記一方及び他方拡散領域の表面内に形成され、互いに独立した一方及び他方シリサイド膜と、
前記キャパシタ電極領域及び前記一方及び他方拡散領域の周辺領域の全領域に、前記SOI層を貫通して形成される絶縁性を有する完全分離領域とをさらに備え、
前記キャパシタ電極領域は前記ゲート電極下及びその近傍領域の領域において、前記第1の不純物濃度のみを有することを特徴とする、
半導体装置。 - 請求項10記載の半導体装置であって、
前記キャパシタ電極領域の前記第1の不純物濃度は前記ゲート電極に付与される電位によって容量値が影響を受けない不純物濃度を含む、
半導体装置。 - 請求項10あるいは請求項11記載の半導体装置であって、
第1の導電型のMOSトランジスタをさらに備え、
前記MOSトランジスタは、
前記SOI層に選択的に形成される第1の導電型の一方及び他方電極領域と、
前記SOI層内に形成され、前記一方電極領域と前記他方電極領域とに挟まれた第2の導電型のボディ領域と、
前記ボディ領域上にゲート絶縁膜を介して形成されるゲート電極と、
前記一方及び他方電極領域に隣接して、前記ゲート電極下方の前記ボディ領域の表面内に形成される第1の導電型の低濃度領域とを備え、前記低濃度領域は、前記一方及び他方電極領域より第1の導電型の不純物濃度が低く設定される、
半導体装置。 - 請求項10ないし請求項12のうち、いずれか1項に記載の半導体装置であって、
前記MOSキャパシタの前記ゲート電極は第1の導電型のポリシリコン電極を含む、
半導体装置。 - 請求項1ないし請求項13記載のうち、いずれか1項に記載の半導体装置であって、
前記第1の導電型はN型を含む、
半導体装置。 - 請求項1ないし請求項13記載のうち、いずれか1項に記載の半導体装置であって、
前記第1の導電型はP型を含む、
半導体装置。
Priority Applications (2)
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