<実施の形態1>
(基本構成)
図1はこの発明の実施の形態1である半導体装置の構成を示す平面図であり、図2は図1のA−A断面を示す断面図、図3は図1のB−B断面を示す断面図である。実施の形態1の半導体装置は内部に拡散抵抗を有してる。
これらの図に示すように、Si基板等の支持基板1上に埋め込み酸化膜2が形成され、埋め込み酸化膜2上にSOI層3が形成される。これら支持基板1、埋め込み酸化膜2及びSOI層3によりSOI基板が構成される。
SOI層3内にN+拡散領域11が選択的に形成され、N+拡散領域11の周辺領域の全てを平面視覆って完全分離領域4が形成される。完全分離領域4はSOI層3を貫通して埋め込み酸化膜2に到達するため、N+拡散領域11が完全分離領域4によって外部から電気的に完全に絶縁される。
N+拡散領域11はY方向(図1の縦方向:所定の形成方向)に延びて形成され、平面視形状が矩形状に形成される。そして、N+拡散領域11のY方向一端側(一方端近傍領域)の表面内にシリサイド膜6a(一方シリサイド膜)が形成され、N+拡散領域11のY方向他端側(他方端近傍領域)の表面内にシリサイド膜6b(他方側シリサイド膜)が形成され、シリサイド膜6a,6b上に金属プラグ7,7がそれぞれ形成される。
このような構成の実施の形態1の拡散抵抗において、N+拡散領域11が抵抗体となり、N+拡散領域11における上層部にシリサイド膜6a,6bを有さない領域が抵抗体主要部として規定され、シリサイド膜6aを一端とし、シリサイド膜6bを他端とした抵抗素子が実現する。
このように、実施の形態1の拡散抵抗は、N+拡散領域11の周辺領域全てに完全分離領域4が形成され、N+拡散領域11の下層は埋め込み酸化膜2が存在している。したがって、N+拡散領域11が外部から完全に絶縁されるため、抵抗体主要部を有するN+拡散領域11からのリークを効果的に抑制することができる効果を奏する。
さらに、N+拡散領域11の表面内の一部(一端側、他端側)にのみシリサイド膜6a,6bを形成することにより、抵抗素子として高抵抗化が可能となる効果を奏する。
(寸法特性)
図4は実施の形態1の半導体装置の寸法特性を示す平面図である。同図に示すように、N+拡散領域11の抵抗体主要部が平面視形状が矩形状を呈しており、X方向(図4の横方向;第1の方向)の長さである幅LX(第1の長さ)と、上記抵抗体主要部の平面視形状である矩形状のY方向(図4の縦方向;第2の方向)の長さである長さLY(第2の長さ)によってその平面視形状が規定される。
SOI基板上にトランジスタ,抵抗素子等を形成する際には、各プロセスの寸法バラツキを考慮する必要がある。例えば、MPU等のロジック回路を製造する場合、ゲート電極長が最小寸法になる場合が多い。ここで、最小寸法長に対して±15%のプロセスばらつきが存在としたとする。
図5はN+拡散領域11における抵抗体主要部の幅LXと長さLYとによる寸法特性を表形式で示した説明図である。図5において、回路の最小寸法を0.1μmから0.05μmに設定した場合の、幅LXと長さLYにプロセスの上下限(15%)のバラツキ(LXについてXmax(上限),Xmin(下限),LYについてYmax(上限),Ymin(下限))を考慮した場合のN+拡散領域11の抵抗体主要部の単位長さ(LY/LX)の最大値(Ymax/Xmin)及び最小値(Ymin/Xmax)を示している。
図5に示すように、幅LXを回路内の最小寸法の10倍の長さにし、長さLYを幅LXと同一に設定することによより、抵抗体であるN+拡散領域11における抵抗体主要部の単位長さの変動、すなわち、抵抗値の変動を±3%の範囲内に収めることができる。
したがって、実施の形態1の半導体装置において、N+拡散領域11における抵抗体主要部の幅LXを回路の最小寸法の10倍以上に設定し、長さLYを幅LX以上に設定することにより、プロセスのバラツキにより抵抗値の影響をほとんど受けない抵抗体であるN+拡散領域11を得ることができる効果を奏する。
なお、実施の形態1では、N+拡散領域11を抵抗体として示したが、P型の拡散領域を抵抗体としても同様の効果を奏する。
<実施の形態2>
(基本構成)
図6はこの発明の実施の形態2である半導体装置の構成を示す平面図であり、図7は図6のC−C断面を示す断面図、図8は図6のD−D断面を示す断面図である。実施の形態2の半導体装置は内部にボディ抵抗を有している。
これらの図に示すように、SOI基板を構成するSOI層3内にN-ボディ領域21が選択的に形成され、N-ボディ領域21のY方向の両端において、各々がN-ボディ領域21に隣接するN+拡散領域5,5(一方及び他方拡散領域)がそれぞれ形成される。
そして、N-ボディ領域21及びN+拡散領域5,5の全周辺領域を平面視覆って完全分離領域4が形成される。完全分離領域4はSOI層3を貫通して埋め込み酸化膜2に到達するため、N-ボディ領域21及びN+拡散領域5,5が完全分離領域4によって外部から電気的に完全に絶縁される。
一端側のN+拡散領域5(一方拡散領域)の表面内にシリサイド膜16a(一方シリサイド膜)が形成され、他端側のN+拡散領域5(他方拡散領域)の表面内にシリサイド膜16b(他方シリサイド膜)が形成され、シリサイド膜16a,16b上に金属プラグ7,7がそれぞれ形成される。
このような構成のボディ抵抗において、N-ボディ領域21及びその両端のN+拡散領域5,5が抵抗体となり、N-ボディ領域21において上層部にシリサイド膜16a,16bを有さない領域が抵抗体主要部として規定され、シリサイド膜16aを一端とし、シリサイド膜16bを他端とした抵抗素子が実現する。
このように、実施の形態2のボディ抵抗は、N-ボディ領域21及びN+拡散領域5の周辺領域全てに完全分離領域4が形成され、N-ボディ領域21及びN+拡散領域5,5の下層は埋め込み酸化膜2が存在している。したがって、N-ボディ領域21及びN+拡散領域5,5が外部から完全に絶縁されるため、N-ボディ領域21及びN+拡散領域5、5からのリークを効果的に抑制することができる効果を奏する。
さらに、N+拡散領域5の表面内(一端側、他端側)にのみシリサイド膜16a,16bを形成することにより、抵抗素子として高抵抗化が可能となる効果を奏する。加えて、N-ボディ領域21の方が実施の形態1のN+拡散領域11よりもより高抵抗値を比較的容易に設定することができる効果を奏する。
(他の態様)
図9は実施の形態2の他の態様を示す断面図である。図9は図6のD−D断面に相当する。同図に示すように、シリサイド膜17a,17bがN+拡散領域5の表面内からN-ボディ領域21の表面内の一部にかけて形成される。他の構成は図6〜図8で示した基本構成と同様であるため、説明を省略する。
他の態様におけるシリサイド膜17a,17bは、基本構成のシリサイド膜16a,16bよりも広い形成面積を有するため、金属プラグ7の形成時のコンタクトホール開口時おける重ね合わせマージンをより確保し易いという効果を奏する。
(寸法特性)
図10は実施の形態2の半導体装置の寸法特性を示す平面図である。同図に示すように、N-ボディ領域21の抵抗体主要部の矩形状の平面視領域のX方向(図10の横方向)の長さである幅LXと、Y方向(図10の縦方向)の長さである長さLYとする。
この場合、実施の形態1と同様、N-ボディ領域21における抵抗値主要部の幅LXを回路の最小寸法の10倍以上に設定し、長さLYを幅LX以上に設定することにより、プロセスのバラツキにより抵抗値の影響をほとんど受けない抵抗体であるN-ボディ領域21を得ることができる効果を奏する。
なお、実施の形態2では、N-ボディ領域21及びN+拡散領域5を抵抗体として示したが、P型のボディ領域及び拡散領域を抵抗体としても同様の効果を奏する。
<実施の形態3>
(基本構成)
図11はこの発明の実施の形態3である半導体装置の構成を示す平面図であり、図12は図11のE−E断面を示す断面図、図13は図11のF−F断面を示す断面図である。実施の形態5の半導体装置はゲート電極付きボディ抵抗を有している。
これらの図に示すように、SOI基板を構成するSOI層3内にN-ボディ領域21が選択的に形成され、N-ボディ領域21のY方向の両端において、各々がN-ボディ領域21に隣接するN+拡散領域5,5がそれぞれ形成される。
そして、N-ボディ領域21及びN+拡散領域5,5の全周辺領域を平面視覆って完全分離領域4が形成される。完全分離領域4はSOI層3を貫通して埋め込み酸化膜2に到達するため、N-ボディ領域21及びN+拡散領域5,5が完全分離領域4によって外部から電気的に完全に絶縁される。
一端側のN+拡散領域5の表面内にシリサイド膜16aが形成され、他端側のN+拡散領域5の表面内にシリサイド膜16bが形成され、シリサイド膜16a,16b上に金属プラグ7,7が形成される。
さらに、N-ボディ領域21をX方向(図11の横方向)に横断し、かつ両側の完全分離領域4の一部上にゲート酸化膜10が形成され、ゲート酸化膜10上にN型のポリシリコン(N+PO)によりなるゲート電極8が形成さる。ゲート電極8上にシリサイド膜18が形成され、シリサイド膜18の一部上に金属プラグ19が設けられる。また、ゲート酸化膜10、ゲート電極8及びシリサイド膜18の全側面にサイドウォール20が形成される。なお、図11においては、説明の都合上、シリサイド膜18及びサイドウォール20の図示は省略している。
このような構成のゲート電極付きボディ抵抗において、N-ボディ領域21及びその両端のN+拡散領域5,5が抵抗体となり、N-ボディ領域21において上層部にシリサイド膜16a,16bを有さない領域が抵抗体主要部として規定され、シリサイド膜16aを一端とし、シリサイド膜16bを他端とした抵抗素子が実現する。
さらに、金属プラグ19を介してゲート電極8に付与するゲート電圧Vgにより上記抵抗体主要部の抵抗値を制御することができる。
このように、実施の形態3のゲート電極付きボディ抵抗は、N-ボディ領域21及びN+拡散領域5の周辺領域全てに完全分離領域4が形成され、N-ボディ領域21及びN+拡散領域5,5の下層は埋め込み酸化膜2が存在しているため、実施の形態2と同様、N-ボディ領域21及びN+拡散領域5、5からのリークを効果的に抑制することができる効果を奏する。
さらに、N+拡散領域5の表面内にのみシリサイド膜16a,16bを形成することにより、抵抗素子として高抵抗化が可能となる効果を奏する。加えて、N-ボディ領域21の方が実施の形態1のN+拡散領域11よりもより高抵抗値を比較的容易に設定することができる効果を奏する。
さらに、実施の形態3のゲート電極付きボディ抵抗は、ゲート電極8に付与するゲート電圧Vgによって抵抗値主要部における抵抗値を可変制御できる効果を奏する。
(寸法特性)
図14は実施の形態3の半導体装置の寸法特性を示す平面図である。同図に示すように、N-ボディ領域21の抵抗体主要部における矩形状の平面視領域のX方向(図14の横方向)の長さである幅LXと、Y方向(図12の縦方向)の長さである長さLYとする。
この場合、実施の形態1及び実施の形態2と同様、N-ボディ領域21の幅LXを回路の最小寸法の10倍以上に設定し、長さLYを幅LX以上に設定することにより、プロセスのバラツキにより抵抗値の影響をほとんど受けない抵抗体であるN-ボディ領域21を得ることができる効果を奏する。
なお、実施の形態3では、N-ボディ領域21、N+拡散領域5よりなる抵抗体及びN+POよりなるゲート電極8を示したが、P型のボディ領域及び拡散領域を抵抗体とし、P型のポリシリコン(P+PO)をゲート電極としても同様の効果を奏する。
なお、ゲート電極8の導電型をN-ボディ領域21の導電型と同じ導電型に設定した方が、N-ボディ領域21の抵抗値の制御性が高いという効果を奏する。
(他の態様)
図15は実施の形態3の半導体装置の他の態様を示す断面図である。他の態様の半導体装置は内部にゲート電極付きボディ抵抗及びMOSトランジスタを有している。
同図において、(ゲート電極付き)ボディ抵抗領域A1は図11のF−F断面に相当するため、説明を省略する。以下、N型トランジスタ領域A2について説明する。N型トランジスタ領域A2とボディ抵抗領域A1とは完全分離領域4及び埋め込み酸化膜2によって電気的に分離されてるため、ボディ抵抗領域A1に形成されるゲート電極付きボディ抵抗とN型トランジスタ領域A2に形成されるNMOSトランジスタとは電気的に完全に分離される。
N型トランジスタ領域A2において、SOI層3内にP-ボディ領域31を挟んでN+拡散領域32,32(一方,他方電極領域)が形成される。N+拡散領域32,32間のP-ボディ領域31上にゲート酸化膜35を介してゲート電極36が形成され、ゲート電極36上にシリサイド膜37が形成され、ゲート酸化膜35、ゲート電極36及びシリサイド膜37の側面にサイドウォール39が設けられる。
そして、N+拡散領域32,32それぞれから、サイドウォール39,39下からゲート酸化膜35の一部下にかけて、N型LDD領域33,33(低濃度領域)が形成される。一方、ボディ抵抗領域A1に形成されるゲート電極付きボディ抵抗は、ゲート電極8(ゲート酸化膜10)下及びその近傍全てにおいて、N型LDD領域33に相当する領域は存在せず、N型LDD領域33より低い不純物濃度を呈している。
通常のMOSトランジスタでは、信頼性向上のためN型LDD領域33を形成する。したがって、実施の形態3のゲート電極付きボディ抵抗をMOSトランジスタと同時に形成する場合、通常、ゲート電極付きボディ抵抗のN-ボディ領域21にもN型LDD領域33相当の領域が形成されることになる。
この場合、N型LDD領域33相当の領域形成時に注入される不純物により、N-ボディ領域21の抵抗値にバラツキが生じる懸念材料がある。実施の形態3の他の態様では、後述する製造方法によって、ゲート電極付きボディ抵抗のN-ボディ領域21はN型LDD領域33相当の領域を形成しないことにより、上記懸念材料を確実に回避することができる効果を奏する。
なお、実施の形態3の他の態様では、N-ボディ領域21及びN+拡散領域5よりなる抵抗体及びN+POよりなるゲート電極8を示したが、P型のボディ領域及び拡散領域を抵抗体とし、P型のポリシリコンを(P+PO)ゲート電極としても同様の効果を奏する。
<実施の形態4>
(基本構成)
図16はこの発明の実施の形態4である半導体装置の構成を示す平面図であり、図17は図16のG−G断面に相当する断面図である。実施の形態4の半導体装置はMOS(ゲート)キャパシタを有している。
図16及び図17を参照して、MOSキャパシタ形成領域A4に形成されるMOSキャパシタについて説明する。SOI基板を構成するSOI層3内にN-ボディ領域21(キャパシタ電極領域)が選択的に形成され、N-ボディ領域21の図中縦方向の両端において、各々がN-ボディ領域21に隣接するN+拡散領域5,5(一方及び他方電極領域)がそれぞれ形成される。
そして、N-ボディ領域21及びN+拡散領域5,5の全周辺領域を平面視覆って完全分離領域4が形成される。完全分離領域4はSOI層3を貫通して埋め込み酸化膜2に到達するため、N-ボディ領域21及びN+拡散領域5,5が完全分離領域4によって外部から電気的に完全に絶縁される。
一端側のN+拡散領域5の表面内にシリサイド膜16aが形成され、他端側のN+拡散領域5の表面内にシリサイド膜16bが形成され、シリサイド膜16a,16b上に金属プラグ30,30が形成される。
さらに、N-ボディ領域21をX方向(図16の横方向)に横断し、かつ両側の完全分離領域4の一部上にゲート酸化膜10が形成され、ゲート酸化膜10上にN型のポリシリコン(N+PO)によりなるゲート電極28が形成される。ゲート電極28、ゲート酸化膜10及びN-ボディ領域21によってMOSキャパシタが構成される。
ゲート電極28上にシリサイド膜41が形成される。シリサイド膜41の一部上に金属プラグ29が設けられる。また、ゲート酸化膜10、ゲート電極28及びシリサイド膜41の全側面にサイドウォール20が形成される。なお、図16においては、説明の都合上、シリサイド膜41及びサイドウォール20の図示は省略している。
N型トランジスタ領域A2において、図15で示したN型トランジスタ領域A2に形成されるNMOSトランジスタと同様な構成のNMOSトランジスタが形成される。そして、NMOSトランジスタとMOSキャパシタとは完全分離領域4及び埋め込み酸化膜2によって電気的に完全に分離される。
このような構成のMOSキャパシタは、ゲート電極28上に形成されるシリサイド膜41を一方電極、N+拡散領域5上に形成されるシリサイド膜16a,16bを他方電極としたMOSキャパシタが実現する。
このように、実施の形態4のMOSキャパシタは、N-ボディ領域21及びN+拡散領域5の周辺領域全てに完全分離領域4が形成され、N-ボディ領域21及びN+拡散領域5,5の下層は埋め込み酸化膜2が存在しているため、実施の形態2及び実施の形態3と同様、N-ボディ領域21及びN+拡散領域5、5からのリークを効果的に抑制することができる効果を奏する。
さらに、実施の形態3の他の態様と同様、NMOSトランジスタと共に形成される場合においても、MOSキャパシタのN-ボディ領域21はゲート電極28下及びその近傍領域においてN型LDD領域33相当の領域を形成しないことにより、N型LDD領域33の不純物濃度より低い不純物濃度のみを有しており、容量値を精度良く設定することができる効果を奏する。
なお、実施の形態4では、N-ボディ領域21、N+拡散領域5及びN+POのゲート電極28を示したが、P型のボディ領域及び拡散領域、及びP型のポリシリコン(P+PO)をゲート電極としても同様の効果を奏する。この際、P型のLDD領域に相当する領域は勿論、形成されない。
なお、ゲート電極28の導電型をN-ボディ領域21の導電型と同じ導電型に設定した方が、MOSキャパシタとしての容量値の精度を高めることができるという効果を奏する。
(他の態様)
図18は実施の形態4の半導体装置の他の態様を示す断面図である。図18は図17と同様、図16のG−G断面に相当する。
同図に示すように、他の態様では内部はN-ボディ領域21に代えて、キャパシタ電極領域として、N-ボディ領域21よりN型の不純物濃度が高い高濃度領域25を設けている。
N+拡散領域5の形成方法としては、例えば、リン等を、注入エネルギーが40〜80keV,不純物濃度が1〜10×1015/cm2程度の高濃度で注入することが考えられる。なお、他の構成は図16で示した実施の形態4の基本構成と同様であるため、説明を省略する。
このように、実施の形態4の他の態様ではゲート電極28下にN型の高濃度領域25を有するキャパシタドープMOSキャパシタを実現している。
図19はMOSキャパシタの概念を示す説明図である。同図に示すように、MOSキャパシタはゲート電極28、ゲート酸化膜10及びN-ボディ領域21(高濃度領域25)により構成され、同図ではゲート電極28にゲート電圧Vgが印加され、N-ボディ領域21は接地されている状態を示している。
図20は通常MOSキャパシタ(図16,図17で示した基本構成のMOSキャパシタ)及びキャパシタドープMOSキャパシタ(図18で示した他の態様のMOSキャパシタ)におけるゲート電圧Vgと容量値Cgとの関係を示すグラフである。同図において、L1が通常MOSキャパシタの特性を示し、L2がキャパシタドープMOSキャパシタの特性を示している。
一般に、通常のMOSキャパシタは、ゲート酸化膜10の容量Coxは蓄積領域の容量値によって定義される。そのため、動作条件(各電極の電圧設定)によっては、動作状態が空乏領域や反転領域になり、容量値が低下する。
一方、キャパシタドープMOSキャパシタでは、高濃度領域25が他方電極領域となるため、NMOSトランジスタとしての閾値電圧が低電圧側にシフトする(蓄積領域の下限がより低電圧側にシフトする)。このため、キャパシタドープMOSキャパシタでは動作条件に関係なく、蓄積領域での動作、すなわち、安定した容量値を維持することができる効果を奏する。
<製造方法>
(素子分離領域形成工程)
図21〜図29は、実施の形態1〜実施の形態4共通の素子分離領域形成工程を示す断面図である。以下、これらの図を参照して、素子分離領域形成工程の処理手順を説明する。
まず、図21に示すように、支持基板1、埋め込み酸化膜2及びSOI層3より構成されるSOI基板上のSOI層3上全面に数(2〜3)十nmの膜厚のシリコン酸化膜13を形成し、シリコン酸化膜13上に数百nmの膜厚のシリコン窒化膜14を形成する。そして、シリコン窒化膜14上にパターニングされたレジストパターン15を形成し、レジストパターン15をマスクとしてシリコン窒化膜14に対するエッチングを行い、シリコン窒化膜14をパターニングする。
次に、図22に示すように、レジストパターン15を除去した後、パターニングされたシリコン窒化膜14をマスクとして、シリコン酸化膜13及びSOI層3の一部をエッチング除去して非貫通溝45を形成する。すなわち、非貫通溝45下のSOI層3は所望の膜厚で残存させる。
そして、図23に示すように、非貫通溝45により露出したSOI層3の内壁に数十nm程度の膜厚の内壁酸化膜23を形成する。
次に、図24に示すように、レジストを塗布して後、パターニングしてレジストパターン100を得る。このレジストパターン100の開口部が完全分離領域形成領域となる。
その後、図25に示すように、レジストパターン100をマスクとして内壁酸化膜23及びSOI層3をエッチング除去することにより、SOI層3を貫通する貫通溝46a及び貫通溝46bを得た後、レジストパターン100を除去する。なお、貫通孔としては非貫通溝45の開口部と同程度広さの開口部で貫通させた貫通溝46aでも、非貫通溝45の開口部より狭い開口部で貫通させた貫通溝46bでも、どちらでも良い。
続いて、図26に示すように、全面にシリコン酸化膜24を堆積した後、図27に示すように、CMP処理によりシリコン窒化膜14上の高さでシリコン酸化膜24を平坦化する。そして、図28に示すように、シリコン酸化膜24が所望の膜厚に達するまでエッチング除去する。
最後に、図29に示すように、シリコン窒化膜14を除去することにより、残存したシリコン酸化膜24によって下方にSOI層3の一部を有する部分分離領域27と、SOI層3を貫通した完全分離領域4とがそれぞれ形成され、シリコン酸化膜24,24間のSOI層3が実施の形態1〜3の抵抗、実施の形態4のキャパシタ等の素子形成領域となる。
(実施の形態1の製造方法)
図30〜図35は実施の形態1の拡散抵抗の製造工程を示す断面図である。なお、図30〜図35では、上述した素子分離領域形成工程によって、完全分離領域4によって分離された後の状態(図29で示す状態)からの製造工程を示している。また、図30〜図35では、実施の形態1の拡散抵抗と共にNMOSトランジスタが形成される工程を示している。なお、図30〜図35は図1のB−B断面に相当する。
まず、図30に示すように、拡散抵抗領域A3及びN型トランジスタ領域A2において、ウェル領域形成用のリン(イオン)の不純物注入処理を行い、拡散抵抗領域A3及びMOSキャパシタ形成領域A4のSOI層3をP-に設定した後、SOI層3の表面に形成されたシリコン酸化膜24(図29参照)を除去する。なお、リンの注入条件として、例えば注入エネルギーは数百keV、不純物濃度は数1013/cm2で行う。なお、N型のウェル領域を形成する場合は、例えばボロンを注入エネルギーが数百keV、不純物濃度が数1013/cm2の注入条件で行う。
次に、図31に示すように、表面に形成された自然酸化膜(図30,図31では図示せず)を除去し、酸化膜を数nmの膜厚で、ポリシリコンを数十〜百nm程度の膜厚で順次堆積した後、パターニングすることにより、N型トランジスタ領域A2において、ゲート酸化膜35及びゲート電極36の積層構造を得る。
さらに、図32に示すように、N型トランジスタ領域A2において、ゲート電極36をマスクとしてN型LDD領域33形成用のN型の不純物注入処理を行いN型LDD領域33,33を形成し、シリコン酸化膜を全面に堆積してエッチバックすることによりゲート電極36の側面にサイドウォール39を形成し、さらに、ゲート電極36及びサイドウォール39をマスクとしてソース・ドレイン領域形成用のN型の不純物注入処理を行い、N+拡散領域32,32を形成する。
なお、拡散抵抗領域A1はマスクされないため、N型LDD領域33形成用のN型の不純物注入処理及びソース・ドレイン領域形成用のN型の不純物注入処理によって、N+拡散領域11が形成される。
なお、N型LDD領域33形成用のN型の不純物注入処理として、例えば、ヒ素を注入エネルギーが数〜数十keV、不純物濃度が数・1014〜1・1015/cm2の注入条件で注入することが考えられ、N+拡散領域32形成用のN型の不純物注入処理として、例えば、ヒ素を注入エネルギー数十keV、不純物濃度が数・1015/cm2の注入条件で注入することが考えられる。
また、P型LDD領域形成用のP型の不純物注入処理として、例えば、ボロンを注入エネルギーが数〜数十keV、不純物濃度が数・1014〜1・1015/cm2の注入条件で注入することが考えられ、P+拡散領域形成用のP型の不純物注入処理として、例えば、ボロンを注入エネルギーが数十keV、不純物濃度が数・1015/cm2の注入条件で注入することが考えられる。
そして、図33に示すように、拡散抵抗領域A1において、N+拡散領域11の両端部の表面内にシリサイド膜6a,6bが選択的に形成され、N型トランジスタ領域A2において、N+拡散領域32の表面内にシリサイド膜34(TiSi,CoSi2、NiSi等)が形成される。なお、シリサイド膜6a,6bの選択的形成については後述する実施の形態2の製造方法において詳述する。
その後、図34に示すように、全面にシリコン窒化膜40を数十nmの膜厚で堆積し、シリコン窒化膜40上に酸化膜42を数百nmの膜厚で堆積し、CMP処理を行い平坦化する。
そして、図35に示すように、シリサイド膜6a,6b及びシリサイド膜34,34上に酸化膜42を貫通してコンタクトホール91を設け、全面にタングステン等の金属層を堆積し、コンタクトホール91内に形成される金属層以外の金属層を研磨除去することにより、シリサイド膜6a,6b上に金属プラグ7,7、シリサイド膜34,34上に金属プラグ38,38を形成する。その後、必要な配線(図示せず)を形成することにより、実施の形態1の拡散抵抗とNMOSトランジスタを含む半導体装置が完成する。
(実施の形態2の製造方法(基本構成))
図36〜図45は実施の形態2のボディ抵抗の基本構成(図6〜図8参照)の製造工程を示す断面図である。なお、図36〜図45では、上述した素子分離領域形成工程によって、完全分離領域4によって分離された後の状態(図29で示す状態)からの製造工程を示している。また、図36〜図45では、実施の形態2のボディ抵抗と共にNMOSトランジスタが形成される工程を示している。また、図36〜図45は図6のD−D断面に相当する。
まず、図36に示すように、ボディ抵抗領域A1において、ウェル領域形成用のボロンの不純物注入を行い、ボディ抵抗領域A1のSOI層3にN-ボディ領域21を形成し、N型トランジスタ領域A2において、ウェル領域形成用のリンの不純物注入を行い、N型トランジスタ領域A2のSOI層3をP-に設定した後、SOI層3の表面に形成されたシリコン酸化膜24(図29参照)を除去する。なお、リンは例えば注入エネルギーが数百keV、不純物濃度が数1013/cm2の注入条件で行い、ボロンは、例えば注入エネルギーが数百keV、不純物濃度が数1013/cm2の注入条件で行う。
次に、図37に示すように、表面に形成された自然酸化膜(図36,図37では図示せず)を除去し、酸化膜を数nmの膜厚で、ポリシリコンを数十〜百nm程度の膜厚で順次堆積した後、パターニングすることにより、N型トランジスタ領域A2において、ゲート酸化膜35及びゲート電極36の積層構造を得る。
さらに、図38に示すように、N-ボディ領域21上の全面をレジストパターン43を覆った後、ゲート電極36をマスクとしてN型LDD領域33形成用のN型の不純物注入処理を行い、N型トランジスタ領域A2にN型LDD領域33,33を形成する。
なお、N型LDD領域33形成用のN型の不純物注入処理として、例えば、ヒ素を注入エネルギーが数〜数十keV、不純物濃度が数・1014〜1・1015/cm2の注入条件で注入することが考えられる。また、P型LDD領域形成用のP型の不純物注入処理として、例えば、ボロンを注入エネルギーが数〜数十keV、不純物濃度が数・1014〜1・1015/cm2の注入条件で注入することが考えられる。
その後、図39に示すように、レジストパターン43を除去した後、シリコン酸化膜を全面に堆積してエッチバックすることによりゲート電極36の側面にサイドウォール39を形成し、さらに、ボディ抵抗領域A1のN-ボディ領域21の両端部領域(N+拡散領域5予定領域)を除く領域上にレジストパターン44を形成する。
そして、ゲート電極36及びサイドウォール39並びにレジストパターン44をマスクとしてN型の不純物注入処理を行い、ボディ抵抗領域A1にN+拡散領域5,5を、N型トランジスタ領域A2にN+拡散領域32,32をそれぞれ形成する。
このときのN型の不純物注入処理として、例えば、ヒ素を注入エネルギーが数十keV、不純物濃度が数・1015/cm2の注入条件で注入することが考えられ、P+拡散領域形成用のP型の不純物注入処理として、例えば、ボロンを注入エネルギーが数〜数十keV、不純物濃度が数・1015/cm2の注入条件で注入することが考えられる。
その後、図40に示すように、レジストパターン44を除去した後、全面に数十〜数百nmの膜厚の酸化膜47を形成する。
そして、図41に示すように、レジストを塗布し、ボディ抵抗領域A1において、写真製版によりレジストをパターニングして、N+拡散領域5の一部(シリサイド形成予定領域)のみ開口するように、N-ボディ領域21上からN+拡散領域5域の一部上にかけて形成されるレジストパターン48Aを得る。
その後、図42に示すように、レジストパターン48Aをマスクとして、酸化膜47をエッチングしてシリサイドブロック47Bを得る。
そして、図43に示すように、Ti,Co,Ni等の金属原子からなる金属層49を数nm〜数十nmの膜厚でスパッタリングにより形成する。
その後、図44に示すように、400〜700℃の熱処理により、金属原子を順安定の金属シリサイド化(MxSix,Mは金属元素、Siはシリコン)する。その後、ウェットプロセス(ウェットエッチング)等により、金属層49のシリサイド化されていない未反応部分を選択的に除去することにより、N+拡散領域5,5の表面内にシリサイド膜16a,16bが形成され、N+拡散領域32,32の表面内にシリサイド膜34,34が形成され、ゲート電極36の上部表面内にシリサイド膜37が形成される。
そして、図45に示すように、さらに、700〜900℃で熱処理を行い、安定性が高く低抵抗のシリサイド膜16a,16b、シリサイド膜34及びシリサイド膜37を形成する。
以降、図34及び図35で示した実施の形態1と同様の処理を経て、実施の形態2の基本構成(図6〜図8参照)のボディ抵抗とNMOSトランジスタを含む半導体装置が完成する。
(実施の形態2の製造方法(他の態様))
図46は実施の形態2のボディ抵抗の他の態様(図9参照)の製造工程の一部を示す断面図である。なお、図46では、実施の形態2の基本構成の製造方法と同様の工程を経て図40で示す構造が得られた後の製造工程を示している。図46では、実施の形態2のボディ抵抗と共にNMOSトランジスタが形成される工程の一部を示している。また、図46は図6のD−D断面に相当する。
図46に示すように、レジストを塗布し、ボディ抵抗領域A1において、写真製版によりレジストをパターニングして、N+拡散領域5の全部及びN-ボディ領域21の両端部の一部(シリサイド形成予定領域)以外のN-ボディ領域21の領域上のみ残存するように、レジストパターン48Bを得る。
その後、図42〜45で示した実施の形態1の基本構成の製造工程を経て、さらに、図34及び図35で示した実施の形態1と同様の処理を経て、実施の形態2の他の態様(図9参照)のボディ抵抗とNMOSトランジスタを含む半導体装置が完成する。
(実施の形態3の製造方法(第1の構成))
図47〜図49は実施の形態3のゲート電極付きボディ抵抗の第1の構成(基本構成のLDD領域付きゲート電極付きボディ抵抗)の製造工程を示す断面図である。なお、図47〜図49では、上述した素子分離領域形成工程によって、完全分離領域4によって分離された後の状態(図29で示す状態)からの製造工程を示している。また、図47〜図49では、実施の形態3のゲート電極付きボディ抵抗と共にNMOSトランジスタが形成される工程を示している。また、図47〜図49は図11のF−F断面に相当する。
まず、図47に示すように、(ゲート電極付き)ボディ抵抗領域A1において、ウェル領域形成用のボロンの不純物注入を行い、ボディ抵抗領域A1のSOI層3にN-ボディ領域21を形成し、N型トランジスタ領域A2において、ウェル領域形成用のリンの不純物注入を行い、N型トランジスタ領域A2のSOI層3をP-に設定した後、SOI層3の表面に形成されたシリコン酸化膜24(図29参照)を除去する。なお、リンは例えば注入エネルギーが数百keV、不純物濃度が数1013/cm2の注入条件で行い、ボロンは、例えば注入エネルギーが数百keV、不純物濃度が数1013/cm2の注入条件で行う。
次に、図48に示すように、表面に形成された自然酸化膜(図47,図48では図示せず)を除去し、酸化膜を数nmの膜厚で、ポリシリコンを数十〜百nm程度の膜厚で順次堆積した後、パターニングすることにより、ボディ抵抗領域A1において、ゲート酸化膜10及びゲート電極8の積層構造を得るとともに、N型トランジスタ領域A2において、ゲート酸化膜35及びゲート電極36の積層構造を得る。
さらに、図49に示すように、ゲート電極8及びゲート電極36をマスクとしてN型LDD領域形成用のN型の不純物注入処理を行い、ボディ抵抗領域A1にLDD領域26を形成するとともに、N型トランジスタ領域A2にN型LDD領域33を形成する。
なお、N型LDD領域形成用のN型の不純物注入処理として、例えば、ヒ素を注入エネルギーが数〜数十keV、不純物濃度が数・1014〜1・1015/cm2の注入条件で注入することが考えられる。また、P型LDD領域形成用のP型の不純物注入処理として、例えば、ボロンを注入エネルギーが数keV、不純物濃度が数・1014〜1・1015/cm2の注入条件で注入することが考えられる。
その後、図49に示すように、シリコン酸化膜を全面に堆積してエッチバックすることによりゲート電極8の側面にサイドウォール20を形成するとともに、ゲート電極36の側面にサイドウォール39を形成する。
そして、ゲート電極8及びサイドウォール20並びにゲート電極36及びサイドウォール39並びにレジストパターン44をマスクとしてN型の不純物注入処理を行い、ボディ抵抗領域A1にN+拡散領域5,5を、N型トランジスタ領域A2にN+拡散領域32,32をそれぞれ形成する。
このときのN型の不純物注入処理として、例えば、ヒ素を注入エネルギー数十keV、不純物濃度が数・1015/cm2の不純物濃度で注入することが考えられ、P+拡散領域形成用のP型の不純物注入処理として、例えば、ボロンを注入エネルギーが数十keV、不純物濃度が数・1015/cm2の注入条件で注入することが考えられる。
以降、図33〜図35で示した実施の形態1と同様の処理を経て、実施の形態3の第1の構成であるLDD領域を有するゲート電極付きボディ抵抗とNMOSトランジスタを含む半導体装置が完成する。
(実施の形態3の製造方法(第2の態様))
図50及び図51は実施の形態3のゲート電極付きボディ抵抗の第2の態様(図15で示した実施の形態3の他の態様と同様なLDD領域無しのゲート電極付きボディ抵抗)の製造工程の一部を示す断面図である。なお、図50,図51では、実施の形態3の第1の構成の製造方法と同様の工程を経て図48で示す構造が得られた後の製造工程を示している。図50,図51では、実施の形態3のゲート電極付きボディ抵抗と共にNMOSトランジスタが形成される工程の一部を示している。また、図50,図51は図11のF−F断面に相当する。
図50に示すように、ボディ抵抗領域A1のN-ボディ領域21全面を覆うようにパターニングされたレジストパターン50を形成した後、N型トランジスタ領域A2において、ゲート電極8及びゲート電極36をマスクとしてN型LDD領域形成用のN型の不純物注入処理を行い、N型トランジスタ領域A2のみにN型LDD領域33を形成する。
なお、N型LDD領域形成用のN型の不純物注入処理として、例えば、ヒ素を注入エネルギーが数〜数十keV、不純物濃度が数・1014〜1・1015/cm2の注入条件で注入することが考えられる。また、P型LDD領域形成用のP型の不純物注入処理として、例えば、ボロンを注入エネルギーが数keV、不純物濃度が数・1014〜1・1015/cm2の注入条件で注入することが考えられる。
さらに、図51に示すように、レジストパターン50を除去後、シリコン酸化膜を全面に堆積してエッチバックすることによりゲート電極8の側面にサイドウォール20を形成するとともに、ゲート電極36の側面にサイドウォール39を形成する。
そして、ゲート電極8及びサイドウォール20並びにゲート電極36及びサイドウォール39並びにレジストパターン44をマスクとしてN型の不純物注入処理を行い、ボディ抵抗領域A1にN+拡散領域5,5を、N型トランジスタ領域A2にN+拡散領域32,32をそれぞれ形成する。
このときのN型の不純物注入処理として、例えば、ヒ素を注入エネルギーが数十keV、不純物濃度が数・1015/cm2の注入条件で注入することが考えられ、P+拡散領域形成用のP型の不純物注入処理として、例えば、ボロンを注入エネルギーが数十keV、不純物濃度が数・1015/cm2の注入条件で注入することが考えられる。
以降、図33〜図35で示した実施の形態1と同様の処理を経て、実施の形態3の第2の構成であるLDD領域を有さないゲート電極付きボディ抵抗とNMOSトランジスタを含む半導体装置が完成する。
(実施の形態4の製造方法(基本構成))
実施の形態4の基本構成であるMOSキャパシタは構造的には、実施の形態3の第2の態様(LDD領域無しゲート電極付きボディ抵抗)と同様であるため、実施の形態3の第2の態様と同様な製造方法によって実施の形態4の基本構成のMOSキャパシタ(図16,図17参照)を得ることができる。
(実施の形態4の製造方法(他の態様))
図52〜図55は実施の形態4のMOSキャパシタの他の態様(図18参照)であるキャパシタドープMOSキャパシタの製造工程を示す断面図である。なお、図52〜図55では、上述した素子分離領域形成工程によって、完全分離領域4によって分離された後の状態(図29で示す状態)からの製造工程を示している。また、図52〜図55では、実施の形態4のMOSキャパシタと共にNMOSトランジスタが形成される工程を示している。また、図52〜図55は図16のG−G断面に相当する。
まず、図52に示すように、MOSキャパシタ形成領域A4及びN型トランジスタ領域A2において、ウェル領域形成用のボロンの不純物注入を行い、SOI層3をP-に設定した後、SOI層3の表面に形成されたシリコン酸化膜24(図29参照)を除去する。なお、ボロン注入は、注入エネルギー数百keV、不純物濃度は数1013/cm2で行う。
そして、図53に示すように、MOSキャパシタ形成領域A4の中心部(高濃度領域形成領域)に開口部を有するレジストパターン56を形成し、レジストパターン56をマスクとしてリンを注入して、MOSキャパシタ形成領域A4のSOI層3内にN型の高濃度領域25を形成する。リンの注入は、例えば、注入エネルギーが40〜80keV、不純物濃度が1〜10・1015/cm2の注入条件で注入することが考えられる。
次に、図54に示すように、表面に形成された自然酸化膜(図52,図53では図示せず)を除去し、酸化膜を数nmの膜厚で、ポリシリコンを数十〜百nm程度の膜厚で順次堆積した後、パターニングすることにより、MOSキャパシタ形成領域A4の高濃度領域25上において、ゲート酸化膜10及びゲート電極8の積層構造を得るとともに、N型トランジスタ領域A2において、ゲート酸化膜35及びゲート電極36の積層構造を得る。
そして、実施の形態3の第2の構成における図50で示す工程と同様、MOSキャパシタ形成領域A4の高濃度領域25を含むSOI層3全面を覆うようにパターニングされたレジストパターン(図示せず)を形成する。
その後、図55に示すように、N型トランジスタ領域A2において、ゲート電極8及びゲート電極36をマスクとしてN型LDD領域形成用のN型の不純物注入処理を行い、N型トランジスタ領域A2のみにN型LDD領域33を形成する。
なお、N型LDD領域形成用のN型の不純物注入処理として、例えば、ヒ素を注入エネルギーが数〜数十keV、不純物濃度が数・1014〜1・1015/cm2の注入条件で注入することが考えられる。また、P型LDD領域形成用のP型の不純物注入処理として、例えば、ボロンを注入エネルギー数keV、不純物濃度が数・1014〜1・1015/cm2の注入条件で注入することが考えられる。
さらに、上記レジストパターンを除去後、図55に示すように、シリコン酸化膜を全面に堆積してエッチバックすることによりゲート電極8の側面にサイドウォール20を形成するとともに、ゲート電極36の側面にサイドウォール39を形成する。
そして、ゲート電極8及びサイドウォール20並びにゲート電極36及びサイドウォール39並びにレジストパターン44をマスクとしてN型の不純物注入処理を行い、MOSキャパシタ形成領域A4にN+拡散領域5,5を、N型トランジスタ領域A2にN+拡散領域32,32をそれぞれ形成する。
このときのN型の不純物注入処理として、例えば、ヒ素を注入エネルギーが数十keV、不純物濃度が数・1015/cm2の注入条件で注入することが考えられ、P+拡散領域形成用のP型の不純物注入処理として、例えば、ボロンを注入エネルギーが数十keV、不純物濃度が数・1015/cm2の注入条件で注入することが考えられる。
以降、図33〜図35で示した実施の形態1と同様の処理を経て、実施の形態4の他の構成であるキャパシタドープMOSキャパシタとNMOSトランジスタを含む半導体装置が完成する。
<応用例>
(実施の形態1の応用例)
図56は従来のバルク基板上に複数種のトランジスタ(コアトランジスタQC2、I/OトランジスタQI2)と共に拡散抵抗RD2を形成した半導体装置の構造を示す断面図である。
同図に示すように、P型のSi基板51の上層部にPウェル領域57a〜57cが選択的に形成され、Pウェル領域57a〜57cはそれぞれの間に形成されたSTI領域52によって分離されている。
Pウェル領域57aの上層部に選択的にN+拡散領域81,81が形成され、N+拡散領域81,81間のPウェル領域57a上にゲート酸化膜83aを介してゲート電極84が形成され、ゲート電極84上にシリサイド領域85が形成され、ゲート酸化膜83a,ゲート電極84及びシリサイド領域85の側面にサイドウォール86が形成される。また、N+拡散領域81の表面内にシリサイド領域82a,82bが形成され、シリサイド領域82a,82b上に金属プラグ87,87が形成される。このように、Pウェル領域57aにおいて、コアトランジスタQC2が形成される。なお、コアトランジスタとは、ロジック回路やSRAM等を構成するトランジスタを意味する。
Pウェル領域57bの上層部にN+拡散領域53が形成され、N+拡散領域53の両端部の表面内にシリサイド領域54a,54bが選択的に形成され、シリサイド領域54a,54b上に金属プラグ55,55が形成される。このように、Pウェル領域57bにおいて、拡散抵抗RD2が形成される。
Pウェル領域57cの上層部に選択的にN+拡散領域81,81が形成され、N+拡散領域81,81間のPウェル領域57c上にゲート酸化膜83bを介してゲート電極84が形成され、ゲート電極84上にシリサイド領域85が形成される。ゲート酸化膜83b,ゲート電極84及びシリサイド領域85の側面にサイドウォール86が形成される。また、N+拡散領域81の表面内にシリサイド領域82a,82bが形成され、シリサイド領域82a,82b上に金属プラグ87,87が形成される。このように、Pウェル領域57cにおいて、I/OトランジスタQI2が形成される。なお、I/Oトランジスタとは、電原系回路等を構成するトランジスタを意味する。
上述したコアトランジスタQC2、拡散抵抗RD2及びI/OトランジスタQI2はSi基板51上に形成されおり、STI領域52よって素子分離はされているものの、例えば、Pウェル領域57a、STI領域52下のP型のSi基板51及びPウェル領域57bの経路等のウェル領域間でリーク電流が生じる。上記リーク電流を回避するためには、分離の間隔(ウェル領域間の距離)や注入される不純物プロファイルの最適化等を行う制約が生じ、回路レイアウトの自由度が制限される問題点があった。
図57は、複数種のトランジスタ(コアトランジスタQC1、I/OトランジスタQI1)と共に実施の形態1の拡散抵抗RD1を形成した半導体装置の構造を示す断面図である。
同図に示すように、P型の支持基板1、埋め込み酸化膜2及びSOI層3よりなるSOI基板のSOI層3にPウェル領域58a〜58cが形成され、Pウェル領域58a〜58cはそれぞれの間にSOI層3を貫通して形成された完全分離領域4によって分離されている。
Pウェル領域58aの上層部に選択的にN+拡散領域32,32が形成され、N+拡散領域32,32間のPウェル領域58a上にゲート酸化膜35aを介してゲート電極36が形成され、ゲート電極36上にシリサイド膜37が形成され、ゲート酸化膜35a,ゲート電極36及びシリサイド膜37の側面にサイドウォール39が形成される。また、N+拡散領域32の表面内にシリサイド膜34a,34bが形成され、シリサイド膜34a,34b上に金属プラグ38,38が形成される。このように、Pウェル領域58aにおいて、コアトランジスタQC1が形成される。
Pウェル領域58bの上層部にN+拡散領域11が形成され、N+拡散領域11の両端部の表面内にシリサイド膜6a,6bが選択的に形成され、シリサイド膜6a,6b上に金属プラグ7,7が形成される。このように、Pウェル領域58bにおいて、拡散抵抗RD1が形成される。
Pウェル領域58cの上層部に選択的にN+拡散領域32,32が形成され、N+拡散領域32,32間のPウェル領域58c上にゲート酸化膜35bを介してゲート電極36が形成され、ゲート電極36上にシリサイド膜37が形成される。ゲート酸化膜35b,ゲート電極36及びシリサイド膜37の側面にサイドウォール39が形成される。また、N+拡散領域32の表面内にシリサイド膜34a,34bが形成され、シリサイド膜34a,34b上に金属プラグ38,38が形成される。このように、Pウェル領域58cにおいて、I/OトランジスタQI1が形成される。
上述したコアトランジスタQC1、拡散抵抗RD1及びI/OトランジスタQI1はSOI層3内に形成されおり、完全分離領域4及び埋め込み酸化膜2よって互いに電気的に完全に絶縁されている。
したがって、図56で示したバルク基板上に形成する場合のようにリーク電流の問題は考慮する必要がなく、素子分離に関する制約は受けないため、回路設計の自由度を広げることができる効果を奏する。
(実施の形態2の応用例)
実施の形態2の応用例として、実施の形態2のボディ抵抗と同時にコア(Core)トランジスタとI/Oトランジスタとを製造する半導体装置が考えられる。一般に、コアトランジスタとI/Oトランジスタとはウェル領域形成の不純物注入条件及びチャネルドープの不純物注入条件が異なる。
図58はI/Oトランジスタとコアトランジスタとのウェル領域形成用のマスク(Wellマスク)とチャネルドープ領域形成用のマスク(CDマスク)とを用いて、実施の形態2のボディ抵抗のN-ボディ領域21を形成する場合の抵抗値のバリエーションを表形式で示した説明図である。
図58において、コアトランジスタ及びI/Oトランジスタのウェル領域形成の不純物条件を第1及び第2の注入条件とし、コアトランジスタ及びI/Oトランジスタのウェル領域形成の不純物条件を第3及び第4の注入条件として示している。コアトランジスタ及びI/OトランジスタをNMOSトランジスタで構成する場合、例えば、第1及び第2の注入条件としてはボロンを用いた異なる内容の不純物注入が考えられ、第3の注入条件としてはヒ素を用いて不純物注入が考えられ、第4の注入条件としてはボロンを用いた不純物注入が考えられる。
図58に示すように、WellマスクとしてI/Oトランジスタ用のマスクを用い、CDマスクとしてI/Oトランジスタ用のマスクを用いた場合、I/Oトランジスタと共に、抵抗値R1のボディ領域(抵抗値主要部)を得ることができる。
Wellマスクとしてコアトランジスタ用のマスクを用い、CDマスクとしてI/Oトランジスタ用のマスクを用いた場合、抵抗値R2のボディ領域(抵抗値主要部)を得ることができる。
WellマスクとしてI/Oトランジスタ用のマスクを用い、CDマスクとしてコアトランジスタ用のマスクを用いた場合、抵抗値R3のボディ領域(抵抗値主要部)を得ることができる。
Wellマスクとしてコアトランジスタ用のマスクを用い、CDマスクとしてコアトランジスタ用のマスクを用いた場合、コアトランジスタと共に、抵抗値R4のボディ領域(抵抗値主要部)を得ることができる。
このように、I/OトランジスタとコアトランジスタのWellマスク及びCDマスクとを用いてボディ領域を形成することにより、4種類の抵抗値(R1〜R4)を有するボディ抵抗を得ることができる。なお、コアトランジスタ及びI/Oトランジスタは閾値電圧を所望の値に設定する必要があるため、それぞれ1種類で、計2種類のみ製造される。
さらに、SoC(System On Chip)等でトランジスタを作り分けるする際、CDマスクとして、メモリ(SRAM)専用のマスクをさらに備える場合、Wellマスクは2種類(I/Oトランジスタ用、コアトランジスタ用(メモリ用))、CDマスクは3種類(I/Oトランジスタ用、コアトランジスタ用、メモリ用)とを組み合わせて、計6種類(2×3)の抵抗値のボディ抵抗を得ることができる。さらに、トランジスタの導電型(P型,N型)を組み合わせることにより、12種類(6×2)の抵抗値を有するボディ抵抗を得ることができる。
このように、ボディ抵抗、トランジスタ等の各素子を完全分離領域4で分離することにより、複数種の抵抗値を精度良く設定することができる。また、抵抗値のバリエーションが豊富になることにより、ボディ領域の面積縮小にもつながる効果を奏する。なお、この効果は実施の形態3のゲート電極付きボディ抵抗も同様に発揮することができる。
(具体的構造)
図59は実施の形態2の応用例である半導体装置を示す平面図であり、図60は図59のH−H断面を示す断面図である。これら図に示すように、実施の形態2の2種類のボディ抵抗RB1及びRB2とがCore回路部101及びI/O回路部102に形成されている半導体装置を示している。
これらの図に示すように、支持基板1上に埋め込み酸化膜2が形成され、埋め込み酸化膜2上にSOI層3が形成されることによりSOI基板を構成し、SOI層3はSOI層3を貫通して形成される完全分離領域4によって6つの素子(図60の左から、Core回路部101内にコアトランジスタQC1、ボディ抵抗RB1、コアトランジスタQC1及びボディ抵抗RB2、I/O回路部102内にI/OトランジスタQI1及びボディ抵抗RB1)形成領域に分離される。
Core回路部101内に形成れる2つのNウェル領域90aの上層部に選択的にP+拡散領域92,92が形成される。P+拡散領域92,92間のNウェル領域90a上にゲート酸化膜95を介してゲート電極96が形成され、ゲート電極96上にシリサイド膜97が形成され、ゲート酸化膜95、ゲート電極96及びシリサイド膜97の側面にサイドウォール99が設けられる。
そして、P+拡散領域92の表面内にシリサイド膜94が形成される。シリサイド膜94上に金属プラグ98が形成される。このように、Nウェル領域90aにおいてPMOS構成のコアトランジスタQC1が構成される。コアトランジスタQC1はゲート電極96のゲート長延長方向にボディ電位固定用のボディコンタクト領域60Nが設けられ、ボディコンタクト領域60N上に金属プラグ89Nが形成される。
Core回路部101内において、SOI層3内にN-ボディ領域21aが形成され、N-ボディ領域21aの両端の上層部にN+拡散領域5,5がそれぞれ形成される。
一端側のN+拡散領域5の表面内にシリサイド膜16aが形成され、他端側のN+拡散領域5の表面内にシリサイド膜16bが形成され、シリサイド膜16a,16b上に金属プラグ7,7が形成される。このように、N-ボディ領域21aにおいてボディ抵抗RB1が構成される。
Core回路部101内において、SOI層3内にN-ボディ領域21bが形成され、N-ボディ領域21bの両端の上層部にN+拡散領域5,5がそれぞれ形成される。
一端側のN+拡散領域5の表面内にシリサイド膜16aが形成され、他端側のN+拡散領域5の表面内にシリサイド膜16bが形成され、シリサイド膜16a,16b上に金属プラグ7,7が形成される。このように、N-ボディ領域21bにおいてボディ抵抗RB2が構成される。
I/O回路部102内に形成されるNウェル領域90bの上層部に選択的にP+拡散領域92,92が形成される。P+拡散領域92,92間のNウェル領域90b上にゲート酸化膜95を介してゲート電極96が形成され、ゲート電極96上にシリサイド膜97が形成され、ゲート酸化膜95、ゲート電極96及びシリサイド膜97の側面にサイドウォール99が設けられる。
そして、P+拡散領域92の表面内にシリサイド膜94が形成される。シリサイド膜94上に金属プラグ98が形成される。このように、Nウェル領域90bにおいてI/OトランジスタQI1が構成される。なお、I/OトランジスタQI1はゲート電極96のゲート長延長方向にボディ電位固定用のボディコンタクト領域60Nが設けられ、ボディコンタクト領域60N上に金属プラグ89Nが形成される。
Nウェル領域90aはコアトランジスタ用のWellマスクを用いた第1の注入条件で形成されるウェル領域を意味し、Nウェル領域90bはI/Oトランジスタ用のWellマスクを用いた第2の注入で形成されるウェル領域を意味し、N-ボディ領域21aはコアトランジスタ用のWellマスクを用いた第1の注入条件でNウェル領域90aと同時に形成されるボディ領域を意味し、N-ボディ領域21bはI/Oトランジスタ用のWellマスクを用いた第2の注入条件でNウェル領域90bと同時に形成されるボディ領域を意味する。
Nウェル領域90a及び90bを形成するための第1及び第2の注入条件のうち一方の注入条件を採用してN-ボディ領域21(N-ボディ領域21a,21b)を形成することにより、Core回路部101及びI/O回路部102おいて、抵抗体主要部が2種類の抵抗値(N-ボディ領域21a,21bによって決定する抵抗値)を有するボディ抵抗RB1,RB2を形成することができ、抵抗値のバリエーションの多様化を図ることができる。
Core回路部101内にI/OトランジスタのNウェル領域90bと同時に形成されるN-ボディ領域21bを形成し、I/O回路部102内にNウェル領域90aと同時に形成されるN-ボディ領域21aを形成することができるのは、SOI基板上において完全分離領域4により各素子間が完全に分離できるため、接合リークやラッチアップ現象等を考慮することなく、N-ボディ領域21への不純物注入条件を任意に設定できるからである。また、素子間を完全分離領域4により分離することにより、各素子間の分離距離を狭く設定できるため、回路面積の縮小を図ることができる。
なお、図59及び図60で示した例では、I/O回路部102には1種類のボディ抵抗RB1しか示していないが、I/O回路部102内においてもNウェル領域90bと同時に形成されるN-ボディ領域21bを形成することにより他方の抵抗値を有するボディ抵抗RB2をボディ抵抗RB1と共に形成することができるのは当然である。
(複数種のトランジスタの形成工程)
図61〜図82は複数種のトランジスタの形成工程を示す断面図である。複数種のトランジスタとしてNMOSトランジスタ構成のコアトランジスタ及びI/Oトランジスタ、PMOS構成のコアトランジスタ及びI/Oトランジスタの4種類のトランジスタの形成工程を示す。
図61〜図82で示す工程では、Wellマスクは同一導電型のコアトランジスタ及びI/Oトランジスタで共通に用い、CDマスクはコアトランジスタ及びI/Oトランジスタで異なるマスクを用いる例を示している。
まず、図61に示すように、図21〜図29で示した素子分離工程を経て、SOI層3におけるCoreNMOS領域A11、I/ONMOS領域A12、CorePMOS領域A13及びI/OPMOS領域A14が完全分離領域4によって素子分離された構造を得る。
次に、図62に示すように、レジストを塗布し、写真製版技術によりレジストをパターニングして、PMOS形成領域(CorePMOS領域A13及びI/OPMOS領域A14)のみを覆うレジストパターン61(Wellマスク)を得る。
そして、図63に示すように、レジストパターン61をマスクとして、NMOS形成領域(CoreNMOS領域A11及びI/ONMOS領域A12)のSOI層3にボロンイオン62を注入エネルギーが数十keV、不純物濃度が数1013/cm2の注入条件で注入する。その結果、CoreNMOS領域A11及びI/ONMOS領域A12のSOI層3の導電型がP型に設定され、Pウェル領域が形成される。
次に、図64に示すように、レジストパターン61を除去して、再度レジストを塗布し、写真製版技術によりレジストをパターニングして、NMOS形成領域のみを覆うレジストパターン63(Wellマスク)を得る。
そして、図65に示すように、レジストパターン63をマスクとして、PMOS形成領域のSOI層3にリンイオン64を注入エネルギーが数百keV、不純物濃度が数1013/cm2の注入条件で注入する。その結果、CorePMOS領域A13及びI/OPMOS領域A14のSOI層3の導電型がN型に設定され、Nウェル領域が形成される。
次に、図66に示すように、レジストパターン63を除去して、再度レジストを塗布し、写真製版技術によりレジストをパターニングして、CoreNMOS領域A11のみ開口させたレジストパターン65(CDマスク)を得る。
そして、図67に示すように、レジストパターン65をマスクとして、CoreNMOS領域A11のSOI層3にボロンイオン66を注入エネルギーが数十keV、不純物濃度が数1013/cm2の注入条件で注入する。その結果、CoreNMOS領域A11にPウェル領域(コアトランジスタ用(Core))が形成される。
次に、図68に示すように、レジストパターン65を除去して、再度レジストを塗布し、写真製版技術によりレジストをパターニングして、I/ONMOS領域A12のみ開口させたレジストパターン67(CDマスク)を得る。
そして、図69に示すように、レジストパターン67をマスクとして、I/ONMOS領域A12のSOI層3にボロンイオン68を注入エネルギーが数十keV、不純物濃度が数1013/cm2の注入条件で注入する。ただし、ボロンイオン68の注入条件はボロンイオン66の注入条件(図67参照)とは異なる条件に設定される。その結果、I/ONMOS領域A12にPウェル領域(I/Oトランジスタ(I/O))が形成される。
次に、図70に示すように、レジストパターン67を除去して、再度レジストを塗布し、写真製版技術によりレジストをパターニングして、CorePMOS領域A13のみ開口させたレジストパターン69(CDマスク)を得る。
そして、図71に示すように、レジストパターン69をマスクとして、CorePMOS領域A13のSOI層3にリン等イオン70を注入エネルギーが数百keV、不純物濃度が数1013/cm2の注入条件(リンの場合)で注入する。その結果、CorePMOS領域A13にNウェル領域(コアトランジスタ用(Core))が形成される。なお、リンに代えてヒ素又はヒ素,リン両方を注入することも考えられる。ヒ素の場合は例えば注入エネルギーが数十keV、不純物濃度が数1012/cm2の注入条件で注入する。
次に、図72に示すように、レジストパターン69を除去して、再度レジストを塗布し、写真製版技術によりレジストをパターニングして、I/OPMOS領域A14のみ開口させたレジストパターン71(CDマスク)を得る。
そして、図73に示すように、レジストパターン71をマスクとして、I/OPMOS領域A14のSOI層3にリン等イオン72を入エネルギーが数十keV、不純物濃度が数1012/cm2の注入条件(リンの場合)で注入する。ただし、リン等イオン72の注入条件とリン等イオン70の注入条件は異なる内容で設定される。その結果、I/OPMOS領域A14にNウェル領域(I/Oトランジスタ用(I/O))が形成される。なお、リンに代えてヒ素又はヒ素,リン両方を注入することも考えられる。ヒ素の場合は例えば注入エネルギーが数十keV、不純物濃度が数1012/cm2の注入条件で注入する。
その後、図74に示すように、レジストパターン71を除去し、さらに、SOI層3の表面上に形成されたシリコン酸化膜13を除去する。
続いて、図75に示すように、SOI層3の表面に数十nmの膜厚でゲート酸化膜73を形成する。
そして、図76に示すように、レジストを塗布し、写真製版技術によりレジストをパターニングして、CoreNMOS領域A11及びCorePMOS領域A13を開口させたレジストパターン74を得る。
次に、図77に示すように、レジストパターン74をマスクとして、CoreNMOS領域A11及びCorePMOS領域A13に形成されたゲート酸化膜73を除去し、ウェットエッチング処理によりレジストパターン74を除去する。
そして、図78に示すように、SOI層3の表面上を酸化することにより、CoreNMOS領域A11及びCorePMOS領域A13において、数nm〜数十nmの膜厚のゲート酸化膜75を形成する。この際、I/ONMOS領域A12及びI/OPMOS領域A14におけるゲート酸化膜73の膜厚が増加する。
続いて、図79に示すように、全面に数十〜数百nmの膜厚のP型のポリシリコン層76を堆積する。
そして、図80に示すように、レジストを塗布し、写真製版技術によりレジストをパターニングして、NMOS形成領域を開口させたレジストパターン77を得た後、レジストパターン77をマスクとしてリンイオン78を注入エネルギーが数十keV、不純物濃度が数1015/cm2の注入条件で注入し、NMOS形成領域上のポリシリコン層76にN型ゲート部76nを形成する。その結果、レジストパターン77下のポリシリコン層76がP型ゲート部76pとなる。
なお、仕事関数(閾値電圧)の制御を行いたい場合は、写真製版技術等によりPMOS形成領域に開口部を有するレジストパターンを設け、ポリシリコン層76に対し、ボロンイオンを注入エネルギーが数keV、不純物濃度が数1015/cm2の注入条件で注入しても良い。
そして、図81に示すように、レジストを塗布し、写真製版技術によりレジストをパターニングして、ゲート電極形成領域のみを残存させたレジストパターン79を得る。
その後、図82に示すように、レジストパターン79をマスクとしてポリシリコン層76及びゲート酸化膜73(75)をエッチングすることにより、NMOS形成領域にN型ゲート電極80nを形成し、PMOS形成領域にP型ゲート電極80pを形成する。
なお、その後の工程は例えば、図32〜図35で示した実施の形態1の工程と同様に行われる。
このようなNMOSトランジスタ構成のコアトランジスタ及びI/Oトランジスタ、PMOS構成のコアトランジスタ及びI/Oトランジスタの4種類のトランジスタの形成工程時におけるWellマスクを用いた不純物注入処理であるウェル領域形成工程とCDマスクを用いたチャネルドープ工程との組合せを適宜選択して、複数の抵抗値を有するボディ抵抗を同時に形成することができる。
(レイアウトパターン例)
(第1の例)
図83は実施の形態1の拡散抵抗RD1等を有する半導体装置のレイアウトパターンの第1の例を示す平面図である。図84は図83のI−I断面を示す断面図であり、図85は図83のJ−J断面を示す断面図である。なお、図83においては、説明の都合上、シリサイド膜6a,6b等のシリサイド領域は示していない。
これらの図に示すように、Si基板等の支持基板1上に埋め込み酸化膜2が形成され、埋め込み酸化膜2上にSOI層3が形成される。これら支持基板1、埋め込み酸化膜2及びSOI層3によりSOI基板が構成される。
SOI層3内にN+拡散領域11が選択的に形成され、N+拡散領域11の全周辺領域を平面視覆って完全分離領域4が形成される。
N+拡散領域11の一端側の表面内にシリサイド膜6aが形成され、他端側の表面内にシリサイド膜6bが形成され、シリサイド膜6a,6b上に金属プラグ7,7が形成される。
このように、N+拡散領域11は抵抗体主要部を有し、シリサイド膜6aを一端とし、シリサイド膜6bを他端とした拡散抵抗RD1が構成される。
一方、拡散抵抗RD1とは完全分離領域4によって素子分離され、互いに部分分離領域27によって素子分離されるNMOSトランジスタQN1及びQN2が併せて形成される。
SOI層3におけるNMOSトランジスタQN1及びQN2の形成領域において、SOI層3内にP-ボディ領域58を挟んでN+拡散領域32,32が形成される。N+拡散領域32,32間のP-ボディ領域31上にゲート酸化膜35を介してゲート電極36が形成され、ゲート電極36上にシリサイド膜37が形成され、ゲート酸化膜35、ゲート電極36及びシリサイド膜37の側面にサイドウォール39が設けられる。
そして、N+拡散領域32の表面内にシリサイド膜34が形成され、シリサイド膜34上に金属プラグ38が設けられる。
図84に示すように、NMOSトランジスタQN1及びQN2間は下層にSOI層3の一部が残存した部分分離領域27により分離され、NMOSトランジスタQN1と拡散抵抗RD1との間は完全分離領域4により分離される。なお正確には、図84において、拡散抵抗RD1,NMOSトランジスタQN1間にも部分分離領域27が存在するが、説明の都合上、図時は省略する。
また、図83に示すように、NMOSトランジスタQN1及びQN2共有のボディコンタクト領域60が設けられ、ボディコンタクト領域60は金属プラグ89を介して固定電位が付与される。
図85に示すように、NMOSトランジスタQN1(QN2)のP-ボディ領域31は部分分離領域27下のSOI層3を介してボディコンタクト領域60と電気的に接続される。そして、ボディコンタクト領域60の表面内にはシリサイド領域59が形成される。
なお、図83〜図85では、実施の形態1〜実施の形態4のうち、実施の形態1の拡散抵抗RD1を代表させて示したが、拡散抵抗RD1の代わりに、実施の形態2のボディ抵抗、実施の形態3のゲート電極付きボディ抵抗あるいは実施の形態4のMOSキャパシタを用いる場合でも同様なレイアウト構成が可能である。
また、レイアウトパターンの第1の例では、拡散抵抗RD1と共に形成されるMOSトランジスタとしてNMOSトランジスタを示したが、PMOSトランジスタの場合も同様に形成できることは勿論である。
(第2の例)
図86は実施の形態1の拡散抵抗RD1等を有する半導体装置のレイアウトパターンの第2の例を示す平面図である。図87は図86のK−K断面を示す断面図であり、図88は図86のL−L断面を示す断面図である。なお、図86においては、説明の都合上、シリサイド膜6a,6b等のシリサイド領域は示していない。
これらの図に示すように、第1の例と同様にSOI層3内に完全分離領域4によって素子分離された拡散抵抗RD1が構成される。
一方、NMOSトランジスタQN1と拡散抵抗RD1とは完全分離領域4によって素子分離され、NMOSトランジスタQN1とPMOSトランジスタQP1とは互いに完全分離領域4によって素子分離される。そして、NMOSトランジスタQN1及びPMOSトランジスタQP1それぞれにおいて、ボディコンタクト領域60(60P,60N)とは部分分離領域27よって分離される。
NMOSトランジスタQN1は第1の例と同様に構成される。一方、SOI層3のPMOSトランジスタQP1の形成領域において、SOI層3内にN-ボディ領域90を挟んでP+拡散領域92,92が形成される。P+拡散領域92,92間のN-ボディ領域90上にゲート酸化膜95を介してゲート電極96が形成され、ゲート電極96上にシリサイド膜97が形成され、ゲート酸化膜95、ゲート電極96及びシリサイド膜97の側面にサイドウォール99が設けられる。
そして、P+拡散領域92の表面内にシリサイド膜94が形成され、シリサイド膜94上に金属プラグ98が設けられる。
図87に示すように、NMOSトランジスタQN1とPMOSトランジスタQP1とは完全分離領域4によって完全分離され、NMOSトランジスタQN1と拡散抵抗RD1との間も完全分離領域4により分離される。
また、図86に示すように、NMOSトランジスタQN1のボディコンタクト領域60Pが設けられ、ボディコンタクト領域60Pは金属プラグ89Pを介して固定電位が付与される。そして、PMOSトランジスタQP1のボディコンタクト領域60NがP型ボディコンタクト領域60Pと完全分離領域4を介して独立して設けられ、ボディコンタクト領域60Nは金属プラグ89Nを介して固定電位が付与される。
図88に示すように、NMOSトランジスタQN1のP-ボディ領域31は部分分離領域27下のSOI層3を介してボディコンタクト領域60Pと電気的に接続される。そして、ボディコンタクト領域60Pの表面内にはシリサイド領域59が形成される。同様にして、PMOSトランジスタQP1のN-ボディ領域90は部分分離領域27下のSOI層3を介してボディコンタクト領域60Nと電気的に接続される。そして、ボディコンタクト領域60Nの表面内にはシリサイド領域59が形成される。
このように第2の例では、NMOSトランジスタQN1とPMOSトランジスタQP1との間も完全分離領域4により分離することにより、拡散抵抗RD1からのリーク成分に加え、ラッチアップフリー等のメリットも生じる。
なお、図86〜図88では、実施の形態1〜実施の形態4のうち、実施の形態1の拡散抵抗RD1を代表させて示したが、拡散抵抗RD1の代わりに、実施の形態2のボディ抵抗、実施の形態3のゲート電極付きボディ抵抗あるいは実施の形態4のMOSキャパシタを用いる場合でも同様なレイアウト構成が可能である。
(第3の例)
図89は実施の形態1の拡散抵抗RD1等を有する半導体装置のレイアウトパターンの第3の例を示す平面図である。図90は図89のM−M断面を示す断面図であり、図91は図89のN−N断面を示す断面図である。なお、図89においては、説明の都合上、シリサイド膜6a,6b等のシリサイド領域は示していない。
これらの図に示すように、第1の例と同様にSOI層3内に完全分離領域4によって素子分離された拡散抵抗RD1が構成される。
一方、NMOSトランジスタQN1と拡散抵抗RD1とは完全分離領域4によって素子分離され、NMOSトランジスタQN1とPMOSトランジスタQP1とは互いに完全分離領域4によって素子分離される。そして、NMOSトランジスタQN1及びPMOSトランジスタQP1それぞれにおいて、ボディコンタクト領域60(60P,60N)の中心部とゲート電極36(96)との直線経路及びその近傍領域のみを部分分離領域27よって分離し、他は完全分離領域4によって分離している。
NMOSトランジスタQN1及びPMOSトランジスタQP1は基本的に第2の例と同様に構成される。
図90に示すように、NMOSトランジスタQN1とPMOSトランジスタQP1とは完全分離領域4によって完全分離され、NMOSトランジスタQN1と拡散抵抗RD1との間も完全分離領域4により分離される。
また、図89に示すように、NMOSトランジスタQN1のボディコンタクト領域60P及びPMOSトランジスタQP1のN型ボディコンタクト領域60Nとが第2の例と同様に設けられる。
図91に示すように、第2の例と同様、NMOSトランジスタQN1のP-ボディ領域31は部分分離領域27下のSOI層3を介してボディコンタクト領域60Pと電気的に接続される。ただし、図89から明らかなように、部分分離領域27及びその下方のSOI層3は、ゲート電極36の一方のゲート長方向延長線上及びその近傍領域のみ形成される。同様にして、PMOSトランジスタQP1のN-ボディ領域90は部分分離領域27下のSOI層3を介してボディコンタクト領域60Nと電気的に接続される。ただし、部分分離領域27及びその下方のSOI層3は、ゲート電極96の一方のゲート長方向延長線上及びその近傍領域のみ形成される。
このように第3の例では、NMOSトランジスタQN1とPMOSトランジスタQP1との間も完全分離領域4により分離することにより、拡散抵抗RD1からのリーク成分に加え、ラッチアップフリー等のメリットも生じる。さらに、ボディ固定に必要な領域にのみ部分分離領域27及びその下層のSOI層3を形成することにより、ソース・ドレイン領域となるN+拡散領域32(P+拡散領域92)に生じるPN接合容量を削減することができる。
なお、図89〜図91では、実施の形態1〜実施の形態4のうち、実施の形態1の拡散抵抗RD1を代表させて示したが、拡散抵抗RD1の代わりに、実施の形態2のボディ抵抗、実施の形態3のゲート電極付きボディ抵抗あるいは実施の形態4のMOSキャパシタを用いる場合でも同様なレイアウト構成が可能である。
また、NMOSトランジスタ同士、PMOSトランジスタ同士を隣接配置する場合も同様に構成することができることは勿論である。