JP2001144254A - Ｓｏｉ半導体装置及びその製造方法 - Google Patents
Ｓｏｉ半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000012535 impurity Substances 0.000 claims abstract description 19
- 238000010030 laminating Methods 0.000 claims abstract description 5
- 238000009792 diffusion process Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 11
- 230000007935 neutral effect Effects 0.000 claims description 7
- 238000009413 insulation Methods 0.000 abstract 2
- 239000010408 film Substances 0.000 description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- -1 etc. Chemical compound 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
Abstract
(57)【要約】
【課題】 抵抗値の変化の幅を大きくとることができる
可変抵抗素子、すなわち、電気的特性を制御することが
できる制御電極を組み込んだＳＯＩ半導体装置を提供す
ることを目的とする。 【解決手段】 埋め込み絶縁膜２及び表面半導体層が積
層されてなるＳＯＩ基板の表面半導体層により形成さ
れ、絶縁膜２ａによって完全に絶縁分離された抵抗体４
であって、抵抗体４の抵抗値が、抵抗体４を構成する表
面半導体層に含まれる不純物濃度と抵抗体４の大きさと
によって設定されてなるＳＯＩ半導体装置。
可変抵抗素子、すなわち、電気的特性を制御することが
できる制御電極を組み込んだＳＯＩ半導体装置を提供す
ることを目的とする。 【解決手段】 埋め込み絶縁膜２及び表面半導体層が積
層されてなるＳＯＩ基板の表面半導体層により形成さ
れ、絶縁膜２ａによって完全に絶縁分離された抵抗体４
であって、抵抗体４の抵抗値が、抵抗体４を構成する表
面半導体層に含まれる不純物濃度と抵抗体４の大きさと
によって設定されてなるＳＯＩ半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ半導体装置
及びその製造方法に関し、より詳細には、ＳＯＩ基板上
に形成される電圧制御型のＳＯＩ半導体装置及びその製
造方法に関する。
及びその製造方法に関し、より詳細には、ＳＯＩ基板上
に形成される電圧制御型のＳＯＩ半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】一般
に、抵抗とキャパシタとは、フィルタやＲＣ遅延線のよ
うなアナログ信号を取り扱う電気回路に用いられる。抵
抗としては、通常、集積回路においては、半導体基板中
に形成された拡散層やポリシリコンによるゲート電極等
の導電層を、受動抵抗として用いる。一方、キャパシタ
としては、ＭＯＳトランジスタのゲート容量と接合容量
とを誘電体によって分離された２枚の導電層間の容量等
が用いられる。
に、抵抗とキャパシタとは、フィルタやＲＣ遅延線のよ
うなアナログ信号を取り扱う電気回路に用いられる。抵
抗としては、通常、集積回路においては、半導体基板中
に形成された拡散層やポリシリコンによるゲート電極等
の導電層を、受動抵抗として用いる。一方、キャパシタ
としては、ＭＯＳトランジスタのゲート容量と接合容量
とを誘電体によって分離された２枚の導電層間の容量等
が用いられる。
【０００３】例えば、図７（ａ）に示すように、ＭＯＳ
トランジスタが可変抵抗素子として使用されている。つ
まり、Ｐ型半導体基板３３上に形成されたゲート電極３
０に電圧Ｖｃ、ソース／ドレイン領域となる拡散層３１
に電圧Ｖｉ及びＶｏをそれぞれ印加し、（Ｖｏ−Ｖｉ）
＜＜（Ｖｃ−Ｖｔｈ）となるようにゲート電圧Ｖｃを変
化させることにより、チャネル３４の抵抗値を変化させ
ることができる。なお、このように可変抵抗素子として
ＭＯＳトランジスタを用いた場合には、ＭＯＳトランジ
スタは、ゲート電極３０と半導体基板３３との間に挟持
されたゲート酸化膜３２により、キャパシタとしても使
用することができる。よって、抵抗と容量とを結合させ
て、ＲＣ回路を構成させることができる。
トランジスタが可変抵抗素子として使用されている。つ
まり、Ｐ型半導体基板３３上に形成されたゲート電極３
０に電圧Ｖｃ、ソース／ドレイン領域となる拡散層３１
に電圧Ｖｉ及びＶｏをそれぞれ印加し、（Ｖｏ−Ｖｉ）
＜＜（Ｖｃ−Ｖｔｈ）となるようにゲート電圧Ｖｃを変
化させることにより、チャネル３４の抵抗値を変化させ
ることができる。なお、このように可変抵抗素子として
ＭＯＳトランジスタを用いた場合には、ＭＯＳトランジ
スタは、ゲート電極３０と半導体基板３３との間に挟持
されたゲート酸化膜３２により、キャパシタとしても使
用することができる。よって、抵抗と容量とを結合させ
て、ＲＣ回路を構成させることができる。
【０００４】また、特開平９−２３２５２２号公報に
は、図８に示すように、可変抵抗素子として、バルク半
導体基板に形成された接合型ＦＥＴ（ＪＦＥＴ）４０を
利用することが提案されている。つまり、ＪＦＥＴ４０
のソース／ドレイン端子４１，４２間に抵抗素子４３を
接続することにより、ＪＦＥＴのソース／ドレイン領域
間のバイアス電圧に影響されずに、ゲートバイアス電圧
の下で、ほぼ一定の抵抗値を示す可変抵抗素子として使
用可能であることが記載されている。
は、図８に示すように、可変抵抗素子として、バルク半
導体基板に形成された接合型ＦＥＴ（ＪＦＥＴ）４０を
利用することが提案されている。つまり、ＪＦＥＴ４０
のソース／ドレイン端子４１，４２間に抵抗素子４３を
接続することにより、ＪＦＥＴのソース／ドレイン領域
間のバイアス電圧に影響されずに、ゲートバイアス電圧
の下で、ほぼ一定の抵抗値を示す可変抵抗素子として使
用可能であることが記載されている。
【０００５】しかし、上記従来の抵抗やキャパシタは、
その抵抗値や容量値を電気的に調整することはできな
い。つまり、ＭＯＳトランジスタにおけるチャネルを用
いた抵抗の値は、抵抗の表面や界面の欠陥によって影響
を受ける反転層の移動度に依存し、また、これら抵抗及
びキャパシタは、用いられる材料や回路の設計における
物理的性質によって決定されるものであり、ある意味で
は受動的である。さらに、ＭＯＳトランジスタのチャネ
ルを抵抗として用いる場合、（Ｖｏ−Ｖｉ）＜＜（Ｖｃ
−Ｖｔｈ）のためには、図７（ｂ）におけるＭＯＳトラ
ンジスタの電流と拡散層３１に印加する電圧（Ｖｏ−Ｖ
ｉ）との関係及び以下の式
その抵抗値や容量値を電気的に調整することはできな
い。つまり、ＭＯＳトランジスタにおけるチャネルを用
いた抵抗の値は、抵抗の表面や界面の欠陥によって影響
を受ける反転層の移動度に依存し、また、これら抵抗及
びキャパシタは、用いられる材料や回路の設計における
物理的性質によって決定されるものであり、ある意味で
は受動的である。さらに、ＭＯＳトランジスタのチャネ
ルを抵抗として用いる場合、（Ｖｏ−Ｖｉ）＜＜（Ｖｃ
−Ｖｔｈ）のためには、図７（ｂ）におけるＭＯＳトラ
ンジスタの電流と拡散層３１に印加する電圧（Ｖｏ−Ｖ
ｉ）との関係及び以下の式
【０００６】
【数１】
【０００７】に示されているように、Ｉ−（Ｖｏ−Ｖ
ｉ）曲線の線形を示す電圧の範囲は小さいために、抵抗
の可変範囲が制限される。また、図８に示すＪＦＥＴ４
０においても、同様に、Ｉ−（Ｖｏ−Ｖｉ）曲線の線形
領域が狭い範囲に限定されるという課題がある。
ｉ）曲線の線形を示す電圧の範囲は小さいために、抵抗
の可変範囲が制限される。また、図８に示すＪＦＥＴ４
０においても、同様に、Ｉ−（Ｖｏ−Ｖｉ）曲線の線形
領域が狭い範囲に限定されるという課題がある。
【０００８】本発明は、上記課題に鑑みなされたもので
あり、抵抗値の変化の幅を大きくとることができる可変
抵抗素子、すなわち、電気的特性を制御することができ
る制御電極を組み込んだＳＯＩ半導体装置を提供するこ
とを目的とする。
あり、抵抗値の変化の幅を大きくとることができる可変
抵抗素子、すなわち、電気的特性を制御することができ
る制御電極を組み込んだＳＯＩ半導体装置を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明によれば、埋め込
み絶縁膜上に表面半導体層が積層されて構成されるＳＯ
Ｉ基板の表面半導体層により形成され、絶縁膜によって
絶縁分離された抵抗体であって、該抵抗体の抵抗値が、
抵抗体を構成する表面半導体層に含まれる不純物濃度と
前記抵抗体の大きさとによって所定の値に設定されてな
る第１のＳＯＩ半導体装置が提供される。
み絶縁膜上に表面半導体層が積層されて構成されるＳＯ
Ｉ基板の表面半導体層により形成され、絶縁膜によって
絶縁分離された抵抗体であって、該抵抗体の抵抗値が、
抵抗体を構成する表面半導体層に含まれる不純物濃度と
前記抵抗体の大きさとによって所定の値に設定されてな
る第１のＳＯＩ半導体装置が提供される。
【００１０】また、本発明によれば、埋め込み絶縁膜上
に表面半導体層が積層されて構成されるＳＯＩ基板の表
面半導体層を、所定の不純物濃度、所定の大きさに設定
することにより、前記表面半導体層により構成される抵
抗体の抵抗値を制御することからなるＳＯＩ半導体装置
の製造方法が提供される。さらに、本発明によれば、埋
め込み絶縁膜上に表面半導体層が積層されて構成される
ＳＯＩ基板の表面半導体層により形成され、かつ絶縁膜
を介して制御電極が載置された電気的に可変する抵抗体
であって、前記制御電極によって部分空乏化されること
により形成された中性領域において電流が流れ、伝導方
向における両端に高濃度第１導電型拡散層を有し、伝導
方向に対する両側壁が高濃度第２導電型拡散層により接
合分離されてなる第２のＳＯＩ半導体装置が提供され
る。
に表面半導体層が積層されて構成されるＳＯＩ基板の表
面半導体層を、所定の不純物濃度、所定の大きさに設定
することにより、前記表面半導体層により構成される抵
抗体の抵抗値を制御することからなるＳＯＩ半導体装置
の製造方法が提供される。さらに、本発明によれば、埋
め込み絶縁膜上に表面半導体層が積層されて構成される
ＳＯＩ基板の表面半導体層により形成され、かつ絶縁膜
を介して制御電極が載置された電気的に可変する抵抗体
であって、前記制御電極によって部分空乏化されること
により形成された中性領域において電流が流れ、伝導方
向における両端に高濃度第１導電型拡散層を有し、伝導
方向に対する両側壁が高濃度第２導電型拡散層により接
合分離されてなる第２のＳＯＩ半導体装置が提供され
る。
【００１１】
【発明の実施の形態】本発明のＳＯＩ半導体装置は、Ｓ
ＯＩ基板に形成される、いわゆる可変抵抗素子として機
能し得る装置であり、さらに、この半導体装置において
形成される容量と接続されることによりＲＣ遅延線とし
て機能し得る。
ＯＩ基板に形成される、いわゆる可変抵抗素子として機
能し得る装置であり、さらに、この半導体装置において
形成される容量と接続されることによりＲＣ遅延線とし
て機能し得る。
【００１２】本発明において使用されるＳＯＩ基板は、
通常支持基板上に、埋め込み絶縁膜、さらにその上に表
面半導体層が形成されて構成されるものであり、例え
ば、結合ＳＯＩ（ＢＥＳＯＩ）、ＳＩＭＯＸ（Separati
on by Implantation of Oxygen）型基板等として用いら
れるものが挙げられる。支持基板としては、例えば、シ
リコン、ゲルマニウム等の元素半導体基板、ＧａＡｓ、
ＩｎＧａＡｓ等の化合物半導体、サファイア、石英、ガ
ラス、プラスチック等の絶縁性基板等、種々の基板を使
用することができる。なお、この支持基板として、上記
支持基板上にトランジスタやキャパシタ等の素子又は回
路等が形成された基板を使用してもよい。
通常支持基板上に、埋め込み絶縁膜、さらにその上に表
面半導体層が形成されて構成されるものであり、例え
ば、結合ＳＯＩ（ＢＥＳＯＩ）、ＳＩＭＯＸ（Separati
on by Implantation of Oxygen）型基板等として用いら
れるものが挙げられる。支持基板としては、例えば、シ
リコン、ゲルマニウム等の元素半導体基板、ＧａＡｓ、
ＩｎＧａＡｓ等の化合物半導体、サファイア、石英、ガ
ラス、プラスチック等の絶縁性基板等、種々の基板を使
用することができる。なお、この支持基板として、上記
支持基板上にトランジスタやキャパシタ等の素子又は回
路等が形成された基板を使用してもよい。
【００１３】埋め込み絶縁膜としては、例えばＳｉＯ2
膜、ＳｉＮ膜等が挙げられる。この際の膜厚は、得よう
とする半導体装置の特性、得られた半導体装置を使用す
る際の印加電圧の高さ等を考慮して適宜調整することが
できるが、例えば、５０〜４００ｎｍ程度が挙げられ
る。表面半導体層は、通常、トランジスタを形成するた
めの活性層として機能する半導体薄膜であり、本発明に
おいては抵抗体そのものを構成する。この表面半導体層
は、シリコン、ゲルマニウム等の元素半導体、ＧａＡ
ｓ、ＩｎＧａＡｓ等の化合物半導体等による薄膜で形成
することができる。なかでもシリコン薄膜が好ましい。
膜、ＳｉＮ膜等が挙げられる。この際の膜厚は、得よう
とする半導体装置の特性、得られた半導体装置を使用す
る際の印加電圧の高さ等を考慮して適宜調整することが
できるが、例えば、５０〜４００ｎｍ程度が挙げられ
る。表面半導体層は、通常、トランジスタを形成するた
めの活性層として機能する半導体薄膜であり、本発明に
おいては抵抗体そのものを構成する。この表面半導体層
は、シリコン、ゲルマニウム等の元素半導体、ＧａＡ
ｓ、ＩｎＧａＡｓ等の化合物半導体等による薄膜で形成
することができる。なかでもシリコン薄膜が好ましい。
【００１４】本発明の第１のＳＯＩ半導体装置において
は、抵抗体は、表面半導体層によって構成されており、
その周辺が絶縁膜によって絶縁分離されることにより、
所定の抵抗値（Ω）を得るために、所定の不純物濃度、
所定の大きさに設定されている。ここで、抵抗体の大き
さとは、膜厚Ｔ、幅Ｗ及び長さＬａによって決定される
ものであり、得ようとする抵抗値の大きさやデザインル
ールに応じて適宜設定することができる。例えば、８０
〜２００ｎｍ程度の膜厚、１０〜１０００μｍ程度の
幅、０．０１〜１０μｍ程度の長さが挙げられる。ま
た、抵抗体の表面半導体層における不純物濃度は、特に
限定されるものではないが、例えば、１〜５×１０17ｃ
ｍ-3程度が挙げられる。この範囲の不純物濃度に設定す
ることにより、抵抗体の比抵抗を０．０４〜０．２Ω・
ｃｍ程度とすることができる。このような抵抗体の不純
物濃度及び大きさに設定することにより、抵抗体の抵抗
値を１〜１００ＭΩ／μｍ程度に制御することができ
る。
は、抵抗体は、表面半導体層によって構成されており、
その周辺が絶縁膜によって絶縁分離されることにより、
所定の抵抗値（Ω）を得るために、所定の不純物濃度、
所定の大きさに設定されている。ここで、抵抗体の大き
さとは、膜厚Ｔ、幅Ｗ及び長さＬａによって決定される
ものであり、得ようとする抵抗値の大きさやデザインル
ールに応じて適宜設定することができる。例えば、８０
〜２００ｎｍ程度の膜厚、１０〜１０００μｍ程度の
幅、０．０１〜１０μｍ程度の長さが挙げられる。ま
た、抵抗体の表面半導体層における不純物濃度は、特に
限定されるものではないが、例えば、１〜５×１０17ｃ
ｍ-3程度が挙げられる。この範囲の不純物濃度に設定す
ることにより、抵抗体の比抵抗を０．０４〜０．２Ω・
ｃｍ程度とすることができる。このような抵抗体の不純
物濃度及び大きさに設定することにより、抵抗体の抵抗
値を１〜１００ＭΩ／μｍ程度に制御することができ
る。
【００１５】抵抗体は、その幅方向の両端に電極端子が
接続されている。なお、電極端子との接続の際のコンタ
クト抵抗を低減するために、抵抗体の両端に、Ｐ型又は
Ｎ型の不純物が高濃度に拡散した拡散層が形成されてい
てもよい。なお、電極端子に印加される電圧は、正又は
負のいずれでもよいが、抵抗体の導電型がＰ型の場合に
は、負であることが適当である。この場合の電圧の大き
さは、得ようとする抵抗値等を考慮して、適宜調整する
ことができ、例えば、０〜５Ｖ程度が挙げられる。
接続されている。なお、電極端子との接続の際のコンタ
クト抵抗を低減するために、抵抗体の両端に、Ｐ型又は
Ｎ型の不純物が高濃度に拡散した拡散層が形成されてい
てもよい。なお、電極端子に印加される電圧は、正又は
負のいずれでもよいが、抵抗体の導電型がＰ型の場合に
は、負であることが適当である。この場合の電圧の大き
さは、得ようとする抵抗値等を考慮して、適宜調整する
ことができ、例えば、０〜５Ｖ程度が挙げられる。
【００１６】抵抗体の周辺に形成される絶縁膜は、Ｓｉ
Ｏ2やＳｉＮ等により形成することができる。この絶縁
膜は、通常の半導体プロセスにおいて素子分離を行う方
法等によって、形成することができる。抵抗体の上に
は、絶縁膜を介して抵抗体と容量結合した制御電極が形
成されていることが好ましい。ここでの絶縁膜の材料及
び膜厚は特に限定されるものではなく、通常ＭＯＳトラ
ンジスタのゲート酸化膜として形成されるものと同様の
ものが挙げられる。
Ｏ2やＳｉＮ等により形成することができる。この絶縁
膜は、通常の半導体プロセスにおいて素子分離を行う方
法等によって、形成することができる。抵抗体の上に
は、絶縁膜を介して抵抗体と容量結合した制御電極が形
成されていることが好ましい。ここでの絶縁膜の材料及
び膜厚は特に限定されるものではなく、通常ＭＯＳトラ
ンジスタのゲート酸化膜として形成されるものと同様の
ものが挙げられる。
【００１７】制御電極の材料及び膜厚は、特に限定され
るものではなく、通常ＭＯＳトランジスタのゲート電極
として形成されるものと同様のもの、例えば、ポリシリ
コン；Ｗ、Ｔａ、Ｔｉ、Ｍｏ等の高融点金属のシリサイ
ド；これらシリサイドとポリシリコンとからなるポリサ
イド；その他の金属等、膜厚１５０ｎｍ〜３００ｎｍ程
度が挙げられる。制御電極の大きさは、特に限定される
ものではなく、所望の特性を得ることができる大きさを
適宜選択して決定することができる。
るものではなく、通常ＭＯＳトランジスタのゲート電極
として形成されるものと同様のもの、例えば、ポリシリ
コン；Ｗ、Ｔａ、Ｔｉ、Ｍｏ等の高融点金属のシリサイ
ド；これらシリサイドとポリシリコンとからなるポリサ
イド；その他の金属等、膜厚１５０ｎｍ〜３００ｎｍ程
度が挙げられる。制御電極の大きさは、特に限定される
ものではなく、所望の特性を得ることができる大きさを
適宜選択して決定することができる。
【００１８】制御電極には、所定の電圧Ｖｃが印加さ
れ、この印加電圧により、抵抗体を部分的に空乏化す
る。なお、制御電圧Ｖｃは正及び負のいずれでもよい
が、通常、抵抗体の導電型がＰ型の場合には、制御電圧
Ｖｃは正の電圧、Ｎ型の場合には、負の電圧が印加され
る。空乏化した領域の幅（深さ）Ｗｄは、制御電圧の印
加電圧、抵抗体に含まれる不純物濃度、制御電極との容
量結合の状態、ゲート酸化膜の膜厚等の種々のパラメー
タに依存して調整することができる。抵抗体を流れる電
流は、部分空乏化により形成された中性領域を流れるこ
ととなるため、制御電極の印加電圧を調整することによ
り、抵抗体の抵抗値を可変させることができる。この場
合の制御電極の印加電圧の大きさは、得ようとする抵抗
値等を考慮して、適宜調整することができ、例えば、０
〜５V程度が挙げられる。
れ、この印加電圧により、抵抗体を部分的に空乏化す
る。なお、制御電圧Ｖｃは正及び負のいずれでもよい
が、通常、抵抗体の導電型がＰ型の場合には、制御電圧
Ｖｃは正の電圧、Ｎ型の場合には、負の電圧が印加され
る。空乏化した領域の幅（深さ）Ｗｄは、制御電圧の印
加電圧、抵抗体に含まれる不純物濃度、制御電極との容
量結合の状態、ゲート酸化膜の膜厚等の種々のパラメー
タに依存して調整することができる。抵抗体を流れる電
流は、部分空乏化により形成された中性領域を流れるこ
ととなるため、制御電極の印加電圧を調整することによ
り、抵抗体の抵抗値を可変させることができる。この場
合の制御電極の印加電圧の大きさは、得ようとする抵抗
値等を考慮して、適宜調整することができ、例えば、０
〜５V程度が挙げられる。
【００１９】本発明の第１のＳＯＩ半導体装置において
は、制御電極が、表面半導体層（抵抗体）との間で容量
結合しているため、抵抗体と組み合わせることにより、
電気的に抵抗値を変化させることができ、さらには信号
の遅延のタイミングを変化させることができるＲＣ遅延
線として用いることができる。
は、制御電極が、表面半導体層（抵抗体）との間で容量
結合しているため、抵抗体と組み合わせることにより、
電気的に抵抗値を変化させることができ、さらには信号
の遅延のタイミングを変化させることができるＲＣ遅延
線として用いることができる。
【００２０】また、本発明の第２のＳＯＩ半導体装置に
おいては、抵抗体は、表面半導体層中に形成される。こ
の場合の表面半導体層の膜厚は、得ようとする抵抗体の
抵抗値等を考慮して適宜設定することができる。例え
ば、８０〜２００ｎｍ程度が挙げられる。また、表面半
導体層における不純物濃度は、得ようとする抵抗値を実
現することができるように設定することが好ましい。例
えば、１〜５×１０17ｃｍ-3程度が挙げられる。この範
囲の不純物濃度に設定することにより、表面半導体層の
抵抗値を０．０４〜０．２Ω・ｃｍ程度に設定すること
ができる。
おいては、抵抗体は、表面半導体層中に形成される。こ
の場合の表面半導体層の膜厚は、得ようとする抵抗体の
抵抗値等を考慮して適宜設定することができる。例え
ば、８０〜２００ｎｍ程度が挙げられる。また、表面半
導体層における不純物濃度は、得ようとする抵抗値を実
現することができるように設定することが好ましい。例
えば、１〜５×１０17ｃｍ-3程度が挙げられる。この範
囲の不純物濃度に設定することにより、表面半導体層の
抵抗値を０．０４〜０．２Ω・ｃｍ程度に設定すること
ができる。
【００２１】抵抗体は、その幅方向（伝導方向）の両端
に電極端子が接続されている。なお、電極端子との接続
の際のコンタクト抵抗を低減するために、抵抗体の両端
には、Ｎ型又はＰ型の不純物が高濃度に拡散した拡散層
が形成されている。この場合の不純物濃度は、特に限定
されるものではないが、例えば、１０20ｃｍ-3オーダ以
上が挙げられる。なお、抵抗体の導電型がＮ型の場合に
は、これらの電極端子に印加される電圧Ｖｉ、Ｖｏは正
であることが好ましい。この場合の電圧の大きさは、得
ようとする抵抗値等を考慮して、適宜調整することがで
き、例えば、０〜５Ｖ程度が挙げられる。
に電極端子が接続されている。なお、電極端子との接続
の際のコンタクト抵抗を低減するために、抵抗体の両端
には、Ｎ型又はＰ型の不純物が高濃度に拡散した拡散層
が形成されている。この場合の不純物濃度は、特に限定
されるものではないが、例えば、１０20ｃｍ-3オーダ以
上が挙げられる。なお、抵抗体の導電型がＮ型の場合に
は、これらの電極端子に印加される電圧Ｖｉ、Ｖｏは正
であることが好ましい。この場合の電圧の大きさは、得
ようとする抵抗値等を考慮して、適宜調整することがで
き、例えば、０〜５Ｖ程度が挙げられる。
【００２２】また、幅方向と直交する方向における両側
壁は、Ｐ型又はＮ型の不純物が高濃度に拡散した拡散層
が形成されることにより、抵抗体が接合分離されてい
る。この場合の不純物濃度は、特に限定されるものでは
ないが、例えば、１０20ｃｍ-3オーダ以上が挙げられ
る。この拡散層は、互いに接続されて、接地されている
ことが好ましい。
壁は、Ｐ型又はＮ型の不純物が高濃度に拡散した拡散層
が形成されることにより、抵抗体が接合分離されてい
る。この場合の不純物濃度は、特に限定されるものでは
ないが、例えば、１０20ｃｍ-3オーダ以上が挙げられ
る。この拡散層は、互いに接続されて、接地されている
ことが好ましい。
【００２３】なお、表面半導体層には、通常ＭＯＳトラ
ンジスタを素子分離するように、素子分離領域が形成さ
れていてもよい。抵抗体の上には、絶縁膜を介して抵抗
体と容量結合した制御電極が形成される。ここでの絶縁
膜及び制御電極の材料及び膜厚は上記したのと同様のも
のが挙げられる。この制御電極に印加される電圧によ
り、抵抗体の抵抗値を可変させることができる。この場
合の電圧の大きさは、得ようとする抵抗値等を考慮し
て、適宜調整することができ、例えば、０〜５Ｖ程度が
挙げられる。
ンジスタを素子分離するように、素子分離領域が形成さ
れていてもよい。抵抗体の上には、絶縁膜を介して抵抗
体と容量結合した制御電極が形成される。ここでの絶縁
膜及び制御電極の材料及び膜厚は上記したのと同様のも
のが挙げられる。この制御電極に印加される電圧によ
り、抵抗体の抵抗値を可変させることができる。この場
合の電圧の大きさは、得ようとする抵抗値等を考慮し
て、適宜調整することができ、例えば、０〜５Ｖ程度が
挙げられる。
【００２４】本発明の第２のＳＯＩ半導体装置において
は、制御電極が、表面半導体層（抵抗体）との間で容量
結合しており、この容量は接合容量と並列接続されてい
る。これらの容量と、抵抗体と組み合わせることによ
り、電気的に抵抗値を変化させることができ、さらには
信号の遅延のタイミングを変化させることができるＲＣ
遅延線として用いることができる。
は、制御電極が、表面半導体層（抵抗体）との間で容量
結合しており、この容量は接合容量と並列接続されてい
る。これらの容量と、抵抗体と組み合わせることによ
り、電気的に抵抗値を変化させることができ、さらには
信号の遅延のタイミングを変化させることができるＲＣ
遅延線として用いることができる。
【００２５】本発明のＳＯＩ半導体装置は、一般的なＭ
ＯＳプロセス又はＣＭＯＳプロセス技術を通常の一連の
プロセスとして、あるいは上記ＳＯＩ半導体装置を実現
するために適当な修正を加えて用いることにより形成す
ることができる。また、可変する抵抗の値は、上記のよ
うなパラメータの他、プロセスに関連するパラメータに
基づいて、任意に設計することができる。以下に、本発
明のＳＯＩ半導体装置及びその製造方法の実施の形態を
図面に基づいて説明する。
ＯＳプロセス又はＣＭＯＳプロセス技術を通常の一連の
プロセスとして、あるいは上記ＳＯＩ半導体装置を実現
するために適当な修正を加えて用いることにより形成す
ることができる。また、可変する抵抗の値は、上記のよ
うなパラメータの他、プロセスに関連するパラメータに
基づいて、任意に設計することができる。以下に、本発
明のＳＯＩ半導体装置及びその製造方法の実施の形態を
図面に基づいて説明する。
【００２６】実施の形態１ この実施の形態のＳＯＩ半導体装置である抵抗／ＲＣ遅
延線は、図１（ａ）〜（ｃ）に示したように、シリコン
基板１、埋め込み絶縁膜２及び表面シリコン層がこの順
に積層されてなるＳＯＩ基板における表面シリコン層
が、抵抗体４として構成されている。抵抗体４は、シリ
コン酸化膜２ａで、その周辺が完全に絶縁分離されてい
る。抵抗体４上には、抵抗体４とはゲート酸化膜５によ
り絶縁され、かつ容量結合した制御電極６が配置されて
いる。抵抗体４は、その両端に２つの端子を有してお
り、各端子には、それぞれ電圧Ｖｉ及びＶｏが印加され
ている。また、制御電極６には電圧Ｖｃが印加されてい
る。
延線は、図１（ａ）〜（ｃ）に示したように、シリコン
基板１、埋め込み絶縁膜２及び表面シリコン層がこの順
に積層されてなるＳＯＩ基板における表面シリコン層
が、抵抗体４として構成されている。抵抗体４は、シリ
コン酸化膜２ａで、その周辺が完全に絶縁分離されてい
る。抵抗体４上には、抵抗体４とはゲート酸化膜５によ
り絶縁され、かつ容量結合した制御電極６が配置されて
いる。抵抗体４は、その両端に２つの端子を有してお
り、各端子には、それぞれ電圧Ｖｉ及びＶｏが印加され
ている。また、制御電極６には電圧Ｖｃが印加されてい
る。
【００２７】抵抗体４は、制御電極６により部分空乏化
されており、表面シリコン層に含有される不純物濃度Ｎ
ａによって調整される比抵抗と、制御電極６の電圧Ｖｃ
によって誘導される空乏層の幅（深さ）Ｗｄとによって
決定される抵抗値Ｒを有している。抵抗体４は、部分空
乏化により形成された中性領域において、一方の端子か
ら他方の端子へ電流が流れるが、抵抗体４の抵抗値は、
制御電極６の印加電圧Ｖｃを変化させることにより、制
御することができる。また、このＳＯＩ半導体装置は、
制御電極６と表面シリコン層との間で分布容量Ｃを有し
ており、その結果、抵抗体４に接続された２つの端子の
間で、遅延時間を電圧Ｖｃによって制御することができ
る分布ＲＣ遅延線が構成されている。
されており、表面シリコン層に含有される不純物濃度Ｎ
ａによって調整される比抵抗と、制御電極６の電圧Ｖｃ
によって誘導される空乏層の幅（深さ）Ｗｄとによって
決定される抵抗値Ｒを有している。抵抗体４は、部分空
乏化により形成された中性領域において、一方の端子か
ら他方の端子へ電流が流れるが、抵抗体４の抵抗値は、
制御電極６の印加電圧Ｖｃを変化させることにより、制
御することができる。また、このＳＯＩ半導体装置は、
制御電極６と表面シリコン層との間で分布容量Ｃを有し
ており、その結果、抵抗体４に接続された２つの端子の
間で、遅延時間を電圧Ｖｃによって制御することができ
る分布ＲＣ遅延線が構成されている。
【００２８】上記のＳＯＩ半導体装置の抵抗値Ｒｂと制
御電圧Ｖｃとの関係を、図２（ａ）に示す。なお、この
ＳＯＩ半導体装置においては、抵抗体４の幅Ｗ＝１００
μｍ、抵抗体４の長さＬａ＝０．５μｍ、抵抗体４の不
純物濃度Ｎａ＝３×１０17ｃｍ-3、抵抗体４の膜厚ＴＳ
ｉ＝１５０ｎｍ、ゲート酸化膜５のＴｏｘ＝７ｎｍであ
る。抵抗値Ｒｂは、Ｖｃが０Ｖから２Ｖに変化した時、
２５ｋΩ〜４９ｋΩに変化する。また、図２（ｂ）に示
したように、ＲＣ遅延は、制御電圧Ｖｃが０．８Ｖ以上
で増加しており、制御電極Ｖｃが０．６Ｖ以下では一定
値として用いられる。
御電圧Ｖｃとの関係を、図２（ａ）に示す。なお、この
ＳＯＩ半導体装置においては、抵抗体４の幅Ｗ＝１００
μｍ、抵抗体４の長さＬａ＝０．５μｍ、抵抗体４の不
純物濃度Ｎａ＝３×１０17ｃｍ-3、抵抗体４の膜厚ＴＳ
ｉ＝１５０ｎｍ、ゲート酸化膜５のＴｏｘ＝７ｎｍであ
る。抵抗値Ｒｂは、Ｖｃが０Ｖから２Ｖに変化した時、
２５ｋΩ〜４９ｋΩに変化する。また、図２（ｂ）に示
したように、ＲＣ遅延は、制御電圧Ｖｃが０．８Ｖ以上
で増加しており、制御電極Ｖｃが０．６Ｖ以下では一定
値として用いられる。
【００２９】この実施の形態におけるＳＯＩ半導体装置
によれば、抵抗体４は膜厚ＴＳｉの表面シリコン層で形
成され、幅Ｗｄの空乏層を有することから、膜厚（ＴＳ
ｉ−Ｗｄ）で表される中性領域を伝導チャネルとして、
電流が流れる。よって、表面半導体層の表面や界面状態
の影響を受けず、安定した抵抗値を与えることができ
る。また、伝導は、制御電極の印加電圧によって生じる
反転層に依存しない。結果として、表面反転チャネルト
ランジスタの場合に生じる表面トラップ効果の影響を受
けることなく、ノイズの増加を抑制することができる。
さらに、リーク電流の通り道となる寄生接合がないた
め、リーク電流を防止することができる。
によれば、抵抗体４は膜厚ＴＳｉの表面シリコン層で形
成され、幅Ｗｄの空乏層を有することから、膜厚（ＴＳ
ｉ−Ｗｄ）で表される中性領域を伝導チャネルとして、
電流が流れる。よって、表面半導体層の表面や界面状態
の影響を受けず、安定した抵抗値を与えることができ
る。また、伝導は、制御電極の印加電圧によって生じる
反転層に依存しない。結果として、表面反転チャネルト
ランジスタの場合に生じる表面トラップ効果の影響を受
けることなく、ノイズの増加を抑制することができる。
さらに、リーク電流の通り道となる寄生接合がないた
め、リーク電流を防止することができる。
【００３０】実施の形態２ この実施の形態のＳＯＩ半導体装置である抵抗／ＲＣ遅
延線は、図３（ａ）、（ｂ）に示したように、部分空乏
化されたＳＯＩＭＯＳデバイスにより構成される。抵抗
体１４は、Ｎ型シリコン基板１１、埋め込み絶縁膜１２
及び表面シリコン層がこの順に積層されてなるＳＯＩ基
板における表面シリコン層中に形成されてなる。抵抗体
１４は、その上に配置する制御電極１６によって誘導さ
れる部分空乏化により形成され、チャネル長Ｗ、実効幅
Ｌａの中性領域によって構成される。
延線は、図３（ａ）、（ｂ）に示したように、部分空乏
化されたＳＯＩＭＯＳデバイスにより構成される。抵抗
体１４は、Ｎ型シリコン基板１１、埋め込み絶縁膜１２
及び表面シリコン層がこの順に積層されてなるＳＯＩ基
板における表面シリコン層中に形成されてなる。抵抗体
１４は、その上に配置する制御電極１６によって誘導さ
れる部分空乏化により形成され、チャネル長Ｗ、実効幅
Ｌａの中性領域によって構成される。
【００３１】制御電極１６は、抵抗体１４上においてゲ
ート酸化膜１５により抵抗体１４から絶縁され、かつ容
量結合している。抵抗体１４は、その両端に高濃度Ｎ型
拡散層１７からなる２つの端子を有しており、各端子に
は、それぞれ電圧Ｖｉ及びＶｏが印加され、この端子間
において電流が流れる。また、制御電極１６には電圧Ｖ
ｃが印加されている。さらに、抵抗体１４は、表面シリ
コン層に形成された高濃度Ｐ型拡散層であるソース／ド
レイン領域１３により、その両側壁が接合分離されてい
る。ソース／ドレイン領域１３は互いに接続され、接地
されている。これにより、ＰＮ接合が順方向バイアスに
なることを防止することができる。また、このＳＯＩ半
導体装置は、制御電極１６と表面シリコン層との間の容
量Ｃと接合容量とは並列に接続されている。その結果、
抵抗体１４に接続された２つの端子の間で、遅延時間を
電圧Ｖｃによって制御することができる分布ＲＣ遅延線
が構成される。
ート酸化膜１５により抵抗体１４から絶縁され、かつ容
量結合している。抵抗体１４は、その両端に高濃度Ｎ型
拡散層１７からなる２つの端子を有しており、各端子に
は、それぞれ電圧Ｖｉ及びＶｏが印加され、この端子間
において電流が流れる。また、制御電極１６には電圧Ｖ
ｃが印加されている。さらに、抵抗体１４は、表面シリ
コン層に形成された高濃度Ｐ型拡散層であるソース／ド
レイン領域１３により、その両側壁が接合分離されてい
る。ソース／ドレイン領域１３は互いに接続され、接地
されている。これにより、ＰＮ接合が順方向バイアスに
なることを防止することができる。また、このＳＯＩ半
導体装置は、制御電極１６と表面シリコン層との間の容
量Ｃと接合容量とは並列に接続されている。その結果、
抵抗体１４に接続された２つの端子の間で、遅延時間を
電圧Ｖｃによって制御することができる分布ＲＣ遅延線
が構成される。
【００３２】上記のＳＯＩ半導体装置をＲＣ遅延線又は
分布ＲＣローパスフィルタを用いた場合、ＲＣ遅延は、
図４に示される挙動を示す。なお、このＳＯＩ半導体装
置においては、Ｗ＝１００μｍ、Ｌａ＝０．５μｍ、Ｎ
ａ＝３×１０17ｃｍ-3、ＴＳｉ＝１５０ｎｍ、Ｔｏｘ＝
７ｎｍである。ＲＣ遅延は、制御電圧Ｖｃが１．５Ｖ以
上で徐々に増加しており、制御電極Ｖｃが１．５Ｖ以下
では一定値として用いられる。なお、この場合の接合容
量は、Ｃｊ＝３．２×１０-7Ｆ／ｃｍ2になる。
分布ＲＣローパスフィルタを用いた場合、ＲＣ遅延は、
図４に示される挙動を示す。なお、このＳＯＩ半導体装
置においては、Ｗ＝１００μｍ、Ｌａ＝０．５μｍ、Ｎ
ａ＝３×１０17ｃｍ-3、ＴＳｉ＝１５０ｎｍ、Ｔｏｘ＝
７ｎｍである。ＲＣ遅延は、制御電圧Ｖｃが１．５Ｖ以
上で徐々に増加しており、制御電極Ｖｃが１．５Ｖ以下
では一定値として用いられる。なお、この場合の接合容
量は、Ｃｊ＝３．２×１０-7Ｆ／ｃｍ2になる。
【００３３】また、上記のＳＯＩ半導体装置を、図５に
示すように、パルスジェネレータ２０に接続した回路に
用いた場合、遅延時間Ｔｄは、 Ｔｄ＝Ｒ・Ｃ・（０．３８＋０．６９・（Ｒｔ・Ｃｔ＋
Ｒｔ＋Ｃｔ）） （ただし、全容量はＣ、抵抗はＲ、Ｒｔ＝Ｒｓ／Ｒ、Ｃ
ｔ＝ＣＬ／Ｃ、Ｒｓはパルスジェネレータの入力インピ
ーダンス、ＣＬは負荷容量を示す）で表される。
示すように、パルスジェネレータ２０に接続した回路に
用いた場合、遅延時間Ｔｄは、 Ｔｄ＝Ｒ・Ｃ・（０．３８＋０．６９・（Ｒｔ・Ｃｔ＋
Ｒｔ＋Ｃｔ）） （ただし、全容量はＣ、抵抗はＲ、Ｒｔ＝Ｒｓ／Ｒ、Ｃ
ｔ＝ＣＬ／Ｃ、Ｒｓはパルスジェネレータの入力インピ
ーダンス、ＣＬは負荷容量を示す）で表される。
【００３４】なお、本発明におけるＲＣ遅延線は、一般
的なＲＣ遅延線として利用することができる。その一例
を図６（ａ）に示す。パルスジェネレータから発生した
パルスは、図６（ｂ）に示すように、ＲＣ遅延線を通る
ことにより遅延し、ＲＣ遅延線を通ったパルスと排他的
論理ＯＲゲートとの接続により、デジタルパルス幅Ｔｏ
として生成される。ＲＣ遅延線における抵抗の値を変化
させることにより、デジタルパルス幅Ｔｏは調整可能と
なる。
的なＲＣ遅延線として利用することができる。その一例
を図６（ａ）に示す。パルスジェネレータから発生した
パルスは、図６（ｂ）に示すように、ＲＣ遅延線を通る
ことにより遅延し、ＲＣ遅延線を通ったパルスと排他的
論理ＯＲゲートとの接続により、デジタルパルス幅Ｔｏ
として生成される。ＲＣ遅延線における抵抗の値を変化
させることにより、デジタルパルス幅Ｔｏは調整可能と
なる。
【００３５】
【発明の効果】本発明によれば、ＳＯＩ半導体装置であ
る抵抗及びＲＣ線は、絶縁膜又は絶縁膜と接合とにより
絶縁分離されることとなるため、リーク電流や周辺回路
からのクロストーク効果、ノイズ等を有効に除去するこ
とができる。また、本発明のＳＯＩ半導体装置における
抵抗体は、制御電極によって部分空乏化されることによ
り形成される中性領域に電流が流れる構造であるため、
半導体層の表面や絶縁膜との界面の状態に影響されるこ
とがないため、より安定な抵抗値を得ることが可能とな
る。しかも、本発明のＳＯＩ半導体装置は、従来から一
般的に行われているＭＯＳプロセス又はＣＭＯＳプロセ
スを用いて形成することができ、特別なプロセスを必要
としないので、製造工程の煩雑化や製造コストの上昇を
招くことなく実現することができる。また、本発明のＳ
ＯＩ半導体装置によれば、抵抗体と容量とを接続するこ
とができ、電圧によって制御することができるＲＣ遅延
線を構成することができるため、パルス幅等を容易に制
御することができるとともに、通常のＲＣ遅延線と同様
の幅広い用途に応用することが可能となる。
る抵抗及びＲＣ線は、絶縁膜又は絶縁膜と接合とにより
絶縁分離されることとなるため、リーク電流や周辺回路
からのクロストーク効果、ノイズ等を有効に除去するこ
とができる。また、本発明のＳＯＩ半導体装置における
抵抗体は、制御電極によって部分空乏化されることによ
り形成される中性領域に電流が流れる構造であるため、
半導体層の表面や絶縁膜との界面の状態に影響されるこ
とがないため、より安定な抵抗値を得ることが可能とな
る。しかも、本発明のＳＯＩ半導体装置は、従来から一
般的に行われているＭＯＳプロセス又はＣＭＯＳプロセ
スを用いて形成することができ、特別なプロセスを必要
としないので、製造工程の煩雑化や製造コストの上昇を
招くことなく実現することができる。また、本発明のＳ
ＯＩ半導体装置によれば、抵抗体と容量とを接続するこ
とができ、電圧によって制御することができるＲＣ遅延
線を構成することができるため、パルス幅等を容易に制
御することができるとともに、通常のＲＣ遅延線と同様
の幅広い用途に応用することが可能となる。
【図面の簡単な説明】
【図１】本発明のＳＯＩ半導体装置の要部を示す概略斜
視図、概略断面図及び回路図である。
視図、概略断面図及び回路図である。
【図２】図１のＳＯＩ半導体装置における抵抗と制御電
圧との関係を示す図、ＲＣ遅延時間と制御電圧との関係
を示す図である。
圧との関係を示す図、ＲＣ遅延時間と制御電圧との関係
を示す図である。
【図３】本発明の別のＳＯＩ半導体装置の要部を示す概
略平面図及び概略断面図である。
略平面図及び概略断面図である。
【図４】図３のＳＯＩ半導体装置におけるＲＣ遅延時間
と制御電圧との関係を示す図である。
と制御電圧との関係を示す図である。
【図５】図３のＳＯＩ半導体装置を用いたＲＣ遅延回路
図である。
図である。
【図６】本発明のＳＯＩ半導体装置を用いたパルスジェ
ネレータを示す回路図及び波形図である。
ネレータを示す回路図及び波形図である。
【図７】従来のＭＯＳトランジスタを示す要部の概略斜
視図及び電圧−電流特性を示す図である。
視図及び電圧−電流特性を示す図である。
【図８】従来のＪＥＦＴを可変抵抗素子として用いた場
合の回路図である。
合の回路図である。
１、１１ シリコン基板（支持基板） ２、１２ 埋め込み絶縁膜 ２ａ シリコン酸化膜（絶縁膜） ４、１４ 抵抗体 ５、１５ ゲート酸化膜（絶縁膜） ６、１６ 制御電極 １３ ソース／ドレイン領域（第２導電型拡散層） １７ 高濃度Ｎ型拡散層（高濃度第1導電型拡散層） ２０ パルスジェネレータ
Claims (7)
- 【請求項１】 埋め込み絶縁膜上に表面半導体層が積層
されて構成されるＳＯＩ基板の表面半導体層により形成
され、絶縁膜によって絶縁分離された抵抗体であって、
該抵抗体の抵抗値が、抵抗体を構成する表面半導体層に
含まれる不純物濃度と前記抵抗体の大きさとによって所
定の値に設定されてなるＳＯＩ半導体装置。 - 【請求項２】 さらに、抵抗体上に絶縁膜を介して抵抗
体と容量結合した制御電極が形成されてなり、前記抵抗
体は、該制御電極により部分空乏化されることにより形
成された中性領域において電流が流れ、前記抵抗体の抵
抗値は、前記制御電極の印加電圧により可変する請求項
１に記載の装置。 - 【請求項３】 抵抗体を、電気的に可変なＲＣ遅延線の
形成に用いる請求項１又は２に記載の装置。 - 【請求項４】 埋め込み絶縁膜上に表面半導体層が積層
されて構成されるＳＯＩ基板の表面半導体層を、所定の
不純物濃度、所定の大きさに設定することにより、前記
表面半導体層により構成される抵抗体の抵抗値を制御す
ることからなるＳＯＩ半導体装置の製造方法。 - 【請求項５】 埋め込み絶縁膜上に表面半導体層が積層
されて構成されるＳＯＩ基板の表面半導体層により形成
され、かつ絶縁膜を介して制御電極が載置された電気的
に可変する抵抗体であって、前記制御電極によって部分
空乏化されることにより形成された中性領域において電
流が流れ、伝導方向における両端に高濃度第１導電型拡
散層を有し、伝導方向に対する両側壁が高濃度第２導電
型拡散層により接合分離されてなるＳＯＩ半導体装置。 - 【請求項６】 抵抗体の両側壁の高濃度第２導電型拡散
層が互いに接続され、該接続された高濃度第２導電型拡
散層が接地されてなる請求項５に記載の装置。 - 【請求項７】 抵抗体を、電気的に可変なＲＣ遅延線の
形成に用いる請求項５又は６に記載の装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32277299A JP3722655B2 (ja) | 1999-11-12 | 1999-11-12 | Ｓｏｉ半導体装置 |
| US09/667,530 US6720621B1 (en) | 1999-11-12 | 2000-09-22 | SOI semiconductor device with resistor body |
| TW089119954A TW463363B (en) | 1999-11-12 | 2000-09-27 | SOI semiconductor device and fabrication process thereof |
| EP00309880A EP1100126A3 (en) | 1999-11-12 | 2000-11-07 | SOI semiconductor device and fabrication process thereof |
| KR10-2000-0066751A KR100418642B1 (ko) | 1999-11-12 | 2000-11-10 | Ｓｏｉ 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32277299A JP3722655B2 (ja) | 1999-11-12 | 1999-11-12 | Ｓｏｉ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001144254A true JP2001144254A (ja) | 2001-05-25 |
| JP3722655B2 JP3722655B2 (ja) | 2005-11-30 |
Family
ID=18147479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32277299A Expired - Fee Related JP3722655B2 (ja) | 1999-11-12 | 1999-11-12 | Ｓｏｉ半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6720621B1 (ja) |
| EP (1) | EP1100126A3 (ja) |
| JP (1) | JP3722655B2 (ja) |
| KR (1) | KR100418642B1 (ja) |
| TW (1) | TW463363B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242660A (ja) * | 2006-03-06 | 2007-09-20 | Renesas Technology Corp | 半導体装置 |
| JP2015159329A (ja) * | 2015-05-08 | 2015-09-03 | 三菱電機株式会社 | 半導体装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030048999A (ko) * | 2001-12-13 | 2003-06-25 | 삼성전자주식회사 | 반도체 소자의 저항 및 그 형성 방법 |
| JP4162515B2 (ja) * | 2002-03-25 | 2008-10-08 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
| JP2004071927A (ja) * | 2002-08-08 | 2004-03-04 | Renesas Technology Corp | 半導体装置 |
| US7375000B2 (en) * | 2005-08-22 | 2008-05-20 | International Business Machines Corporation | Discrete on-chip SOI resistors |
| KR20080031467A (ko) * | 2005-08-30 | 2008-04-08 | 야마하 가부시키가이샤 | 컨덴서 마이크로폰 및 컨덴서 마이크로폰의 제조 방법 |
| JP5186634B2 (ja) * | 2010-06-29 | 2013-04-17 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| US8432210B2 (en) * | 2010-11-02 | 2013-04-30 | Lsi Corporation | Fine-grained clock skew tuning in an integrated circuit |
| US8956938B2 (en) | 2012-05-16 | 2015-02-17 | International Business Machines Corporation | Epitaxial semiconductor resistor with semiconductor structures on same substrate |
| KR20140131671A (ko) * | 2013-05-06 | 2014-11-14 | 에스케이하이닉스 주식회사 | 병렬 구조의 가변 저항 소자 |
| FR3063415A1 (fr) | 2017-02-28 | 2018-08-31 | Stmicroelectronics (Crolles 2) Sas | Circuit integre avec region resistive amelioree |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3683491A (en) | 1970-11-12 | 1972-08-15 | Carroll E Nelson | Method for fabricating pinched resistor semiconductor structure |
| FR2430092A1 (fr) | 1978-06-29 | 1980-01-25 | Ibm France | Procede de correction du coefficient en tension de resistances semi-conductrices, diffusees ou implantees et resistances ainsi obtenues |
| JPS58103169A (ja) | 1981-12-15 | 1983-06-20 | Matsushita Electric Ind Co Ltd | 半導体可変抵抗素子 |
| JPH0815254B2 (ja) | 1985-02-28 | 1996-02-14 | 富士通株式会社 | 遅延回路 |
| JPH0239563A (ja) | 1988-07-29 | 1990-02-08 | Sony Corp | 可変抵抗素子 |
| JPH0467666A (ja) | 1990-07-09 | 1992-03-03 | Fujitsu Ltd | 半導体装置 |
| JP2942602B2 (ja) | 1990-08-07 | 1999-08-30 | 富士機械製造株式会社 | 自動工具研削装置 |
| JPH05114699A (ja) | 1991-07-24 | 1993-05-07 | Fujitsu Ltd | 半導体抵抗装置とその抵抗値設定方法 |
| US5930638A (en) | 1993-07-12 | 1999-07-27 | Peregrine Semiconductor Corp. | Method of making a low parasitic resistor on ultrathin silicon on insulator |
| JPH0758291A (ja) | 1993-08-17 | 1995-03-03 | Fujitsu Ten Ltd | 集積回路 |
| JPH0964320A (ja) | 1995-08-29 | 1997-03-07 | Hitachi Ltd | Ｓｏｉ基板並びにそれを用いた半導体装置およびその製造方法 |
| JPH09181262A (ja) | 1995-12-27 | 1997-07-11 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH09232522A (ja) | 1996-02-22 | 1997-09-05 | Sony Corp | 半導体装置およびその製造方法 |
| JPH09289323A (ja) * | 1996-04-23 | 1997-11-04 | Matsushita Electric Works Ltd | 半導体装置の製造方法 |
| US5872381A (en) | 1996-05-23 | 1999-02-16 | Sony Corporation | Semiconductor device and its manufacturing method |
| US5767757A (en) | 1996-07-29 | 1998-06-16 | Harris Corporation | Electrically variable R/C network and method |
| US6287900B1 (en) | 1996-08-13 | 2001-09-11 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device with catalyst addition and removal |
| JPH1174531A (ja) | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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-
1999
- 1999-11-12 JP JP32277299A patent/JP3722655B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-22 US US09/667,530 patent/US6720621B1/en not_active Expired - Fee Related
- 2000-09-27 TW TW089119954A patent/TW463363B/zh not_active IP Right Cessation
- 2000-11-07 EP EP00309880A patent/EP1100126A3/en not_active Withdrawn
- 2000-11-10 KR KR10-2000-0066751A patent/KR100418642B1/ko not_active IP Right Cessation
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| JP2015159329A (ja) * | 2015-05-08 | 2015-09-03 | 三菱電機株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1100126A3 (en) | 2003-07-30 |
| KR20010060296A (ko) | 2001-07-06 |
| TW463363B (en) | 2001-11-11 |
| KR100418642B1 (ko) | 2004-02-11 |
| EP1100126A2 (en) | 2001-05-16 |
| JP3722655B2 (ja) | 2005-11-30 |
| US6720621B1 (en) | 2004-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050801 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050913 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080922 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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