JP3585912B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置に関する。より具体的には、本発明は、支持基板上に絶縁膜を介して設けられた半導体層上に完全空乏化MISFET(Metal Insulator Semiconductor Field Effect Transistor)を形成してなる半導体装置に関する。
【0002】
【従来の技術】
SOI(Silicon on Insulator)すなわち絶縁性の基板上に形成された半導体層を用いて形成されたFET型トランジスタは、ソース・ドレイン間の寄生容量を、バルク(bulk)の半導体基板上に形成したFETより小さくすることができることから、低消費電力デバイスあるいは高速CPUなどの高速動作回路への応用が期待されている。特に、半導体層であるSOI膜の厚さをチャネル領域の空乏層の厚さ以下にすると、チャネル領域を完全に空乏化することができる。その結果として、空乏層より厚い半導体層を用いて形成されたSOIトランジスタで問題となるキンク特性や電流オーバーシュート効果などの好ましくない現象を、解消または抑制することができる。
【0003】
このようにチャネル領域を全て空乏化することができるトランジスタ(以下、これを「完全空乏化トランジスタ」と呼ぶ)は、さらに、短チャネル効果の抑制、パンチスルー耐性の向上、サブスレッショルド係数の改善、チャネル移動度の増大などの多岐にわたる利点が得られる。
【0004】
【発明が解決しようとする課題】
しかし、完全空乏化トランジスタには、例えば、プロセス条件のバラツキによって、チャネル領域の半導体層の不純物濃度やSOI膜厚が変化すると、しきい値が変化してしまうという問題があった。
【0005】
このようなプロセス条件のバラツキに起因する問題に対処する方法として、従来、例えば、特開平9−312401号公報において開示されているように、SOI層の下の絶縁層の下の支持基板にバックゲートを設け、そのバックゲートに印加する電圧を動作時と待機時とで変化させて、しきい値を制御する例が知られている。
しかし、この方法においては、バックゲートの電圧は、SOI膜厚のバラツキや基板濃度のバラツキに無関係に決定される。そして、例えばSOI膜厚バラツキに対するしきい値感度を極小にするバックゲート電圧印加手段やその具体的な構成については何ら開示されていなかった。
【0006】
つまり、従来の完全空乏化トランジスタにおける、しきい値感度を低減する手法および構造では、SOI膜厚バラツキに対するしきい値感度を低減するためのバックゲート電圧制御について検討されてきたが、SOI膜厚の最適値や、不純物濃度との関係については考慮されていなかった。そのため、しきい値を規定の値に設定し、かつSOI層の膜厚や不純物濃度のバラツキに対するしきい値感度を小さくすることは困難であった。
【0007】
本発明は、かかる課題の認識に基づいてなされたものである。すなわち、その目的とするところは、SOI層を用いた完全空乏化MISFETトランジスタを形成してなる半導体装置において、MIFSETのチャネル不純物濃度に依存して、バックゲート電圧を変化させることによって、不純物濃度が変動しても、SOI膜厚バラツキに対するしきい値感度をほぼ極小に保ったままで、しきい値を規定する値にできるようにする半導体装置を提供することにある。
【0008】
【課題を解決するための手段】
本発明の骨子は、絶縁膜を介してバックゲートと対向した半導体層に、完全空乏化トランジスタを形成してなる半導体装置において、前記トランジスタのチャネル不純物濃度に応じてバックゲート電圧を制御できる制御回路を設け、不純物濃度に応じたバックゲート電圧をバックゲートに印加することを特徴とする半導体装置を提供することにある。
【0009】
なお、完全空乏化SOIトランジスタを形成する半導体層は、規定のしきい値で、しきい値変動が小さくなるSOI膜厚に設定し、さらに、不純物濃度に関しては、半導体層の絶縁膜に接した表面がaccumulationとinversion とで決まる範囲内に、例えば中間に、設定する。ここで、規定のしきい値が異なると、それぞれしきい値変動が抑えられる膜厚が異なる。
【0010】
本発明の半導体装置は、バックゲートを有する支持基板と、前記支持基板上に設けられた絶縁膜と、前記絶縁膜上に設けられた第1の半導体層と、前記支持基板の前記バックゲートに対向する前記第1の半導体層の一部をチャネル領域としこのチャネル領域が完全空乏化される第1のMISFETと、前記第1の半導体層の不純物濃度、厚さに関する情報を記憶する記憶素子と、前記記憶素子に記憶された前記情報に基づいて前記バックゲートに電圧を印加する電圧印加手段と、を備えたことを特徴とする。
【0011】
前記記憶素子は、前記バックゲートに印加する電圧を選択する複数のヒューズを有し、前記複数のヒューズは、前記第 1 の半導体層の不純物濃度、厚さに関する情報により切断または非切断状態にされることが望ましい。
【0012】
また、本発明は、第 1 及び第 2 のバックゲートが形成されてなる支持基板と、
前記支持基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられ第 1 の膜厚を有する第 1 の半導体層と、
前記支持基板の前記第 1 のバックゲートに対向する前記第 1 の半導体層の一部をチャネル領域としこのチャネル領域が完全空乏化される第 1 のMISFETと、
前記絶縁膜上に設けられ、前記第 1 の膜厚とは異なる第 2 の膜厚を有する第2の半導体層と、
前記支持基板の前記第 2 のバックゲートに対向する前記第 2 の半導体層の一部をチャネル領域としこのチャネル領域が完全空乏化される第 2 のMISFETと、
前記第 1 の半導体層の不純物濃度、厚さに関する情報を記憶する第 1 の記憶素子と、
前記第 2 の半導体層の不純物濃度、厚さに関する情報を記憶する第 2 の記憶素子と、
前記第 1 の記憶素子に記憶された前記情報に基づいて前記第 1 のバックゲートに電圧を印加する第 1 の電圧印加手段と、
前記第 2 の記憶素子に記憶された前記情報に基づいて前記第 2 のバックゲートに電圧を印加する第 2 の電圧印加手段と、
を備えたことを特徴とする半導体装置である。
【0013】
また、本発明は、バックゲートを有する支持基板と、前記支持基板上に設けられた絶縁膜と、前記絶縁膜上に設けられた第 1 の半導体層と、前記支持基板の前記第 1 のバックゲートに対向する前記第 1 の半導体層の第 1 の部分をチャネル領域としこのチャネル領域が完全空乏化される第 1 のMISFETと、前記バックゲートに印加する電圧を選択する複数のヒューズと、前記バックゲートに電圧を印加する電源と、を備え、 前記複数のヒューズは、前記第 1 の半導体層の不純物濃度、厚さに関する情報により切断または非切断状態にされることを特徴とする半導体装置である。
【0014】
前記電源は、前記複数のヒューズの切断または非切断状態により出力電圧が切り替わるチャージポンプ回路を備えることが望ましい。
【0017】
また、前記MISFETトランジスタのチャネル領域が形成された前記第1または第2の半導体層の厚さは、40nm乃至100nmの範囲にあり、不純物濃度は3×1016cm−3乃至3×1017cm−3の範囲にあることを特徴とする。
【0018】
また、前記支持基板は、半導体基板で形成され、前記バックゲートの不純物濃度は1×1017cm−3乃至1×1020cm−3の範囲にあることを特徴とする。
【0019】
また、前記不純物濃度を測定する回路がMISFETトランジスタと同一の半導体層上に設けられていることを特徴とする。
【0020】
また、前記第1の半導体層は前記第2の半導体層よりも膜厚が厚く、且つ、前記第1の半導体層は、前記第2の半導体層よりも不純物濃度が低いことを特徴とする。
【0021】
また、前記第1のMISFETトランジスタのしきい値は、前記第2のMISFETトランジスタのしきい値より小さいことを特徴とする。
【0022】
【発明の実施の形態】
本発明によれば、SOI層の膜厚を、しきい値変動が小さくなる膜厚に設定する。さらに、ダミー素子を用いてチャネル領域の不純物濃度を測定し、その測定値に基づいてバックゲート電圧を調節することにより所望のしきい値を維持することができる。よって、完全空乏化トランジスタで問題となるSOI膜厚や不純物濃度のバラツキに対するしきい値感度をほぼ最小に保ったままで、かつしきい値を所望の値にすることが可能である。
【0023】
以下に図面を参照しつつ本発明の実施の形態について説明する。なお、以下の説明では、n型MOSFETを例に挙げて説明する。また、SOI層の素子分離のパターン形状については、本発明においては本質的ではないので特に触れない。
【0024】
図1は、第1の具体例に係わる半導体装置を表す要部断面図である。すなわち、同図において、6はゲート電極、7はソース・ドレイン領域、2は支持基板、3は絶縁膜、4はチャネル領域、5はゲート絶縁膜、8は絶縁膜、9は制御回路、10は可変電源(例えば出力電流または電圧を制御入力の電圧または電流によって制御する電源)、そして11はバックゲートを表す。
【0025】
その具体的な構成例について説明すれば、以下の如くである。すなわち、シリコンからなる支持基板2の主面上に、例えば厚さ10nm〜1μmのシリコン酸化膜やシリコン窒化膜からなる絶縁膜3が形成され、この絶縁膜3上に膜厚tsi、ボロンまたはインジウムなどのp型不純物濃度NA を有するシリコンなどからなるチャネル領域4が形成されている。膜厚tsiは、例えば1nm〜500nmとし、不純物濃度NAは、例えば1016〜1019cm−3とすることができる。
【0026】
このチャネル領域4の上に、ゲート絶縁膜5を介して、ゲート電極6が形成されている。ゲート絶縁膜5の材料としては、例えば、シリコン酸化膜、シリコン窒化膜、タンタル酸化膜、チタン酸化膜などを用いることができ、その厚さは1nm〜200nmとすることができる。ゲート電極6の材料としては、例えば、多結晶シリコン、アルミニウム(Al)、タングステン(W)、チタンナイトライド(TiN)などを用いることができ、その厚さは10nm〜1μmとすることができる。
【0027】
そして、このゲート電極6は、その側壁を例えばシリコン酸化膜、シリコン窒化膜からなる絶縁膜8で覆われて絶縁されている。チャネル領域4の両側には、n型不純物となる砒素(As)、リン(P)、アンチモン(Sb)などを、例えば1018〜1021cm−3添加したソース・ドレイン領域7が形成されている。ここでチャネル領域4は、チャネル領域4と絶縁膜5との界面に反転層が形成された状態で完全に空乏化しており、完全空乏化トランジスタFET1を形成している。
【0028】
一方、制御回路9は、後に詳述するように、半導体層、特にチャネル領域4における不純物濃度NA を測定する図示しないダミー素子からの電圧、電流、容量または抵抗値の情報を入力して最適なバックゲート電圧値を算出し、それに対応する制御信号を出力する。可変電源10は、制御回路9から出力された制御信号に基づいて所定のバックゲート電圧をバックゲート11に印加する。
【0029】
次に、図1に示した半導体装置の製造工程を説明する。ここでは、支持基板2としてシリコン基板、絶縁膜3としてシリコン酸化膜、そしてチャネル領域4やソース・ドレイン領域7としてシリコンからなるSOI層をそれぞれ用いることとする。このようなSOI基板の作成方法としては、片面を酸化した2枚のシリコン基板を酸化膜面を密着させ1000〜1200℃で熱処理して張り合わせる方法を用いることができる。または、シリコン基板に酸素イオンを、加速電圧160keVドーズ量1.5〜3.0×1018atom/cm2 程度の条件でイオン注入し、1300〜1350℃で熱処理することにより、埋め込み酸化膜3を形成する方法でもよい。
【0030】
絶縁膜3上の半導体層は、ポリッシングやイオンエッチング、あるいはウェットエッチングにより薄膜化し、40nm〜1μmの厚さの均一なSOI膜を形成する。
【0031】
次に、バックゲート11として、リソグラフィとイオン注入により支持基板2に不純物添加領域を形成する。すなわち、リソグラフィによりMISFETトランジスタを形成する領域の絶縁膜3を介して支持基板2へ例えば、燐(P)またはヒ素(As)を、加速電圧50〜700keV、ドーズ量1×1013〜1×1016atom/cm2 程度の条件で注入することにより、バックゲート11を形成することができる。但し、このようなバックゲート11の形成工程は、絶縁膜3やSOI層4の形成よりも前に行うようにしても良い。
【0032】
次に、チャネル領域4の不純物濃度が1×1016cm−3〜1×1019cm−3の範囲になるようにイオン注入する。
【0033】
この後、ゲート酸化膜5を形成し、さらにゲート電極6や絶縁膜8を形成することにより、MISFET1の要部が完成する。
【0034】
以上説明した製造工程においては、特に、完全空乏化SOIトランジスタでしきい値を−0.1〜0.4Vの範囲に設定するために、チャネル層4のSOI膜厚、不純物濃度をそれぞれ40nm〜1μm、3×1016cm−3〜3×1017cm−3の範囲とすることが望ましい。
【0035】
次に、本発明の半導体装置におけるチャネル領域4のSOI膜厚tsi、不純物濃度NA、そしてバックゲート電圧VG2の最適範囲について説明する。
【0036】
図2は、本発明者の計算により得られた完全空乏化FETのSOI層としきい値との関係を表すグラフ図である。ここでは、絶縁体基板3として膜厚80nmのシリコン酸化膜、バックゲート11に1×1020cm−3のp型Si基板、ゲート電極6として1×1020cm−3のn型ポリシリコン(多結晶シリコン)、そしてゲート酸化膜5としてシリコン酸化膜3nmからなるn型MOSFETをモデルとした。そして、バックゲート電圧を0V、チャネル領域4の不純物濃度1×1017cm−3とした時の、チャネル領域4の膜厚すなわちSOI膜厚tsiとしきい値Vthの関係を図2において実線で示した。
【0037】
このグラフ図に示した関係の算出にあたっては、完全空乏化トランジスタのしきい値を表す式として文献(“Electrical characterization of Silicon−on−Insulator Materials and Devices ”Sorin Cristloveanu and Sheng S.Li 著、Kluwer Academic Publishers, (1995))に記載されているものと同様の式を用い、さらに表面量子効果として文献(M.J.van Dort, P.H.Woerlee, A.J.Walker, C.A.H.Juffermans and H.Lifka: IEDM91 p495, (1991))、(J.W.Slotboom and H.C.de Graaff, IEEE trans. Electron Devices, vol.ED−24, No.8,pp.1123−1125,(1977) )、(「デバイス物理のための量子力学」David K.Ferry 著、長岡洋介他訳、丸善、(1996))に記載されているものを考慮した。
【0038】
図2からわかるように、トランジスタのしきい値は、チャネル領域4の膜厚tsiに対して、極小値(図2中の矢印)を有する。この極小値の付近においては、膜厚tsiの変化に対して、しきい値の変化量が最小となる。つまり、SOI層の膜厚のバラツキに対する、しきい値感度は極めて小さくなる。
【0039】
また、バックゲート電圧を印加することにより、チャネル領域4のうちの絶縁膜3に接した表面の電子状態が蓄積(図2中の破線Vth1,ac2)、または反転(図2中の破線Vth1,inv2)となる範囲内で、しきい値を変えることができる。従って、所定のバックゲート電圧を印加することにより、しきい値を制御して、設定したいしきい値が図2での極小値と一致するようにチャネル領域4の膜厚を形成した完全空乏化トランジスタは、設定した値でSOI膜厚バラツキに対するしきい値感度をほぼ最小とすることができる。
【0040】
次に、図2に示したようなSOIのしきい値の計算方法について詳細に説明する。以下の説明では、まず、古典論モデルに基づく計算方法について説明し、次にチャネル反転層の表面量子化の効果の補正を加えた計算方法について説明する。
【0041】
まず、バックゲート電圧を印加できる完全空乏化トランジスタにおいては、しきい値は、チャネル領域4の絶縁膜3に接した表面における電子状態に依存する。そして、絶縁膜3に接したチャネル領域4の表面の状態はバックゲート電圧により、蓄積状態から反転状態まで変化させることが可能である。
【0042】
この時のゲート電圧VG1と表面ポテンシャルとの関係は次式で表される。
【0043】
【数1】
ここで、Φs1、Φs2はそれぞれチャネル領域4のゲート絶縁膜5に接した表面、絶縁膜3に接した表面でのフェルミポテンシャル、ΦMs1はゲート絶縁膜5側のゲート電極6との仕事関数の差、QOX1はゲート絶縁膜5中の固定電荷密度、COX1はゲート絶縁膜5のキャパシタンス、Qinv1はチャネル領域4におけるチャネルの反転層電荷を表す。また、Qdep1はチャネル領域4での空乏層電荷を表し、電子の電荷量q、チャネル領域4の不純物濃度NA、チャネル領域4の膜厚tsiを用いて−qNAtsiで表される。また、フェルミポテンシャルΦpは、シリコンの真性キャリア密度ni、ボルツマン定数k、温度T、電子の電荷量qを用いて、Φp =(kT/q)ln(NA/ni)と表され、また、Csi=εsi/tsiである(εsiはシリコンの誘電率)。
【0044】
完全空乏化トランジスタのしきい値Vthは、絶縁膜3に接した側のチャネル領域4の表面の電子状態によって以下のように場合分けして表すことができる。なお、VG1=Vthとなる時の表面ポテンシャルΦsiとチャネルの反転層電荷Qinv1は、ゲート電圧がしきい値である条件からそれぞれΦsi=2ΦF、Qinv1=0となる。
(1)back surfaceが蓄積(accumulation)した時は、Φs2=0より
【0045】
【数2】
ここでVth1,acc2の添字である「1」と「2」は、チャネル領域4のゲート絶縁膜5と接する表面、絶縁膜3と接する表面での状態をそれぞれ表す。式(2)の場合は、絶縁膜3に接したチャネル領域4の表面が蓄積状態である場合を示している。
(2)back surfaceが反転(inversion)した時は、Φs2=2ΦFより
【0046】
【数3】
(3)back surfaceが空乏(depletion)した時は、そのポテンシャルは蓄積時と反転時の中間となり、Φs2はバックゲート電圧VG2に依存する。この時、絶縁膜3と接したチャネル領域4の表面が蓄積、反転した時のバックゲート電圧VG2をそれぞれVG2,acc、VG2,invとすると、VG2,acc<VG2<VG2,invの条件を満たす。さらに、チャネル領域4の容量Csi、および絶縁膜3の容量COX2が直列に接続されているから、Φs2は、
【0047】
【数4】
と表される。よってしきい値は次式で表される。
【0048】
【数5】
ここでVG2,accは絶縁膜3について表面と対称であると考えて、Φs1=2ΦF、Φs2=0の条件から以下のようになる。
【0049】
【数6】
図3は、式(2)〜(5)により、チャネル領域4の不純物濃度NA=1×1017cm−3、SOI膜厚tsi=60nm、ΦMs1=−1V、QOX1=QOX2=0の場合について計算したバックゲート電圧に対するしきい値の関係を表したグラフである。完全空乏化トランジスタにおいて、チャネル領域4の絶縁膜3に接する表面での電子状態が、反転または蓄積になると、その表面でのポテンシャルΦs2は一定となる。このため、それ以上のバックゲート電圧を印加してもしきい値はバックゲート電圧に依存せず一定値となる。つまり、完全空乏化トランジスタのしきい値は、チャネル領域4の絶縁膜3に接した表面の電子状態が、蓄積した時のしきい値と反転した時のしきい値の範囲内に限定される。
【0050】
図4は、チャネル領域4の不純物濃度を1×1017cm−3としたときの、式(2)〜(5)の古典論モデルを用いて計算したしきい値のチャネル領域4のSOI膜厚の依存性を示したグラフである。同図においては、Vth1,acc2を破線、Vth1,inv2を点線で、そしてVG2=0VにおけるSOI膜厚に対するしきい値を実線で示している。Vth1,acc2、Vth1,inv2はVG2に依存せずチャネル領域4の膜厚により決まる。一方Vth1,dep12はバックゲート電圧VG2によりしきい値が変化する。図4からわかるように、古典論モデルでのVth1,dep12はSOI膜厚が薄くなるとSOI空乏層に含まれる空乏層電荷(−Qdep1)が減少するため線形に減少する。
【0051】
次に、以上説明した古典論モデルにチャネル反転層の表面量子化補正を加えた場合について説明する。このような表面量子化補正によるしきい値変化は解析的に求めることができる。ここで、表面量子化補正は、表面ポテンシャルの表面バンド曲がりの増加量ΔΨsと反転層容量によるゲート容量の減少を考慮した。
【0052】
表面ポテンシャルの表面量子化補正による表面バンド曲がりの増加量は、
【0053】
【数7】
で表される。この式に2ΦFを加えたものをゲート電圧がしきい値である時の表面ポテンシャルΦs1とした。
【0054】
図5は、表面量子化補正を説明するためのバンド図である。
【0055】
式(6)は、図5に示したように伝導帯Ec から最低エネルギー準位Eo へのシフトEo−Ec 、高濃度のチャネル不純物添加によるバンドギャップの縮小(bandgap narrowing)効果ΔEg 、そして量子論による表面電荷密度の最大となる位置のシフトΔzによる表面電位の変化EsΔzから構成されており、それぞれの項は以下のように表される。
【0056】
最低エネルギー準位Eo へのシフトEo−Ecは、
【0057】
【数8】
ここでEsは表面電界を表し、
【0058】
【数9】
と表される。
【0059】
また、高濃度のチャネル不純物添加によるbandgap narrowing効果ΔEg は、
【0060】
【数10】
EsΔzの近似式は、
【0061】
【数11】
と表される。
【0062】
また、有効界面量子効果により、反転層電荷の中心がSi膜とSiO2膜との界面からΔzだけ離れているから、ゲート酸化膜容量COX1は、COX1=εOX/(tOX1+εSi/εOXΔz)と表される。
【0063】
以上説明したように量子補正を考慮して得られた、チャネル領域4のSOI膜厚に対するしきい値の依存性が図2である。図2からわかるように、バックゲート電圧を一定とし、チャネル領域4の膜厚を変化させた場合には、しきい値が極小値(図2中の矢印)を取る。そしてさらにチャネル領域4の膜厚が薄くなるとしきい値は増加する。これは、バックゲート電圧が一定の条件でチャネル領域4の膜厚が薄くなるとSiとSiO2との界面の電界Esが大きくなるために、量子準位のエネルギーが大きくなり、表面が反転するのにより大きなゲート電圧が必要となるからである。
【0064】
このように、量子補正を考慮した計算を用いることによって、チャネル領域4の膜厚バラツキに対し、しきい値感度が極小となるチャネル領域4の膜厚が存在することが説明される。
【0065】
図6は、図2と同一のFETのモデルにおいて、図2でしきい値が極小となるチャネル領域4のSOI膜厚tSiと印加するバックゲート電圧VG2とを、チャネル領域4の不純物濃度NAに対して示したグラフである。ここでは、しきい値の設定値がそれぞれ0.1V、0.2V、0.3Vの場合について示した。
【0066】
図6からわかるように、しきい値が設定した値となり、かつ膜厚バラツキに対するしきい値感度が最小となるSOI膜厚tSiは、チャネル領域4の不純物濃度NAに対する依存性が低いことが、本発明者の詳細な検討により新たに明らかとなった。つまり、SOI膜厚tSiの最適値は、不純物濃度NAに対してあまり変化せず、ほぼ一定の値をとる。
【0067】
また、設定するしきい値が異なると、SOI膜厚のバラツキに対するしきい値感度がほぼ最小となるSOI膜厚tSiは異なることがわかった。ここで、tSiの最適値としきい値Vthとの関係は、tSi=250Vth 2−275Vth+105(nm)で、Vthが0ボルト以上0.5ボルト以下は近似できる。よって、Vthが任意の値でも、tSiの最適値を求めることができる。また、しきい値が設定した値となるために必要なバックゲート電圧VG2は、チャネル領域4の不純物濃度NAに対して、ほぼ線形に増加することが新たに明らかになった。
【0068】
従って、設定したいしきい値に応じて図6にもとづいて決定したSOI膜厚tSi、不純物濃度NAで作成した場合には、不純物濃度NAが例えばプロセスのバラツキ等で所望の値からずれたとしても、チャネル領域4の不純物濃度を測定し、それに応じて、しきい値が設定した大きさとなるのに必要なバックゲート電圧を印加することにより、SOI膜厚に対するしきい値感度が最小で、且つ設定したしきい値を有する半導体装置を実現することができる。
【0069】
ここで、膜厚バラツキに対するしきい値感度がほぼ最小となるSOI膜厚が、チャネル領域4の不純物濃度NAに対してほぼ一定となるのは、式(6)の量子力学補正項がtSiに強く依存し、NAにはあまり依存しないこと、および、式(5)の空乏層電荷のQdep1が、NAが変化してもVG2を変化させることによりほぼ補償することができることによる。
【0070】
この特徴により、もちろん、チャネル領域4の濃度分布が均一でなく所定の不純物プロファイルを有するような場合でも、式(2)でQdep1/2COX1が2ΦFよりも小さい場合には、上記の不純物濃度NAに対してしきい値感度がほぼ一定となる特徴は維持される。
【0071】
また、図7に示したような、LOCOS犠牲酸化などの方法により形成されたリセス(Recess)ゲート構造を有するMISFETの場合には、LOCOS端部のバーズビークにより、チャネル領域4の膜厚が一定でない場合が多い。すなわち、チャネル領域の膜厚は、ソース・ドレイン寄りで厚く、中央付近で薄くなる。図8は、LOCOS犠牲酸化法によるリセス型ゲート構造の製造工程を表す概略工程断面図である。例えば、厚さ20nm〜1μmのシリコンなどのSOI層4の上に、厚さが5〜100nm程度のシリコン酸化膜14を形成し、その上に例えば膜厚が50〜200nmのシリコン窒化膜からなる酸化防止膜20を堆積する。次に、図8(a)に示したように、熱酸化法により、LOCOSを形成する。さらに、図8(b)に示したように、酸化防止膜20をマスクとしてLOCOS酸化膜をイオンエッチングし、ゲート形成領域を形成する。この方法によると、ゲート電極をセルフアラインに形成できるが、LOCOSのバーズビークがゲート形成領域に残るために、チャネル領域のSOI膜厚が図示したように不均一になりやすい。このようにチャネル領域の膜厚が不均一になると、しきい値の安定性が劣化して問題となる。
【0072】
これに対して、本発明によれば、チャネルの膜厚が均一でない場合にも、例えばチャネルの中央部のSOI膜厚で、所定のしきい値に対して膜厚ばらつきに対するしきい値感度が最小となるようなSOI膜厚を設定すれば、所望のしきい値を安定して得ることができる。従って、チャネル領域のSOI膜厚が、図2または図6に示したような最適膜厚となるように、チャネル中央付近と端部でのSOI膜厚の不均一性が例えば20%以内に収まるように、LOCOS酸化を行うと、所望のしきい値を得ることができる。
【0073】
ここで、チャネル領域4の不純物濃度NAの測定箇所は、必ずしもMISFETのチャネル領域4そのものである必要はなく、MISFETのチャネル領域と同一の不純物濃度を有する領域であればよい。例えば、複数のMISFETを集積した集積素子を製造する際には、その集積素子のいずれかの箇所で測定しても良い。また、ウェーハ上に複数の集積素子を作成する場合に、ウェーハ内での不純物濃度の均一性が良好であれば、ウェーハのいずれかの箇所で測定しても良い。さらに、このようなウェーハを複数枚同時にプロセスする、いわゆる「バッチ処理」の製造プロセスにおいて、バッチ内のウェーハ毎の不純物濃度の変動が小さい場合には、バッチ毎にいずれかのウェーハで測定を行えば良い。
【0074】
このようにして、チャネル領域4の不純物濃度を測定し、設定するしきい値にするためのバックゲート電圧を決定すれば、このしきい値でトランジスタを用いる限りバックゲート電圧を変更する必要はない。つまり、バックゲート電圧が決まった後は、制御回路は必ずしも必要としない。そのため、チャネル領域4の不純物濃度測定を行い、本発明に必要なバックゲート電圧を求めれば、バックゲートに印加する可変電源を必要な電圧を出力するよう設定するだけでよい。
【0075】
ここで、チャネル領域4の不純物濃度の測定には、例えば、文献(“Materials Processing Theory and Practice volume.2−impurity doping processes in silicon”:F.F.Y.Wang著,North Holland Publishing Company(1981))に紹介されているような測定手法を用いればよい。以下に、不純物濃度測定を含めた構成例を示す。
【0076】
図9は、第2の具体例を表す概略断面図である。なお、同図においては、図1と同一の部分には、同一符号を付し、その詳しい説明は省略する。
【0077】
図9において、4aはダミー領域、12は素子分離領域、13は高濃度半導体領域、18は電極領域、そして19はメタルプラグを示している。ダミー領域4aは、チャネル領域と同一の条件で作成された半導体領域である。高濃度半導体領域13は、例えば、p型のドーパントが固溶限界までドーピングされた半導体領域である。
【0078】
また、バックゲート11は、支持基板2内に形成された導電性領域であり、例えば支持基板2をp型Siとし、バックゲート11をn型Siとすることによって、それぞれ別の電圧が加えられるようにすることが望ましい。また、バックゲート11は、しきい値を制御するFETの直下に形成し、不純物濃度を測定するダミー領域4aの下には形成しない。これは、バックゲート11に印加する電圧によってダミー領域4aの空乏層厚さが変化するのを防ぐためである。
【0079】
以下に、チャネル領域4の不純物濃度と膜厚を測定する方法について説明する。図9において、回路9、9aは制御回路で、回路9aでは固溶限界で形成された高濃度半導体領域13の抵抗を測定して、SOI膜厚を求め、回路9へ出力する。回路9ではダミー領域4aの両端の抵抗18−4a−18を測定し、回路9aより入力されたSOI膜厚データを用いてチャネル領域4の不純物濃度を求める。このようにして求めた不純物濃度より、所望のしきい値を得るために必要なバックゲート電圧の値を求め、電源10へ出力する。
【0080】
図9の構成例では、トランジスタFET1のチャネル部分と同じ不純物添加を行ったダミー領域4aに接するように半導体層と同じ導電性をもつ例えばp+型の電極領域18を形成している。そして制御回路9では、電極領域18と18との間の抵抗を測定する。ここで、抵抗率ρは、抵抗をR、電極領域18の間隔をL、幅をW、そしてSOI膜厚をtSiとすると、ρ=WtSiR/Lと表される。このようにして、抵抗率ρが得られれば、チャネル領域4の不純物濃度NAは、例えば、アービン曲線より求めることができる。
【0081】
一方、SOI膜厚tSiについては、高濃度半導体領域13から求めることができる。すなわち、図9に示したように、シリコン中にホウ素(B)などが固溶限界の濃度までドープされたp+型の高濃度半導体領域13において、この半導体領域13の抵抗を求める。この高濃度半導体領域13の抵抗から、抵抗率ρを求めることができ、さらに、不純物濃度は固溶度で定まる値となっているので、tSiとNAとを分解することができる。よって、高濃度半導体領域13における抵抗を測定することで半導体層の膜厚を求めることができる。
【0082】
以上の手法により得られたSOI膜厚tSiを前述の式に代入することでチャネル領域4における不純物濃度NAを求めることができる。本構成例では、MISFET1を形成するのと同じプロセスでNA測定領域を形成できる。
【0083】
ここで、回路9、回路10の具体例としては、例えば、half−Vdd回路や基板バイアス回路などを挙げることができる。図10は、half−Vdd回路を用いた実施例を表す概略回路図である。VB2は例えば、0Vとなる電圧であり、VB1は例えばVDDとなる電圧であり、VB1>VB2となっている。図10の18−4−18の抵抗器は図9のダミー領域4aにおいて形成された抵抗測定装置18−4−18であり、R1はダミー領域4aが設定した不純物濃度で形成されたときの抵抗値と同じ抵抗値を有する抵抗器である。またトランジスタQ3、Q4はQ1、Q2よりも幅広く形成され、電流バッファとなっている。さらにR1および18−4−18のコンダクタンスはQ1またはQ2のトランスコンダクタンスよりも十分小さいとする。不純物濃度が変動したとき、18−4−18の抵抗が変化するため、抵抗分割によって、それにより出力される電圧も変化し、18−4−18抵抗が大きくなると出力は小さく、また18−4−18抵抗が小さくなるとノードVoの電圧は大きくなる。この出力ノードVoは電圧と等しくなるように、バックゲート11に接続されるノードの電圧V1が定まる。よって抵抗測定装置の抵抗の変化によりバックゲート電圧を変化することができる。ここで、SOI膜厚tSiの変化の影響は、VB1を変化させることによって取り除くことができる。
【0084】
また、図11(a)(b)は、基板バイアス回路による実施例を表す概略回路図である。すなわち、リング・オシレータ中に18−4−18抵抗器を設け、ダミー領域4aの不純物濃度が変化すると、抵抗が変わるためにリング・オシレータの周波数が変化する。この周波数変化によって、チャージポンプ回路の励起回数が変化し、バックゲートへ供給される電流が変化し、バックゲート電圧を変化させることができる。
【0085】
次に、図9の半導体装置の製造工程について説明する。図12〜図14は、図9の半導体装置の要部製造工程を表す工程断面図である。まず、図12に示したように、バックゲート11を形成する。具体的には、SOIウェーハ上にレジストマスク15を形成し、チャネル領域4と絶縁膜3を介してシリコンなどの支持基板2にホウ素などの不純物をイオン注入する。このようにして、例えば1×1017cm−3から1×1020cm−3の不純物濃度からなるp型のバックゲート11を形成することができる。
【0086】
ここで、チャネル領域4、ダミー領域4aは、図1に関して前述したような方法により形成することができる。なお、ダミー領域4aチャネル領域4における不純物濃度を測定するための領域である。従って、製造工程においてはチャネル領域4と同時に同じ条件で作成することが望ましい。
【0087】
次に、図13に示したように素子分離領域12を形成し、リソグラフィによりゲート長Lからなるゲート電極を6、6aを形成する。さらに、ゲート電極の上に絶縁膜8、8aを形成する。
【0088】
次に、図14に示したように、電極領域を形成する。具体的には、MISFETを形成する領域をレジストマスク15でマスキングし、例えばホウ素をゲート電極6の両脇にドーズ量1013〜1016cm−2でイオン注入することにより、p型の電極領域18を形成する。
【0089】
この電極領域18を形成する工程は、p型MISFETのソース・ドレインを形成する時に同時に行うこともできる。つまり、ゲート電極の形成工程の後、例えばホウ素をイオン注入することによりゲート電極がマスクとなりp型の電極領域18とソース・ドレイン領域7とを同時に形成することができる。
【0090】
さらに、電極領域18を形成した領域とは異なる領域に、例えばホウ素を半導体層の固溶限までイオン注入した高濃度半導体領域13を形成する(図14)。この高濃度半導体領域13は、先の電極領域18やソース・ドレイン領域7を形成するイオン注入により同時に形成することができる。つまり、ゲートを形成しない領域を設け、p型MISFETのソース・ドレイン領域の形成ためのイオン注入を実施する時、例えばホウ素をシリコンの固溶限の不純物濃度まで注入することにより高濃度半導体領域13も形成することができる。
【0091】
次に、図9に示したようにバックゲート11へのコンタクト19を形成する。具体的には、素子分離領域12の上から、例えばイオンエッチングによりコンタクトホールを形成し、さらに例えばタングステン(W)などの電極材料を堆積することにより、メタルコンタクト19を形成することができる。このメタルコンタクト19を形成する工程は、図9に示した抵抗測定領域のメタルコンタクトや、ゲート・ソース・ドレイン電極への図示しないコンタクト形成と同時に行うこともできる。これらのコンタクトホール形成する際に、シリコン酸化膜とシリコンのエッチングの選択比の大きいガスを用いてイオンエッチングすることにより、コンタクトホールの深さの異なる領域も同時にエッチングすることができる。次に、SOI膜厚tSiを求めるための別の構成例について説明する。
【0092】
図15は、第3の具体例を表す概略断面図である。同図の構成においては、MISFETトランジスタ1とは別に、ダミー領域4bが形成され、そのダミー領域4bの上下にゲート電極6bとバックゲート11aとが設けられている。そして、これらの電極間のキャパシタンスの容量を測定する。ここでバックゲート11aは、バックゲートの表面半導体層に表面空乏化が生じないように充分、例えば1018cm−3以上に不純物添加することが望ましい。また、電極6bおよび電極11aは、ダミー領域4bが完全に空乏化し、その表面に反転層が生じないようにすることが望ましい。
【0093】
このような条件で測定したキャパシタンスCtotalは、ゲート絶縁膜5、ダミー領域4b、および絶縁膜3のキャパシタンスを直列したものと等しい。従って、ゲート絶縁膜5およびダミー領域4b(すなわちチャネル領域4)の誘電率をそれぞれεOX、εSi、ゲート絶縁膜5、ダミー領域4b、絶縁膜3の膜厚をそれぞれ、tOX、tSi、tboxとすると、キャパシタンスは
【0094】
【数12】
であらわされる。よって、ゲート絶縁膜5の膜厚tOXと絶縁膜3の膜厚tboxが求められ、ゲート絶縁膜5、および絶縁膜3のキャパシタンスが既知であればダミー領域4b(すなわちチャネル領域4)の膜厚tSi=εSi/Ctotal−εSi(tOX+tbox)/εOXを算出することができる。
【0095】
また、後に詳述する図18に表した半導体装置の図中の左側に形成したダミー素子を用いてtSiを求めることもできる。すなわち、図18において、n+層16とバックゲート11bとの間の容量Ctotalを測定する。ここで、10bの電圧源は、ゲート絶縁膜5bとSOI層4aとの界面とに反転層が形成されるだけ十分に電圧が印加されているとする。また、バックゲートに十分な電圧を印加することにより、ダミー領域4aのバックゲート側が空乏化するようにした条件では、測定容量Ctotalは、
【0096】
【数13】
で表される。よって、tboxが既知であればtSiを算出できる。この方法によれば、toxがばらついても正確にtSiを算出することができる。
【0097】
また、抵抗率を求める方法としては、電圧電流端子を分離した4端子法を用いても良い。この方法の場合には、電極のコンタクト抵抗による誤差を低減できるという利点がある。
【0098】
次に、図15に示した半導体装置の製造方法について説明する。図16、図17は、図15の半導体装置の要部製造工程を表す概略工程断面図である。MISFET、およびキャパシタンス容量を測定する領域の絶縁膜3を介して対抗する例えばシリコンからなる支持基板2の領域に、リソグラフィーと例えばホウ素をイオン注入することにより、例えば1×1018cm−3から1×1020cm−3の不純物濃度からなるp型バックゲート11、11aを形成する(図16)。ここで、チャネル領域4、ダミー領域4bは、図1に関して前述したような製造工程により形成することができる。
【0099】
次に、図17に示したように、素子分離領域12を形成し、さらにゲート絶縁膜5とゲート電極6を形成する。引き続き、図15に示したように電極領域18と、ソース・ドレイン領域7を形成する。これらの製造方法は、図9に関して前述したものと同様とすることができる。ここで、図15の具体例の場合は、ダミー領域4bの容量を測定するためにはゲート電極6b下の半導体層が十分空乏化すればよい。従って、電極領域18およびソース・ドレイン領域7を形成するイオン注入においても、ゲート電極6bがマスクの役割を果たすので、この領域をレジストなどでマスキングしなくとも良い。
【0100】
次に、第4の具体例について説明する。図18は、第4の具体例を表す概略断面図である。すなわち、同図に表した半導体装置においては、MISFET1とは別に設けられたMISキャパシタのダミー素子を用いてC−V測定法により不純物濃度を求めることができる。FET1と素子分離領域12を介して隣接するダミー領域4aの上に絶縁膜を5bが積層され、さらにMISキャパシタ電極として例えばp+型ポリシリコン(多結晶シリコン)6bが積層されている。
【0101】
また、このMISキャパシタの下部に作成したバックゲート11にMISFETトランジスタに使う電圧源とは別の電圧源VG2bを設ける。この電圧源VG2bはダミー領域4aの絶縁膜3に接する表面の電子状態が蓄積するだけの電圧が印加される固定電源でよい。
【0102】
このようなMISキャパシタを用いてC−V法により半導体の不純物濃度を求め、本発明を実現するのに必要なバックゲート電圧を決定することができる。キャパシタンス測定は、ダミー領域4aが完全に空乏化しない程度で固定のゲート電圧を印加し、そして、ゲート近傍に設けたn+型、p+型の半導体領域の電極を用いてキャパシタンス測定を行う。
【0103】
この時の容量は、不純物濃度をNAとすると(NA)1/2に比例するため、容量からNAを求めることができる。
【0104】
図19は、回路9c、10bの具体例を表す概略回路図である。同図に表した回路は、例えば、図11の回路と似ており、リング・オシレータにダミー素子のMISキャパシタによるキャパシタンスCが組み込まれている。ダミー領域4aの不純物濃度が変動するとキャパシタンスCが変化し、リング・オシレータの周波数が変化する。この周波数の変化によって、バックゲート電圧を変化することができる。
【0105】
次に、図18の半導体装置の製造方法について説明する。図20、図21は、図18の半導体装置の要部製造工程を表す概略工程断面図である。まず、図20に示したように、MISFETトランジスタを形成する領域に、例えば隣接する領域に、MISFETトランジスタとは別のバックゲート11bを形成する。次に、ゲート工程と同じ工程で、例えば、シリコン酸化膜からなるゲート絶縁膜5bおよび、n型ポリシリコンからなるゲート電極6bを作成し、これがMISキャパシタを形成する。これは、MISFET1のゲート形成工程と同時に形成しても良い(図20)。
【0106】
次に、MISキャパシタのゲート電極近傍にn+型とp+型の半導体領域を形成する。具体的には、n型MISFET、p型MISFETのソース・ドレイン領域7の形成のためのイオン注入に際して、MISキャパシタ領域にはそれぞれ片側ずつイオン注入すればよい(図21)。
【0107】
C−V法を用いた不純物濃度測定としては、pn接合により求める手法もある。図22は、pn接合により不純物濃度を測定するためのダミー素子を設けた半導体装置を例示する概略断面図である。すなわち、FET1と素子分離領域12を介して隣接するダミー領域4aの表面層に、n+型シリコン領域14を形成する。このようにして形成したpn接合を用いて、C−V法により不純物濃度を測定し、本発明を実現するのに必要なバックゲート電圧を決定することができる。ここで、ダミー領域4aに絶縁膜3を介して対向するバックゲート11cには、十分大きな負の電圧VG2aを印加して、絶縁膜3に接した表面の電子状態を蓄積状態にする。
【0108】
図23は、図22のダミー素子を含めた回路9d、10bの具体例を表す概略回路図である。図23の回路における容量Cは図22の電極6bで測定される容量である。図22に示したようなダミー領域のpn接合ダイオードのダイオードキャパシタンスは不純物濃度の変動によって変化する。このように容量Cが変化するとリング・オシレータの周波数が変化し、バックゲート電圧VG2にフィードバックすることができる。ここで、容量Cが小さい場合にはポンプ周波数が上昇してVG2が上昇する。もちろん、pn接合ではなく、例えばショットキー接合を用いていもよい。
【0109】
次に、第5の具体例について説明する。図24は、第5の具体例に係わる半導体装置の概略断面図である。本実施形態においては、同一基板上に、2つ以上の異なるしきい値を有する完全空乏化トランジスタを設け、それぞれのトランジスタのしきい値が、膜厚バラツキに対してしきい値感度が最小で、かつ設定したしきい値となるようにする。
【0110】
なお、図24に示した具体例では、説明の便宜上、チャネル領域4の膜厚や不純物濃度が異なる2つの完全空乏化トランジスタが並列している場合を示したが、絶縁体基板3上に形成されていればよく、必ずしも、同図に示した方向に隣接する必要はない。また、図24において、図1と同一部分には、同一符号を付して、その詳しい説明は省略する。
【0111】
本実施例は、同一基板上に少なくとも2つの異なるしきい値を有する完全空乏化トランジスタ1A、1Bを備えている。具体的に説明すると、例えばシリコンからなる支持基板2上のシリコン酸化膜などの絶縁膜3の上に、20nm〜0.1μm程度の膜厚のSOI層、例えば、膜厚が80nmのチャネル領域4Aと、60nmのチャネル領域4Bとが形成されている。それぞれの不純物濃度は、1×1016cm−3〜1×1019cm−3程度の範囲にあり、例えば、それぞれ1×1017cm−3と、1.6×1017cm−3という異なる不純物濃度NAA、NABを有する。MISFET1A、1Bを形成するSOI層と絶縁膜3を介して対向する支持基板2には、それぞれのMISFETに異なる電位を与えられるバックゲート11A、11Bが形成されている。また、チャネル領域4A、4Bのそれぞれの不純物濃度に応じたバックゲート電圧を設定する制御回路9A、9Bが設けられ、電極11A、11Bに印加する可変電源10A、10Bが設けられている。
【0112】
ここで、図2に関して前述したモデルを用いて説明すると、図6に例示したように、SOI膜厚のバラツキに対するしきい値感度がほぼ最小で、かつしきい値が設定した値になるチャネル領域4の最適領域すなわち設計値は、しきい値により一義的に決まる。つまり、設定するしきい値が異なると、しきい値のSOI膜厚バラツキ感度を最小とするための半導体層の最適膜厚は異なる。
【0113】
図6に示した計算結果を用いると、同一基板上にしきい値が0.1Vと0.2Vの2つのしきい値変動が極小となる完全空乏化トランジスタを形成する時、チャネル領域4は例えば、それぞれ膜厚80nm、60nm、不純物濃度1.0×1017cm−3、1.6×1017cm−3で形成する必要があり、膜厚および不純物濃度を2つトランジスタで同じ値にすることはできない。すなわち、それぞれのトランジスタのSOI膜厚や不純物濃度を別々の値に設定することによって、SOI膜厚のばらつきなどに対してしきい値が変動しにくいトランジスタを実現することができる。従来のようにSOI膜厚が同一では、それぞれのトランジスタのしきい値感度を低減することは困難である。
【0114】
FET1Aの設定しきい値がFET1Bの設定しきい値よりも小さい場合には、それぞれのしきい値感度を極小にするために、同一基板上において、FET1AのSOI膜厚(tsiA)が厚く不純物濃度(NAA)が低くチャネル領域4Aと、SOI膜厚(tsiB)が薄く不純物濃度(NAB)が大きいチャネル領域4Bとを形成することが望ましい。
【0115】
また、このようにチャネル領域の厚さや不純物濃度が異なる複数の領域に対応して、それぞれの領域に独立に電位を設定することができるバックゲート電極および図示しないダミー素子を設けることが望ましい。すなわち、これらのダミー素子を用いてそれぞれのチャネル領域の不純物濃度や層厚を測定し、その測定結果をフィードバックして、それぞれのFETに所定のバックゲート電圧を印加することにより、それぞれのFETのしきい値を所望の値に調節することができる。このためのダミー素子は、例えば、図9、図15、図18、或いは図22などに例示したものを用いることができる。さらに、測定のための回路やバックゲート電圧の印加回路も、本願明細書において例示した種々のものを用いることができる。
【0116】
さらに、n型MISFETとp型MISFETを同一基板上に形成する場合にも、本実施例を用いることができる。つまり、図24に示したFET1Aとして、例えば、n型MISFETを用い、FET1Bとして、例えばp型MISFETを用いればよい。通常、ゲート電極と基板との仕事関数の差やゲート絶縁膜界面の電荷は、n型MISFETとp型MISFETで異なるため、そのフラットバンド電圧の絶対値|VFB|も異なる。このため、たとえ同じしきい値を設定しても、n型MISFETとp型MISFETのそれぞれに対し、SOI膜厚変動に対するしきい値感度を最小にするためのSOI膜厚も異なる。すなわち、図24に例示したように、それぞれのトランジスタFET1AおよびFET1Bで最適なSOI膜厚を用いることで、しきい値感度を小さく保つことができる。
【0117】
次に、図24の半導体装置の製造方法について説明する。図25は、図24の半導体装置の要部製造工程を表す概略工程断面図である。本構造の形成に際しては、図25(a)に示したように、SOI基板に対して、リソグラフィとイオン注入によって、バックゲート11A、11Bを、それぞれのMISFETに対し別の電位を与えられるように形成する。絶縁膜3の上のSOI層をポリッシングやドライエッチング、あるいはウエットエッチングにより薄膜化し、例えば80nmの膜厚で、またホウ素(B)などをイオン注入することにより、例えば1×1017cm−3の不純物濃度のSOI層4を形成する。次に、レジストマスク15を形成して、エッチングすることにより、例えば、60nmの膜厚からなるチャネル領域4Bを形成する。引き続き、チャネル領域4Bに、例えばホウ素(B)をイオン注入して、この領域の不純物濃度NABを例えば、1.6×1017cm−3とする。
【0118】
そして、図示しないゲート工程以降の工程を行うことにより、同一の基板上に完全空乏化トランジスタFET1A、FET1Bを形成することができる。また、それぞれのチャネル領域に対応して、図示しないダミー素子を適宜形成する。さらに、MISFETを形成するSOI層の不純物濃度に応じてバックゲート電圧を制御する回路9A、9Bを設け、各々バックゲート11A、11Bに印加する可変電源10A、10Bなどを設置して半導体装置が完成する。
【0119】
次に、第6の具体例について説明する。
【0120】
図26は、第6の具体例に係わる半導体装置の概略断面図である。本具体例においては、薄いSOI層にFET1を形成し、厚いSOI層に不純物濃度を測定するためのダミー素子を形成することを特徴とする。
【0121】
このダミー素子はpn接合を有し、C−V法を用いて不純物濃度を測定できるものであり、その構造及び測定の方法の詳細は、図22に関して前述したものと同様とすることができる。膜厚の薄いSOI層にpn接合を形成する際には、その接合位置の制御は容易でなく、イオン注入するりん(P)や砒素(As)の突き抜けなどによってp型層が失われるおそれがあり、また、p型層の空乏層がバックゲート領域まで延びNAを測定できなくなるおそれがある。これに対して、本具体例によれば、SOI層の膜厚を厚くした領域でpn接合を形成することができるので、その形成がはるかに容易となり、p型層の領域が確保できるなどの利点がある。
【0122】
その製造工程について概説すると以下の如くである。まず、例えば膜厚が80nmで不純物濃度が1×1017cm−3のp型シリコン層からなるSOI層を形成する。次に、パターニングとエッチングにより、トランジスタを形成する部分のSOI層の膜厚を例えば60nmとする。次に、これらのSOI層の不純物濃度が例えば、1.6×1017cm−3となるようにホウ素(B)などをイオン注入する。さらに、MISFETを形成する領域に、ゲート工程以降の工程を行う。
【0123】
次に、図27に示したように、ダミー素子を形成する領域に例えばリン(P)をイオン注入することによりpn接合を形成する。このイオン注入工程は、n型MISFETのソース・ドレイン領域7の形成工程と兼ねることも可能である。ここで、図24や図26に例示したように膜厚が異なるSOI領域を方法としは、LOCOS(Local Oxidation of Silicon)犠牲酸化によることもできる。図28は、LOCOS犠牲酸化によるリセス(Recess)構造を用いることにより膜厚の薄いSOI領域を形成する技術を説明する工程断面図である。この方法においては、まず、SOI層4aの上にシリコン酸化膜14を形成し、その全面に例えば、シリコン窒化膜からなる膜20を堆積する。そして、図28(a)に示したように、薄膜化したいチャネル領域においてシリコン窒化膜20を開口する。そして、開口した領域のSOI層にイオン注入し、熱処理を施すことにより所定の不純物濃度とする。
【0124】
次に、図28(b)に示したように、開口した領域のSOI層の膜厚が所定の厚さに低下するまで、表面層を熱酸化する。そして、シリコン窒化膜20、シリコン酸化膜14を剥離することにより、膜厚が薄く、所定の不純物濃度を有するSOI領域を形成することができる。この後は、図示しないゲート形成工程以降の工程を実施することにより、半導体装置を完成することができる。
【0125】
ここでは、SOI層のチャネル部の薄膜化についてLOCOS犠牲酸化によるリセス構造について説明した。しかし、この他にも、図29に示すように、チャネル領域のSOI層をリソグラフィとエッチングにより薄膜化するコーンケーブ(concave)構造により形成してもよい。
【0126】
次に、第7の具体例であり本発明の具体例について説明する。前述した各具体例では、所望のしきい値を有し且つプロセスのばらつきによるしきい値の変動を低減するために、完全空乏化トランジスタを形成する基板と同一基板上に、不純物濃度を測定する測定用ダミー素子と、測定用ダミー素子により測定した不純物濃度に応じてバックゲート電圧を設定する制御回路を設ける技術について説明した。これに対して、本具体例では、あらかじめ測定用ダミー素子で不純物濃度を測定し、その値を記憶させた記憶素子を設けた半導体装置を実現する。
【0127】
図30は、本具体例に係わる半導体装置の要部断面図である。また、図31は、本具体例における各構成要素の関連を説明する機能ブロック図である。同図においては、前述した各具体例と同一部分には同一記号を付して、その詳細な説明は省略する。本具体例においても、所望のしきい値に対し、しきい値感度が低減されるように設定されたSOI膜厚と、不純物濃度(例えば、図6)を有するチャネル領域4とバックゲート11からなる完全空乏化トランジスタFET1が設けられている。さらに、本具体例においては、バックゲート11に印加するバックゲート電圧を設定するための、不純物濃度の情報を記憶する記憶素子を有する。この記憶素子は、例えば、ポリシリコンやアモルファスシリコンやアルミニウム(Al)や銅(Cu)、あるいは白金シリサイド(PtSi)やチタンシリサイド(TiSi)などからなる配線層で形成されたヒューズF1、F2、F3を有することを特徴とする。
【0128】
図32〜34は、図30の半導体装置の製造工程を説明するための断面図である。すなわち、本具体例においても、図32に示したように、製造工程の途中では測定用ダミー素子を設ける。このダミー素子は、図9に示したように、SOI層の抵抗率ρから不純物濃度を測定するものである。
【0129】
次に、図33に示したように、測定用ダミー素子を用いて、チャネル領域4の不純物濃度を測定する。そして、この測定値に基づいて、所望のしきい値に要するバックゲート電圧を決定し、記憶素子に記憶する。すなわち、ヒューズを切断して、必要なバックゲート電圧を作成する。ここで、測定用ダミー素子はFET1のそれぞれについて形成されている必要は必ずしもない。例えば、共通するしきい値を有する複数のFETについて1つの測定用ダミー素子を形成することにより、素子面積を減らすことができる。さらに具体的には、複数のFETが形成された集積回路を有する半導体装置について1つの測定用ダミー素子を設けても良く、または、このような半導体装置が複数個形成されるウェーハについて1つの測定用ダミー素子を設けても良い。さらに、これらのウェーハが複数枚バッチ処理される場合に、ウェーハ間のばらつきが小さければ、いずれかのウェーハのみに測定用ダミー素子を設けても良い。
【0130】
一旦、チャネル領域4の不純物濃度が測定され、図6に示したような関係に基づいて必要なバックゲート電圧が決定されると、測定用ダミー素子は不要となる。そこで、図34に示すように、チップ化するための例えば、ダイシング工程において、FET1と測定用ダミー素子とを分離することができる。
【0131】
本具体例によれば、不純物濃度を測定するための回路を最終的に得られるチップ上に形成する必要がなく、はるかに小さなサイズの記憶素子に記憶させればよい。よって、高集積化およびチップ面積の縮小を図ることができる。また、不純物濃度測定回路が不要となるために、より低消費電力化を図ることもできる。
【0132】
ここで、チャネル領域の不純物濃度の測定は、図32に示した測定用ダミー素子に限らず、前述した各具体例にて説明したいずれの手法も同様に用いることができる。
【0133】
また、本具体例は、図24に例示したような複数の異なるFETが形成されてなる半導体装置についても適用することができる。すなわち、チャネル領域の層厚や不純物濃度などが異なる複数の種類のMISFETが形成されている場合に、それぞれの種類のFET毎に記憶素子を設けることにより、ダミー素子の測定結果をフィードバックして最適なバックゲート電圧を印加することができる。
【0134】
次に、本具体例で使用するバイアス回路の具体的な構成を例示する。
【0135】
図35〜図40は、本具体例で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【0136】
図35は、チャネル領域4の不純物濃度のばらつく範囲をあらかじめ予測し、それぞれの予測値に対応した最適なバックゲート電圧を、例えばVG1、VG2、VG3、と設けておいて、必要に応じて記憶素子のヒューズを切断する例である。
【0137】
図6のSOI膜厚と不純物濃度との関係のグラフを用いて具体的に説明する。まず、所望のしきい値を0.2Vとし、不純物濃度が例えば、1.2×1017cm−3〜1.8×1017cm−3までの範囲内でばらつくとする。この時、バックゲート電圧の供給電源として例えば、VG1、VG2、VG3として−1、0、1Vを設けておく。次に、ダミー素子を用いてチャネル領域4の不純物濃度の測定を行い、その測定値が1.2×1017cm−3〜1.4×1017cm−3の時は、記憶素子のF1を非切断とし、F2とF3を切断することによりバックゲート電圧としてVG1=−1Vを印加する。また、測定値が1.4×1017cm−3〜1.6×1017cm−3の時は、F2を非切断とし、F1とF3を切断することによりバックゲート電圧としてVG2=0Vを印加する。さらに、測定値が1.6×1017cm−3〜1.8×1017cm−3の時は、F3を非切断とし、F1とF2を切断することによりバックゲート電圧としてVG3=1Vを印加するようにヒューズを各々切断する。このようにすれば、測定値に基づいて、所望の範囲内のバックゲート電圧を印加することが可能となり、所望のしきい値に近いしきい値を得ることができる。
【0138】
図36は、図35の電源VG1〜VG3を、昇降圧回路に置き換えた例である。このようにすれば、従来から用いられている電源電圧を基にして適宜、所定のバックゲート電圧に昇圧または降圧することができる点で便利である。
【0139】
図37は、例えば、電源電圧であるVcc=3VからVss=0Vまでの、Vcc〜Vssの電圧範囲内で適宜分圧して、バックゲート電圧として用いる例である。例えば抵抗Rからなる抵抗器を直列に接続し、それぞれの端子にて電圧が抽出できるようにヒューズを配線する。そして、バックゲート電圧印加の際には、例えばヒューズF2を非切断、F1、F3を切断することで2/3Vcc、またF3を非切断、F1、F2を切断することで1/3Vcc、そして例えば全てのヒューズを非切断することでVccの電圧をバックゲートに印加することができる。図37では抵抗器を3つ設けたが、複数個であればよく、より多くの抵抗器を設ければ、より細かく分圧されることになり、所望のしきい値に近い値を得ることができる。また電圧の範囲は、Vcc〜Vssの範囲に限らず、昇降圧回路を用いることで範囲を変えることも可能である。
【0140】
図38は、図37の変形例であり、2つの抵抗器と1つのヒューズとからなるセルをn個用いることで、例えばVcc〜Vssまでの電圧の範囲を分割することができる回路例である。
【0141】
また、図37のように、抵抗器の出力を直接基板バイアスノードに加える他に、図39に示したように、制御入力によって出力電圧が変化する可変電源に抵抗器出力を接続してもよい。このようにすることにより、抵抗器に流す電流を小さくしても大きな基板バイアス出力電流が得られるという利点がある。
【0142】
さらに図40のように、複数のチャージポンプ回路を縦続接続し、基板バイアス電圧を記憶素子のヒューズF1〜F3の状態によって切り替えるようにしても良い。ここでトランジスタのしきい値をVtとすると、F1、F2、F3が非切断の時、基板バイアス電源出力の開放電圧は−3Vcc+4Vt、F1、F2非切断、F3切断の時、−2Vcc+4Vt、F1非切断、F2、F3切断の時−Vcc+4Vtの出力を得ることができる。
【0143】
本具体例において用いる記憶素子としては、上述したようなヒューズを切断する方法の他にも、例えば、浮遊ゲート電極に電荷を蓄積する方法や、強誘電体を分極させて記憶させる方法、さらには、金属またはシリサイドにはさまれた薄い半導体または絶縁体の絶縁破壊によって記憶させる方法、いわゆるアンチヒューズを用いてもよい。
【0144】
以上、具体例を例示しつつ本発明の実施の形態について説明した。しかし、本発明は、上述した各具体例に限定されるものではない。
【0145】
例えば、絶縁膜の形成法としては、熱酸化による酸化膜形成法や、30keV程度の低加速エネルギーで酸素を注入した酸化膜を形成する方法としてもよいし、シリコン酸化膜を堆積する方法や、シリコン窒化膜を堆積する方法、またはこれらを組み合わせた方法でもよい。また、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また、これらの絶縁膜に、シリコン窒化膜その他タンタル酸化膜、チタン酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛などの強誘電体膜、常誘電体膜の単層膜またはそれらの複合膜を用いることもできる。
【0146】
また、上述した具体例においては特に言及していないが、素子分離としては、トレンチ分離の素子分離や、LOCOS素子分離膜や、リセス型(Recessed)LOCOSや改良LOCOS法やフィールドシールド分離を用いても良いし、これらを組み合わせてもよい。
【0147】
さらに、上述した各具体例では、SOI層としてp型Siを用いたが、代わりにn型SiやGaAs、InPを用いても良い。また、n型MISFETではなくp型MISFETに適用してもよく、その場合、上述の実施例のn型をp型、p型をn型と読み替え、さらに、ドーピング不純物種のAs、P、SbなどをIn、Bなどのいずれかと読み替え、イオン注入の場合にもAs、P、SbをIn、B、BF2のいずれかと読み替えればよい。
【0148】
さらに、ゲート電極は、多結晶シリコン以外の単結晶シリコン、ポーラス(多孔質)シリコン、アモルファスシリコン、SiGe混晶、SiC混晶、GaAs、W、Ta、Ti、Hf、Co、Pt、Pdの金属あるいはシリサイドを用いることもできる。さらに、これらの積層構造としても良い。
【0149】
その他、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。
【0150】
【発明の効果】
本発明は、以上説明した形態で実施され、以下に説明する効果を奏する。
【0151】
まず、本発明によれば、完全空乏化トランジスタで問題となるSOI膜厚や不純物濃度のバラツキに対するしきい値感度をほぼ最小に保ったままで、かつしきい値を所望の値にすることが可能である。
【0152】
また、本発明によれば、例えば集積回路を形成した場合に、不純物濃度のばらつきを補正し、従来例よりもSOI膜厚ばらつきに対するしきい値感度が小さいので、より、特性が均一な素子を集積できる。
【0153】
一方、MOS論理回路では、トランジスタのしきい値が高くなると、電流駆動能力が落ち遅延時間が長くなる一方、しきい値が低くなると、off時のサブスレッショルドリーク電流が大きくなる。よって、本発明によれば、より遅延時間や消費電力のばらつきを小さく保つことができる。
【0154】
また、遅延時間はしきい値Vthに対し、電源電圧をVDDとして(VDD−Vth)−α(αは1以上の正の数)に比例する。よって、遅延時間をVthのばらつき分だけ低下させることができ、より遅延時間が同じでも低電圧動作させることができる。よって、低電圧動作させることによって、より例えばゲート絶縁膜の電源電圧に対する信頼性を向上させ、ゲート充放電の消費電力を小さくすることができる。
【0155】
また、本発明によれば、LOCOS犠牲酸化によるリセスゲート構造を形成した場合においても、所望のしきい値でSOI膜厚のばらつきに対してしきい値感度が最小となるようなSOI膜厚を設定することにより、このSOI膜厚付近でのしきい値の変動が最小化されるため、所望のしきい値を得ることができる。
【0156】
また、ペアトランジスタ間のしきい値のばらつきをより抑えられるので、例えばカレントミラー回路や交差結合型センスアンプをより精度よく対称に実現することができ、より電流源の精度やセンスアンプの感度を増大することができる。さらに、本発明によれば、2つ以上のしきい値を持つMISFETを集積した半導体回路に対し、SOI膜厚ばらつきに対するしきい値感度をそれぞれの素子に対して極小とすることができる。これはCMOS回路においても、n型MISFET、p型MISFETの所望のしきい値に応じたSOI膜厚で形成された完全空乏化MISFETでは、それぞれのMISFETにおいて、SOI膜厚バラツキに起因するしきい値感度は最小になる。これは従来の単一なSOI膜厚を有するFD−SOIMISFETでは困難である。よって、複数のしきい値を有するトランジスタやCMOS回路を用いた論理回路において、SOI膜厚がばらついても、各々所望のしきい値で、しきい値感度をほぼ最小に保つことができる。また、本発明によれば、不純物濃度に応じたバックゲート電圧制御回路はhalf−Vdd回路や、基板バイアス回路を応用することにより、同一基板上に形成することも可能である。
【0157】
また、本発明においてMISFETを形成する半導体層の不純物濃度を抵抗を測定することから求める手法は、キャパシタンスの容量を測定する手法により低電圧で行うことができ、そしてゲート酸化膜耐圧による印加電圧の限界に問題はないという利点を有する。一方、キャパシタンスの容量測定より不純物濃度を求める手法では、抵抗測定による手法より感度が高く、消費電力を小さくすることが可能であるという利点を有する。
【0158】
さらに、本発明のダミー素子の製造に際しては、MISFETに用いるゲートをそのまま用いることもできるため、従来の半導体装置の工程数で同一基板上に不純物濃度測定のためのダミー素子を形成することができる。
【0159】
また、本発明によれば、薄いSOI膜厚からなる半導体層の不純物濃度測定のためのダミー素子を、厚いSOI膜厚からなる半導体層領域に形成することにより、ダミー素子のpn接合形成のための膜厚マージンを確保することができる。そして、例えば、p型半導体層にイオン注入によりn型層を形成しpn接合領域を形成するとき、n型MISFETにおけるソース・ドレイン電極領域形成のイオン注入と同時に行うことで、リソグラフィー工程を現状のままで、pn接合領域を形成することが可能である。
【0160】
以上説明したように、本発明によれば、完全空乏化トランジスタを有する半導体装置において、SOI膜厚や不純物濃度のばらつきに対するしきい値感度をほぼ最小に保ったままで、しきい値を所望する値にすることができ、産業上のメリットは多大である。
【図面の簡単な説明】
【図1】第1の具体例に係わる半導体装置を表す要部断面図である。
【図2】本発明者の計算により得られた完全空乏化FETのSOI層としきい値との関係を表すグラフ図である。
【図3】式(2)〜(5)により、チャネル領域4の不純物濃度NA=1×1017cm−3、SOI膜厚tsi=60nm、ΦMs1=−1V、QOX1=QOX2=0の場合について計算したバックゲート電圧に対するしきい値の関係を表したグラフである。
【図4】チャネル領域4の不純物濃度を1×1017cm−3としたときの、式(2)〜(5)の古典論モデルを用いて計算したしきい値のチャネル領域4のSOI膜厚の依存性を示したグラフである。
【図5】表面量子化補正を説明するためのバンド図である。
【図6】図2と同一のFETのモデルにおいて、図2でしきい値が極小となるチャネル領域4のSOI膜厚tSiと印加するバックゲート電圧VG2とを、チャネル領域4の不純物濃度NA
に対して示したグラフである。
【図7】LOCOS犠牲酸化などの方法により形成されたリセス(Recess)ゲート構造を有するMISFETを表す断面図である。
【図8】LOCOS犠牲酸化法によるリセス型ゲート構造の製造工程を表す概略工程断面図である。
【図9】第2の具体例を表す概略断面図である。
【図10】half−Vdd回路を用いた実施例を表す概略回路図である。
【図11】基板バイアス回路による実施例を表す概略回路図である。
【図12】図9の半導体装置の要部製造工程を表す工程断面図である。
【図13】図9の半導体装置の要部製造工程を表す工程断面図である。
【図14】図9の半導体装置の要部製造工程を表す工程断面図である。
【図15】第3の具体例を表す概略断面図である。
【図16】図15の半導体装置の要部製造工程を表す概略工程断面図である。
【図17】図15の半導体装置の要部製造工程を表す概略工程断面図である。
【図18】第4の具体例を表す概略断面図である。
【図19】回路9c、10bの具体例を表す概略回路図である。
【図20】図18の半導体装置の要部製造工程を表す概略工程断面図である。
【図21】図18の半導体装置の要部製造工程を表す概略工程断面図である。
【図22】pn接合により不純物濃度を測定するためのダミー素子を設けた半導体装置を例示する概略断面図である。
【図23】図22のダミー素子を含めた回路9d、10bの具体例を表す概略回路図である。
【図24】第5の具体例に係わる半導体装置の概略断面図である。
【図25】図24の半導体装置の要部製造工程を表す概略工程断面図である。
【図26】第6の具体例に係わる半導体装置の概略断面図である。
【図27】リン(P)をイオン注入する工程を表す概略断面図である。
【図28】LOCOS犠牲酸化によるリセス(Recess)構造を用いることにより膜厚の薄いSOI領域を形成する技術を説明する工程断面図である。
【図29】コーンケーブ(concave)構造を表す概略断面図である。
【図30】第7具体例に係わる半導体装置の要部断面図である。
【図31】第7具体例における各構成要素の関連を説明する機能ブロック図である。
【図32】図30の半導体装置の製造工程を説明するための断面図である。
【図33】図30の半導体装置の製造工程を説明するための断面図である。
【図34】図30の半導体装置の製造工程を説明するための断面図である。
【図35】第7具体例で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【図36】第7具体例で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【図37】第7具体例で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【図38】第7具体例で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【図39】第7具体例で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【図40】第7具体例で用いることができる記憶素子を含んだバイアス回路の構成例を表す。
【符号の説明】
1 完全空乏化トランジスタ
2 導電性支持基板
3 絶縁膜
4 チャネル領域
5 ゲート絶縁膜
6 ゲート電極
7 ソース・ドレイン電極
8,14 絶縁膜
9 制御回路
10 可変電源(電圧制御電圧源)
11 バックゲート
12 素子分離領域
13 半導体層領域
15 レジスト
18 電極
19 メタルプラグ
F1〜F3 ヒューズ
Claims (5)
- バックゲートを有する支持基板と、
前記支持基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられた第1の半導体層と、
前記支持基板の前記バックゲートに対向する前記第1の半導体層の一部をチャネル領域としこのチャネル領域が完全空乏化される第1のMISFETと、
前記第1の半導体層の不純物濃度、厚さに関する情報を記憶する記憶素子と、
前記記憶素子に記憶された前記情報に基づいて前記バックゲートに電圧を印加する電圧印加手段と、を備えたことを特徴とする半導体装置。 - 前記記憶素子は、前記バックゲートに印加する電圧を選択する複数のヒューズを有し、前記複数のヒューズは、前記第1の半導体層の不純物濃度、厚さに関する情報により切断または非切断状態にされることを特徴とする、請求項1記載の半導体装置。
- 第1及び第2のバックゲートが形成されてなる支持基板と、
前記支持基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられ第1の膜厚を有する第1の半導体層と、
前記支持基板の前記第1のバックゲートに対向する前記第1の半導体層の一部をチャネル領域としこのチャネル領域が完全空乏化される第1のMISFETと、
前記絶縁膜上に設けられ、前記第1の膜厚とは異なる第2の膜厚を有する第2の半導体層と、
前記支持基板の前記第2のバックゲートに対向する前記第2の半導体層の一部をチャネル領域としこのチャネル領域が完全空乏化される第2のMISFETと、
前記第 1 の半導体層の不純物濃度、厚さに関する情報を記憶する第 1 の記憶素子と、
前記第 2 の半導体層の不純物濃度、厚さに関する情報を記憶する第 2 の記憶素子と、
前記第 1 の記憶素子に記憶された前記情報に基づいて前記第 1 のバックゲートに電圧を印加する第 1 の電圧印加手段と、
前記第 2 の記憶素子に記憶された前記情報に基づいて前記第 2 のバックゲートに電圧を印加する第 2 の電圧印加手段と、
を備えたことを特徴とする半導体装置。 - バックゲートを有する支持基板と、
前記支持基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられた第1の半導体層と、
前記支持基板の前記第1のバックゲートに対向する前記第1の半導体層の第1の部分をチャネル領域としこのチャネル領域が完全空乏化される第1のMISFETと、
前記バックゲートに印加する電圧を選択する複数のヒューズと、
前記バックゲートに電圧を印加する電源と、
を備え、
前記複数のヒューズは、前記第 1 の半導体層の不純物濃度、厚さに関する情報により切断または非切断状態にされることを特徴とする半導体装置。 - 前記電源は、前記複数のヒューズの切断または非切断状態により出力電圧が切り替わるチャージポンプ回路を備えたことを特徴とする請求項4記載の半導体装置。
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