KR100349100B1 - Ｓｏｉ 구조를 갖는 반도체장치 및 그의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 138
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000012535 impurity Substances 0.000 claims abstract description 149
- 238000009792 diffusion process Methods 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 claims description 20
- 238000002955 isolation Methods 0.000 claims description 16
- 150000002500 ions Chemical class 0.000 claims description 13
- 230000001133 acceleration Effects 0.000 claims description 10
- 239000002019 doping agent Substances 0.000 claims 1
- 108091006146 Channels Proteins 0.000 description 79
- 239000010408 film Substances 0.000 description 74
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 34
- 229910052710 silicon Inorganic materials 0.000 description 34
- 239000010703 silicon Substances 0.000 description 34
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- -1 phosphorus ions Chemical class 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 210000000746 body region Anatomy 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000009271 trench method Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Abstract
SOI 구조의 반도체장치는: 매립된 절연막 및 매립된 절연막상의 제 1 도전형 표면반도체층을 갖는 SOI 기판; 상기 표면반도체층에 형성된 제 2 도전형 소스 및 드레인영역; 상기 소스 및 드레인영역 사이의 제 1 도전형 채널영역상에 게이트절연막을 통해 형성된 게이트전극을 포함하며, 상기 소스 및 드레인영역이 상기 표면반도체층보다 얇고, 상기 표면반도체층의 상기 채널영역이, 상기 채널영역의 표면보다 제 1 도전형 불순물농도가 높고, 매립된 절연막에 인접하는 제 1 도전형 고농도 불순물확산영역을 갖는다.
Description
본 발명은 SOI 구조를 갖는 반도체장치 및 그의 제조방법에 관한 것이다. 더 구체적으로는, 고농도 불순물확산영역을 갖는 SOI 기판상에 형성되고 저전압에 의해 동작되는 집적회로에 적용될 수 있는 반도체장치, 및 그의 제조방법에 관한 것이다.
최근, CM0S 회로에 저전압동작이 실현되었고, 이러한 CMOS 회로의 저전압동작(Vdd<1.5V)의 실현에 대해 충분한 동작마진을 갖기 위해, CMOS 회로를 구성하는 MOSFET의 임계치전압(Vth)은 전원전압(Vdd)의 약 1/4 이하로 감소될 필요가 있다.
그러나, 임계치전압이 감소될 때, MOSFET의 오프 리크전류가 다음 식에 따라지수함수적으로 증가한다:
여기서, Idoff는 오프 상태(Vg=O)의 드레인전류, Io는 Vg=Vth일 때의 드레인전류, S는 서브스레쉬홀드의 경사(S 팩터), Cd는 공핍층 용량이고, Cox는 게이트용량이다.
이들 식으로부터, 트랜지스터의 동작전압과 LSI의 스탠바이전류 사이에 트레이드-오프 관계가 있는 것이 발견된다. 따라서, 낮은 임계치전압을 갖는 MOSFET는 큰 스탠바이전류를 야기하여, 저전압, 저소비전력, 및 배터리동작 LSI 등에 대해 실용적이지 않다.
저임계치전압과 오프 리크전류 사이의 트레이드-오프 관계의 문제를 해결하는 방법으로서, 동작상태 및 스탠바이상태의 MOSFET의 임계치전압을 제어하는 것이 효과적이다: 즉, 트랜지스터의 동작상태에서, MOSFET의 저전압동작을 실현하기 위해, 임계치전압이 낮은 값으로 설정되고, 오프 상태에서, 오프 리크전류를 감소시키기 위해, 임계치전압이 높은 값으로 설정된다.
이 점에서, MOSFET가 SOI 기판상에 형성되는 경우, 완전한 유전체분리, 래치-업-프리 등 몇 개의 장점이 있다. 특히, 완전공핍화된 SOI 구조의 MOSFET의 경우, 표면반도체층의 채널영역의 전부가 완전히 공핍화되도록 충분히 얇기 때문에, Cd는 0으로 되고, S 팩터는 실온에서 60mV/dec까지 감소될 수 있다. 이에 의해, 오프 전류를 감소시킬 수 있다. 그러나, 저임계치전압의 트레이드-오프 관계가 저전압으로 시프트될 뿐이다.
또한, 임계치전압을 제어하는 다른 방법으로서, 예컨대, SOI 구조를 갖는 기판상에 형성된 다이나믹 임계 MOS(이하, DTMOS로 칭함)가 IEEE(Trans. 전자장치, 볼륨 44, 넘버 3, 페이지 414-422, 1997년 3월)에 제안되어 있다. 상기 DTMOS는, 도 10에 도시된 바와 같이, 실리콘기판(30)상에 매립된 절연막(31) 및 표면반도체층(32)이 형성되고, 표면반도체층(32)상에 게이트전극(33), 소스/드레인영역(32a), 및 채널영역(32b)이 형성된 구조를 갖는다. 또한, 게이트전극(33)은 채널영역(32b)에 전기적으로 접속된다. 이러한 구조에 의해, 채널영역(32b)에 전압이 직접 인가되어, 채널의 임계치전압을 제어할 수 있다.
그러나, DTMOS에서, 각 트랜지스터는, 채널영역(32b)이 게이트전극(33)에 직접 접속될 필요가 있기 때문에, 채널영역(32b)과 게이트전극(33) 사이의 콘택트를 별도로 구비할 필요가 있다. 이에 의해, 레이아웃 면적의 증대를 초래하고, 제조공정을 복잡하게 하는 문제가 있다. 또한, 이로써 동작전압(Vdd)은, 리크전류를 방지하기 위해 소스와 기판 사이의 다이오드의 턴-온 전압(0.6V)보다 충분히 낮게 할 필요가 있고, DTMOS의 응용을 제한하는 문제를 초래한다.
또한, 다른 예로서, 도 11에 도시된 S0I 구조를 갖는 M0S형 반도체장치가, 일본국 특허공개공보 제 97-246562호에 제안되어 있다. 이 반도체장치는, 표면반도체층상에 게이트전극(43), 소스 및 드레인영역(41,42), 및 채널영역(40)이 형성되고, 소자분리막(45)을 통해 소스영역(41)에 인접하는 보디콘택트영역(9) 및 채널영역(40)과 보디콘택트영역(44)을 전기적으로 접속하는 경로(46)가 제공된 구조를 갖는다. 이러한 구조에 의해, 채널영역(40)에 전압이 직접 인가되어, 채널의 임계치전압을 제어할 수 있다.
그러나, 이러한 구조는, 트랜지스터를 둘러싸는 영역에 채널영역(40)과 보디콘택트영역(44)을 접속하는 경로(46)를 가짐으로써, 보다 큰 반도체장치의 설계면적을 필요로 하는 문제가 있다.
또한, 또 다른 예로서, 도 12에 도시된 반도체장치가, 일본국 특허공개공보 제 97-36246호에 제안되어 있다. 이 반도체장치에서, 실리콘기판(50)상에 매립된 절연막(51) 및 표면반도체층(52)이 형성되고, 표면반도체층(52)상에 MOS 트랜지스터가 형성되고, 이 MOS 트랜지스터의 채널영역(53)이 각각 바이어스회로(54)에 접속됨에 의해, 채널영역(53)에 전압이 직접 인가되어, 채널의 임계치전압을 제어할 수 있다.
그러나, 이 반도체장치는, 각 트랜지스터가 바이어스회로에 접속될 필요가 있기 때문에, 상기 설명된 다른 반도체장치의 경우와 같이 보다 큰 레이아웃 면적을 필요로 하는 문제가 있다.
본 발명의 일 양태에 의하면, SOI 구조의 반도체장치는: 매립된 절연막 및 매립된 절연막상의 제 1 도전형 표면반도체층을 갖는 SOI 기판; 상기 표면반도체층에 형성된 제 2 도전형 소스 및 드레인영역; 상기 소스 및 드레인영역 사이의 제 1도전형 채널영역상에 게이트절연막을 통해 형성된 게이트전극을 포함하며, 상기 소스 및 드레인영역이 상기 표면반도체층보다 얇고, 상기 표면반도체층의 상기 채널영역이, 상기 채널영역의 표면보다 제 1 도전형 불순물농도가 높고, 매립된 절연막에 인접하는 제 1 도전형 고농도 불순물확산영역을 갖는다.
본 발명의 다른 양태에 의하면, SOI 구조의 반도체장치의 제조방법은: ⅰ) 기판상에 매립된 절연막 및 제 1 도전형 표면반도체층을 형성하여, 상기 표면반도체층상에 게이트절연막 및 게이트전극을 형성하는 단계; ii) 제 2 도전형 소스 및 드레인영역을 형성하기 위해 상기 게이트전극을 마스크로 사용하여 제 2 도전형 불순물이온을 주입하는 단계; 및 iii) 제 2 도전형 소스 및 드레인영역하의 제 1 도전형 표면반도체층의 제 1 도전형 불순물농도를 감소시키기 위해 게이트전극을 마스크로 사용하여 제 2 도전형 불순물이온을 더 깊게 주입함에 의해, 제 2 도전형 소스 및 드레인영역 사이의 제 1 도전형 채널영역이고 매립된 절연막에 인접하고, 채널영역의 표면보다 제 1 도전형 불순물농도가 높은 제 1 도전형 고농도 불순물확산영역을 형성하는 단계를 포함한다.
도 1은 본 발명에 따른 S0I 구조의 반도체장치의 바람직한 실시예를 나타내는 주요부의 개략적인 단면도;
도 2는 도 1의 반도체장치의 채널영역의 깊이 방향의 불순물농도의 프로파일을 나타내는 설명도;
도 3은 본 발명에 따른 S0I 구조의 반도체장치가 CM0S를 구성하는 경우의 바람직한 실시예를 나타내는 주요부의 개략적인 단면도;
도 4는 본 발명에 따른 SOI 구조의 반도체장치의 특성을 설명하기 위한 Id-Vg 곡선의 설명도;
도 5(a), 도 5(b) 및 도 5(c)는 본 발명에 따른 SOI 구조의 반도체장치의 특성을 설명하기 위한, 각각 MOSFET의 평면도, 단면도, 및 회로도;
도 6은 본 발명에 따른 SOI 구조의 반도체장치의 특성을 설명하기 위한 웰저항과 웰콘택트 및 MOSFET 사이의 거리와의 관계를 나타내는 설명도;
도 7(a) 내지 7(c)는 본 발명에 따른 SOI 구조의 반도체장치의 제조공정을 설명하기 위한 주요부의 개략적인 단면도;
도 8은 본 발명에 따른 SOI 구조의 반도체장치의 다른 바람직한 실시예를 나타내는 주요부의 개략적인 단면도;
도 9는 도 8의 반도체장치의 제조공정을 설명하기 위한 주요부의 개략적인 단면도;
도 10은 종래의 SOI 구조의 반도체장치를 나타내는 주요부의 개략적인 단면도;
도 11은 종래의 다른 SOI 구조의 반도체장치를 나타내는 주요부의 개략적인 단면도; 및
도 12는 종래의 또 다른 SOI 구조의 반도체장치를 나타내는 주요부의 개략적인 단면도이다.
본 발명에 따른 SOI 구조의 반도체장치는, 매립된 절연막 및 매립된 절연막상의 제 1 도전형의 표면반도체층을 갖는 SOI 기판, 표면반도체층보다 얇은 제 2 도전형 소스 및 드레인영역, 소스와 드레인영역 사이에 배치되고 매립된 절연막에 인접하고, 채널영역의 표면보다 불순물농도가 높은 제 1 도전형 고농도 불순물확산영역을 갖는 제 1 도전형 채널영역, 및 제 1 도전형 채널영역상에 형성된 게이트전극을 갖는다.
본 발명에 따른 SOI 기판은, 통상, 지지기판, 지지기판상에 형성되는 매립된 절연막 및 매립된 절연막상에 형성되는 표면반도체층을 포함하고, 저소비전력 및 고속동작의 실현에 유효하다. SOI 기판의 예는 접합 SOI(BESOI)형 기판, SIMOX(Separation by Implantation of Oxygen)형 기판 등이 있다. 지지기판으로서: 예컨대, 실리콘, 게르마늄 등의 반도체기판; GaAs, InGaAs 등의 화합물반도체; 및 사파이어, 석영, 유리, 플라스틱 등의 절연기판 등 다양한 유형의 기판이 사용될 수 있다. 이에 대해서, 상기 지지기판상에 트랜지스터, 커패시터 등의 소자 또는 회로가 형성되는 기판이 지지기판으로서 사용될 수 있다.
매립된 절연막으로서는, 예컨대, SiO2막, SiN 막 등이 사용될 수 있다. 막의 두께는, 얻고자 하는 반도체장치의 특성, 얻어진 반도체장치가 사용될 때의 인가된 전압의 크기를 고려하여 조정될 수 있고, 예컨대, 약 50nm 내지 500nm 정도이다.
표면반도체층은, 트랜지스터를 형성하기 위한 활성층으로서 기능하는 반도체박막이고 실리콘, 게르마늄 등의 반도체, 또는 GaAs, InGaAs 등의 화합물반도체에 의한 박막으로 형성될 수 있다. 그 재료들중에서, 실리콘박막이 바람직하다. 표면반도체층의 두께는, 얻어지는 반도체장치의 특성을 고려하여, 예컨대, 후술하는 트랜지스터의 소스 및 드레인영역의 접합깊이, 표면반도체층 표면상의 채널영역의 깊이, 불순물농도, 매립된 절연막에 인접한 고농도 불순물확산영역의 깊이 등의 여러 가지 파라미터에 의해, 조정될 수 있고, 예컨대, 약 150nm 내지 200nm 정도이다.
상술한 바와 같이, 표면반도체층은, 주로 1) 표면반도체층보다 얇은 제 2 도전형 소스 및 드레인영역, 2) 소스영역 및 드레인영역 사이에 배치되는 표면채널, 및 표면채널 직하에 배치되고 매립된 절연막에 인접하고, 표면채널보다 불순물농도가 높은 제 1 도전형 고농도 불순물확산영역을 갖는 채널영역, 및 3) 제 1 도전형 고농도 불순물확산영역에 인접하고 제 2 도전형 소스 및 드레인영역 직하에 배치되고 표면채널의 불순물농도와 동일하거나 그보다 낮은 제 1 도전형 불순물농도를 갖는 저농도 불순물확산영역을 포함한다.
1) 제 2 도전형 소스 및 드레인영역은, 표면반도체층과 동일한 도전형 및 역도전형의 불순물을, 예컨대, 약 1×1O20atoms/cm3내지 1×1O21atoms/cm3농도로, 포함하여 형성될 수 있다. 이 점에서, 소스 및 드레인영역은, 채널측의 소스 및 드레인영역의 단부에 LDD 구조와 같은 구조를 갖고 소스 및 드레인영역보다 불순물농도가 낮은 영역, 또는 소스 및 드레인영역과 불순물농도가 동일하거나 그보다 높고 소스 및 드레인영역의 접합보다 약간 얕은 영역을 가질 수 있다. 또한, 소스 및 드레인영역의 깊이는, 제조되는 반도체장치의 특성에 따라 적절히 조정될 수 있고, 표면반도체층의 막두께(예컨대, 200nm)의 약 50%, 더 구체적으로는, 80nm 내지 150nm, 특히, 100nm 내지 150nm 정도로 할 수 있다.
2) 도 2에 도시된 바와 같이, 채널영역은, 채널영역의 깊이방향으로 표면채널과 고농도 불순물확산영역에 불순물농도가 급준하게 변화하는 도핑프로파일을 갖는다. 즉, 표면채널의 제 1 도전형 불순물농도를 Na 및 매립된 절연막에 인접하는 고농도 불순물확산영역의 제 1 도전형 불순물농도를 Nb로 설정하면, Nb>>Na의 관계를 충족하도록 불순물농도가 설정된다. 이들의 불순물농도는, 표면반도체층의 막두께, 표면채널의 두께, 고농도 불순물확산영역의 두께 등에 따라 조정될 수 있고, 예컨대, 표면채널의 제 2 도전형 불순물농도(Na)는 약 1×1015atoms/cm3내지 1×1018atoms/cm3, 및 매립된 절연막에 인접하는 고농도 불순물확산영역의 제 1 도전형 불순물농도(Nb)는 약 1×1018atoms/cm3내지 1×1020atoms/cm3로 설정된다. 또한, 표면채널의 두께 및 고농도 불순물확산영역의 두께는, 표면반도체층의 두께에 따라 조정될 수 있고, 예컨대, 약 30nm 내지 150nm 및 50nm 내지 150nm 정도로 각각 설정된다. 이에 대해, 표면채널의 두께 및 불순물농도는 다음 식을 충족하도록 설정된다:
Tb는 표면채널의 두께, ε은 표면반도체를 구성하는 반도체의 유전율, øF는 페르미 포텐셜, q는 단위 전하량이며, 상기 조건에 의해, 본 발명에 따른 반도체장치의 표면채널(4)이 완전히 공핍화된다.
또한, 고농도 불순물확산영역은, 다음 식을 충족하도록 설정되는 것이 바람직하다:
Xd는 고농도 불순물확산영역의 두께이고 Vbi는 빌트인 전압이다. 이에 대해, 고농도 불순물확산영역은 표면반도체층에 형성되는 웰로서 형성될 수 있다.
또한, 이 경우, 본 발명에 따른 SOI 구조의 반도체장치의 임계치전압(Vth)은 다음 식에 의해 표현된다:
Vfb는 플랫밴드 전압, Cb는 ε/Tb에 의해 표현되며, Cox는 게이트절연막의 용량이고, Vb는 보디(body)영역(도 1의 영역 5)에 인가된 전압이다. 상기 식에 의하면, 임계치전압(Vth)은 보디영역에 인가된 전압(Vb)과 함께 직선적으로 변화함으로써, 임계치전압(Vth)은 보디영역에 인가된 전압(Vb)에 의해 용이하게 제어될 수 있다.
3) 소스 및 드레인영역 직하에 배치되는 제 1 도전형 저농도 불순물확산영역의 제 1 도전형 불순물농도는, 소스 및 드레인영역의 접합용량을 감소시키도록, 예컨대, 표면채널과 동일한 정도이거나, 더 바람직하게는, 표면채널보다 낮도록, 더 구체적으로는, 약 1×1O15atom/cm3내지 1×1O17atoms/cm3정도로 설정되는 것이 바람직하고, 매립된 절연막에 인접하는 제 1 도전형 고농도 불순물확산영역의 두께는 50nm 내지 150nm 정도로 설정되는 것이 바람직하다. 또한, 저농도 불순물확산영역은, 층의 완전공핍화 상태, 즉, 소스 및 드레인영역의 접합표면으로부터 표면반도체층과 매립된 절연막 사이의 계면까지 소스 및 드레인영역 하부의 전체영역이 완전히 공핍화되는 상태를 의미한다.
저농도 불순물확산영역을 완전공핍화 상태로 제어함에 의해, 소스 및 드레인영역 하부로 확장하는 공핍층에 의한 용량이 매립된 절연막의 용량과 직렬로 접속되기 때문에, 소스/드레인 접합용량, 즉, 트랜지스터 부하용량이 감소될 수 있어, 반도체장치의 저소비전력화 및 고속화가 실현된다.
또한, 본 발명에 따른 SOI 구조의 반도체장치는, 표면반도체층상에 형성된 소스 및 드레인영역, 채널영역상에 형성된 게이트절연막 및 게이트전극을 포함하는 트랜지스터를 갖는다. 게이트절연막은 통상 게이트절연막으로서 기능하는 재료 및 막두께로 형성될 수 있다. 게이트전극은, 폴리실리콘; W, Ta, Ti, Mo 등의 고융점을 갖는 금속의 실리사이드; 실리사이드(예컨대, MoSi2, WSi2) 및 폴리실리콘으로 형성되는 폴리사이드; 및 그 밖의 금속에 의해, 약 150nm 내지 300nm의 막두께로 형성될 수 있다. 이에 대해, 게이트전극은, 후술하는 소스 및 드레인영역을 형성하기 위해 횡방향의 불순물의 확산을 고려하여, 절연막으로 형성되는 측벽 스페이서를 가질 수 있다.
이에 대해, 상기 고농도 불순물확산영역이 웰로서 형성되는 경우, 웰내에 복수의 트랜지스터가 형성되고, 각 트랜지스터가 로코스 산화막 또는 트렌치 소자분리막에 의해 분리되는 것이 바람직하다. 바람직하게, 로코스 산화막 또는 트렌치 소자분리막의 두께는 표면반도체층의 두께보다 얇다. 이것에 의해, 로코스 산화막 또는 트렌치 소자분리막 하부에 고농도 불순물확산영역이 확장되고, 고농도 불순물확산영역은 인접하는 반도체장치의 채널영역들을 전기적으로 접속시킬 수 있다. 이에 대해, 로코스 산화막 또는 트렌치 소자분리막 하부에 확장되는 고농도 불순물확산영역은, 반도체장치의 크기, 동작전압 등에 따라 적절히 조정될 수 있고, 그의두께 및 불순물농도는, 표면채널하의 고농도 불순물확산영역에 인가된 전압 및 반도체장치, 즉, MOSFET의 임계치전압을 제어하기 위해 중요하다. 예컨대, 약 150nm 내지 200nm의 두께를 갖는 표면반도체층의 경우, 소자분리막의 두께는 약 50nm 내지 150nm 정도일 수 있고, 고농도 불순물확산영역의 불순물농도는 표면채널하의 고농도 불순물확산영역과 동일할 수 있다. 또한, 서로 접속된 복수의 채널영역은 1개의 위치에서 전원에 접속시킬 수 있어, 채널영역의 임계치전압이 제어될 수 있고 전기적특성이 조정되거나 변화될 수 있다. 이에 대해, 채널영역의 임계치전압을 제어하는 방법으로서는, 예컨대, 트랜지스터가 액티브(온)일 때, 바이어스전압이 그에 인가되고, 트랜지스터가 스탠바이(오프)일 때, 플로팅상태로 되는 방법, 및 트랜지스터가 온일 때, 플로팅상태로 되고, 트랜지스터가 오프일 때, 바이어스전압이 그에 인가되는 방법이 있다. 이에 의해, 트랜지스터가 온일 때 임계치전압의 절대치를 감소시켜 구동능력을 증가시킬 수 있고, 트랜지스터가 오프일 때 리크전류 또는 소비전류를 감소시킬 수 있다.
본 발명에 따른 SOI 구조의 반도체장치가 형성될 때, 먼저, 단계 i)에서, 매립된 절연막 및 제 1 도전형 표면반도체층이 기판상에 형성된다. 기판상에 매립된 절연막을 형성하는 방법으로서 공지의 방법, 예컨대, 실란가스 및 산소가스를 이용하는 CVD 법이 사용될 수 있다.
제 1 도전형 표면반도체층은, 해당 분야에서 공지의 반도체층의 형성방법에 따라 소망의 막두께로 형성될 수 있다.
또한, 표면반도체층을 제 1 도전형 표면반도체층으로 하는 방법은, 특별한방법으로 한정되지 않지만, 다음 방법: 제 1 도전형 불순물을 도핑하면서 표면반도체층을 형성하는 방법; 또는 표면반도체층을 불순물로 도핑하기 위해 표면반도체층을 형성한 후, 제 1 도전형 불순물을 표면반도체층에 주입하는 방법에 의해 도핑하는 방법이 사용될 수 있다. 제 1 도전형 불순물이 P형 불순물인 경우, 보론, BF2, 알루미늄, 갈륨, 인듐 등이 사용될 수 있고, 저확산계수를 갖고 확산을 정확히 제어할 수 있기 때문에 갈륨 또는 인듐이 바람직하다. 한편, 제 1 도전형 불순물이 N형 불순물인 경우, 인 또는 비소가 사용된다. 이에 대해, 표면반도체층이 제 1 도전형 불순물로 도핑되는 경우, 표면반도체층 전체가 제 1 도전형 불순물의 균일한 불순물농도로 도핑되거나, 불순물농도가 다른 부분보다 표면에서 더 낮은 제 1 도전형 불순물로 표면반도체층이 도핑되거나, 표면반도체층 전체가 제 1 도전형 불순물의 균일한 농도로 도핑된 후, 제 1 도전형 불순물농도를 감소시키기 위해 제 2 도전형 불순물로 도핑될 수 있다. 표면반도체층 전체가 제 1 도전형 불순물의 균일한 불순물농도로 도핑되는 경우, 제 1 도전형 불순물의 농도는 약 1×1O18atoms/cm3내지 1×1O20atoms/cm3정도가 바람직하다. 한편, 불순물농도가 표면반도체층의 표면에서 낮은 경우, 그의 표면의 제 1 도전형 불순물의 농도는 약 1×1O15atoms/cm3내지 1×1O18atoms/cm3정도가 바람직하다.
다음, 표면반도체층상에 게이트절연막 및 게이트전극이 형성된다. 게이트절연막 및 게이트전극은 통상 M0S 트랜지스터를 형성하는 방법에 따라 형성될 수 있다.
단계 ii)에서, 게이트전극을 마스크로 사용하여 제 2 도전형 불순물이온이 주입되어 제 2 도전형 소스 및 드레인영역을 형성한다. 제 2 도전형 불순물의 유형은 N형 또는 P형일 수 있고 상기의 불순물이 사용될 수 있다. 소스 및 드레인영역의 깊이는, 표면반도체층의 막두께에 따라 조정될 수 있고, 150nm 내지 200nm의 두께를 갖는 표면반도체층의 경우, 깊이는 약 100nm 내지 150nm 정도가 바람직하다. 예컨대, 인이 사용되는 경우, 약 10keV 내지 25keV의 가속에너지, 및 약 1×1O15atoms/cm2내지 4×1O15atoms/cm2의 도우즈로 인이온이 주입됨에 의해, 최종적으로 약 1×1O20atoms/cm3내지 1×1O21atoms/cm3의 불순물농도로 하는 방법이 사용된다. 또한, 비소가 사용되는 경우, 약 2OkeV 내지 5OkeV의 가속에너지, 및 약 1×1015atoms/cm2내지 4×1015atoms/cm2의 도우즈로 비소이온이 주입되는 방법이 사용된다. 이 점에서, 소스 및 드레인영역은 LDD 영역 또는 DDD 영역을 갖는 구조로 형성될 수 있다.
단계 iii)에서, 게이트전극을 마스크로 사용하여 제 2 도전형 불순물이온이 더 깊게 주입된다. 이에 의해, 제 2 도전형 소스 및 드레인영역하의 제 1 도전형 표면반도체층의 제 1 도전형 불순물농도를 감소시킬 수 있어, 그 결과, 제 2 도전형 소스와 드레인영역 사이의 제 1 도전형 채널영역이고, 매립된 절연막에 인접하고, 채널영역의 표면보다 제 1 도전형 불순물농도가 높은 제 1 도전형 고농도 불순물확산영역을 형성할 수 있다. 예컨대, 표면반도체층이 약 150nm 내지 200nm의 두께를 갖는 폴리실리콘으로 형성되고, 게이트전극이 200nm의 두께를 갖는 폴리실리콘으로 형성되는 경우, 제 2 도전형 불순물의 이온주입은, 인을 사용하여 약 15OkeV 내지 17OkeV의 가속에너지, 및 약 1×1O13atoms/cm2내지 5×1O14atoms/cm2의 도우즈로 실행되어, 최종적으로 약 1×1O15atoms/cm3내지 1×1O17atoms/cm3의 제 1 도전형 불순물농도로 하게 된다. 비소가 사용되는 경우, 약 320keV 내지 380keV의 가속에너지, 및 약 1×1O13atoms/cm2내지 5×1O14atoms/cm2의 도우즈로 이온주입이 실행된다.
이에 대해, 게이트절연막 및 게이트전극이 단계 ⅰ)에서 형성되기 전에, 제 1 도전형 불순물농도가, 매립된 절연막에 인접하는 제 1 도전형 불순물농도보다 표면반도체층의 표면에서 낮게 되지 않는 경우, 단계 iii)의 제 2 도전형 불순물의 이온주입에서는, 게이트전극이 형성되는 영역에서 이온이 게이트전극 및 게이트절연막을 관통하여, 표면반도체층의 표면에 도달하도록 이온의 종류 및 가속에너지를 선택함과 동시에, 게이트전극 및 게이트절연막의 막두께를 조정하는 것이 바람직하다. 한편, 게이트전극이 형성되지 않는 영역에서는, 주입된 불순물이온이 소스 및 드레인영역을 관통하여, 소스 및 드레인영역과 매립된 절연막 사이의 표면반도체층에 도달하여, 소스 및 드레인영역하의 표면반도체층의 제 1 도전형 불순물농도를 감소시킨다.
이하에, 본 발명에 따른 SOI 구조의 반도체장치의 바람직한 실시예를 도면을참조하여 설명한다.
실시예 1
도 1은 SOI 구조의 NMOSFET를 나타낸다. 도 1에서, 실리콘기판(1)상에 매립된 절연막(2) 및 표면실리콘층(3)이 적층되며, 즉, SOI 구조의 기판이 사용된다. SOI 구조의 기판의 표면실리콘층(3)의 표면에는, 표면실리콘층(3)보다 얇은 N형 소스 및 드레인영역(6,7)이 형성된다. 표면실리콘층(3)의 표면이고, 소스 및 드레인영역(6,7) 사이에는, P형 표면채널(4)이 배치된다. 또한, 소스 및 드레인영역(6,7)하의 표면실리콘층(3)에는, 표면채널(4)보다 불순물농도가 낮은 P형 저농도 불순물확산영역(8,9)이 형성된다. 또한, P형 표면채널(4)의 하부이고, 저농도 불순물확산영역(8,9)사이에는, 표면채널(4)보다 불순물농도가 높은 P형 고농도 불순물확산영역(5)이 형성된다. 불순물농도의 프로파일이 도 2에 도시되어 있다. 고농도 불순물 확산영역(5)은 외부전압(10)에 접속된다. 또한, 표면채널(4)상에 게이트절연막(24)을 통해 게이트전극(11)이 형성된다.
이 점에서, 1개의 NMOSFET가 상술되었지만, 도 3에 도시된 바와 같이, CMOSFET가 사용될 수 있다.
도 3에 도시된 CMOSFET에서, 표면실리콘층(3)에, 표면실리콘층(3)보다 두껍고, 매립된 절연막(2)에 도달하는 분리영역(13)이 형성되어, NMOS 영역과 PMOS 영역을 분리시킨다. 분리영역(13)은 NMOS와 PMOS 사이의 상호간섭(예컨대, 래치업)을 방지할 수 있다.
또한, NMOS 영역 및 PMOS 영역에 표면실리콘층(3)보다 얇은소자분리영역(12)이 각각 형성되고, 이들 소자분리영역(12)에 의해 분리된 복수의 NMOSFET 및 복수의 PMOSFET가 NMOS 영역 및 PMOS 영역에 각각 형성된다.
복수의 NMOSFET의 P형 고농도 불순물확산영역(5)은, 소자분리영역(12)하에 배치되는 P형 고농도 불순물확산영역(5a)에 의해 서로 접속되고 1개의 위치에서 외부전압(10)에 접속되고, 복수의 PMOSFET의 N형 고농도 불순물확산영역(15)은, 소자분리영역(12)하에 배치되는 N형 고농도 불순물확산영역(15a)에 의해 서로 접속되고 1개의 위치에서 외부전압(20)에 접속된다.
PMOSFET는, 상기한 NMOSFET와 도전형이 다른 것을 제외하고 실질적으로 동일한 구성, 즉, P형 소스 및 드레인영역(16,17), N형 채널영역(14), N형 저농도 불순물확산영역(18,19), N형 고농도 불순물확산영역(15), 게이트절연막 및 게이트전극(21)을 갖고, NMOSFET의 경우와 같이, 외부전압(20)에 접속된다.
이와 같은 구성을 갖는 MOSFET는, 이하의 장점을 갖는다.
(a) 소스 및 드레인영역(6,7,16,17)의 접합용량이 저농도 불순물확산영역(8,9,18,19)의 완전공핍화에 의해 감소될 수 있다.
(b) 표면실리콘층(3)은 완전공핍화 SOI 구조의 표면실리콘층보다 두껍기 때문에, 프로세스마진이 크게 될 수 있어, 표면실리콘층(3)이 용이하게 제조된다.
(c) 서브스레쉬홀드 스윙은 완전공핍화 SOI와 비교하여 크지만, 외부전압(10,20)에 의한 채널 보디에 인가된 전압을 제어함에 의해 오프 리크전류를 감소시키도록 임계치전압이 조정될 수 있다.
(d) 고농도 불순물확산영역(5,15)에 의해 외부전압(10,20)에 MOSFET가 접속되고,고농도 불순물확산영역(5,15)은 인접하는 복수의 트랜지스터에 의해 공유된 공통 웰영역으로서 형성될 수 있다. 따라서, 기판에 전압을 인가하기 위해 외부영역을 제공할 필요가 없고, MOSFET의 면적을 감소시킬 수 있다. 또한, 트랜지스터의 설계배치는 벌크 CM0S와 동등하게 할 수 있다.
(e) 표면채널(4,14)하의 고농도 불순물확산영역(5,15)은 매우 낮은 저항을 갖고, RC 지연 및, 예컨대, 게이트전압이 인가될 때의 표면채널(4,14)의 전위의 과도현상을 제거할 수 있다.
이하에, 상기의 SOI 구조의 MOSFET의 특성에 대해 설명한다. 먼저, 상기 SOI 구조의 MOSFET는 항상 완전공핍화되지 않기 때문에, S 팩터를 감소시킴에 의해 오프 전류가 감소될 수 있다. 그러나, 표면실리콘층(3)의 고농도 불순물확산영역(5)에 의해, MOSFET가 온/오프될 때 임계치전압이 제어될 수 있다.
즉, 도 4에 도시된 바와 같이, 상기 SOI 구조의 MOSFET의 Id-Vg 특성에 의하면, 게이트전극의 W/L이 2μm/0.35μm이고, Vds = 0.6V인 경우, 기판에 인가되는 전압(Vb)이 0V일 때, 낮은 임계치전압이 얻어질 수 있고, 기판콘택트를 개방함에 의해 높은 임계치전압이 얻어질 수 있다. 따라서, 예컨대, 통상의 동작중에는, 기판에 인가된 전압을 조정함에 의해 MOSFET의 임계치전압이 약 0.1V 이하로 감소되어, 높은 구동능력을 얻을 수 있고, 오프 상태중에는, 기판에 인가된 전압을 조정함에 의해 MOSFET의 임계치전압이 약 0.6V 이상으로 증가되어, 오프 리크전류를 감소시킬 수 있다.
웰저항(Rw)은, 도 3에 도시된 바와 같이, 게이트하의 고농도영역(5)의 농도및 소자분리막하의 고농도영역(5a)의 농도를 적절히 조정함에 의해 결정될 수 있다. 따라서, 상기 웰저항(Rw)은, 이하의 기판전류의 효과 및 AC 과도현상을 고려하여 결정된다.
통상, 웰내에 형성된 MOSFET가, 도 5(a)에 도시된 바와 같이, 웰콘택트(Cw)로부터 거리(S)만큼 떨어져 있을 경우, 웰저항(Rw)은, 도 5(b) 및 5(c)에 도시된 바와 같이, 기판전류(Isub)로 인한 오믹 전압강하에 따라 소스접합에서의 순방향 바이어스가 되는 것을 피하기 위해 이하의 식에 나타내진 바와 같이, 충분히 감소될 필요가 있다.
웰저항(Rw)은 레이아웃 및 웰의 저항율에 의존한다. 도 6은, 웰의 시트저항이 3OOΩ/sqr., 1O3Ω/Sqr., 3×1O3Ω/Sqr., 1O4Ω/sqr.로 변화될 때의 웰저항(Rw)과 MOSFET 및 웰콘택트 사이의 거리(S)와의 관계를 나타낸다. 이 점에서, 이 MOSFET가 저전압(Vdd: 1V 이하)에 의해 동작될 때, MOSFET의 기판전류(Isub)가 약 10nA/μm 이하로 대단히 낮고, 10μm의 게이트폭을 갖는 MOSFET의 기판전류(Isub)가 약 100nA 이하이고, MOSFET의 웰저항(Rw)은 106Ω 이하로 된다. 따라서, 웰의 시트저항이 약 2000Ω/sqr. 이하인 저전압에 의해 동작되는 디바이스의 유형에도 MOSFET가 충분히 응용될 수 있다.
또한, 웰콘택트에 대한 AC 과도효과를 얻기 위해, 낮은 웰저항(Rw) 및 낮은웰용량(Cw)이 필요하다. 이 조건은 다음 식에 의해 표현된다:
여기서, tr은 신호의 상승시간이다. 예컨대, tr이 약 50psec 이하인 고속의 신호에 대해서는, Rw·Cw << 100psec로 된다. 웰저항(Rw)이 약 2000Ω 이하이고, Cw << 5×10-14F인 전형적인 경우, 1차 근사식은 다음 식에 의해 표현된다:
이들의 관계는 웰두께 및 웰저항을 설계하기 위한 가이드라인으로서 사용될 수 있다. 통상, 고속동작회로에 대해, Rw·Cw 시정수는 웰콘택트의 설계에 있어서 엄격한 조건을 부여한다.
이하에, 도 1에 도시된 NMOSFET의 제조방법을 설명한다.
먼저, 도 7(a)에 도시된 바와 같이, 실리콘기판(1)상에 50nm 내지 500nm의 두께를 갖는 SiO2로 형성되는 매립된 절연막(2) 및 약 150nm 내지 200nm의 두께를 갖는 표면실리콘층(3)이 적층된 SOI 기판이 사용된다. 이에 대해, 표면실리콘층(3)상에는, 로코스법, 트렌치법 등에 의해 표면실리콘층(3)보다 두껍고, 각 NMOSFET를 분리하는 소자분리영역(도시안됨)이 형성된다.
다음, 예컨대, 표면실리콘층(3)에 30keV의 가속에너지 및 2×1O14atoms/cm2의도우즈로 보론이온이 주입된 후, 9OO℃, 6O분간 어닐됨으로써, 1O19atoms/cm3이상의 보론이온농도를 갖는 P형 고농도 불순물확산영역(5)이 형성된다. 고농도 불순물확산영역(5)은, 트랜지스터가 낮은 배선저항 및 낮은 콘택트저항을 가지기 위해 필요하다.
다음, 도 7(b)에 도시된 바와 같이, 표면실리콘층(3)상에 10nm의 두께를 갖는 산화막(25)이 형성되고, 산화막(25)을 통해 표면실리콘층(3)에 2OkeV의 가속에너지 및 1×1O14atoms/cm2의 도우즈로 As 이온(22)이 주입된다. As 이온(22)은, 고농도 불순물확산영역(5)의 표면의 불순물의 일부를 캔슬하여, 약 1×1O16atoms/cm3내지 1×1O17atoms/cm3의 불순물농도를 갖는 P형 표면채널(4)을 형성한다. 이에 의해, 저전압동작(온 상태)에 대해 0.1V의 임계치전압을 갖는 디바이스를 얻을 수 있다.
다음, 도 7(c)에 도시된 바와 같이, 표면실리콘층(3)상에 게이트절연막(24)이 형성된다. 게이트절연막(24)의 두께는, 서브하프 미크론 미터의 채널길이를 갖는 디바이스에 대해 약 4nm 내지 8nm 이다. 게이트절연막(24)상에 약 200nm의 두께를 갖는 폴리실리콘막이 형성되고, 포토리소그라피 및 에칭기술에 의해 패터닝되어, 게이트전극(11)을 형성한다. 다음, 게이트전극(11)을 마스크로 사용하여, As 이온(23)이 표면실리콘층(3)에 주입된다. 이온주입은, 32OkeV의 가속에너지 및 1×1O14atoms/cm2의 도우즈로 실행되어, 고농도 불순물확산영역(5)중, 소스 및 드레인영역(6,7) 및 매립된 절연막(2)의 접합 부근의 불순물의 일부를 캔슬하여, 결과적으로, 1×1O15atoms /cm3내지 1×1O17atoms/cm3의 불순물농도를 갖는 P형 저농도 불순물확산영역(8,9)을 형성한다. 또한, 인이온이, 40keV의 가속에너지 및 4×1015atoms/cm2의 도우즈로 주입되어, 고농도 불순물확산영역(5)중, 표면실리콘층(3)의 표면의 불순물을 캔슬하여, 도전형을 변환시킨다. 그 결과, 1×1O20atoms/cm3내지 1×1O21atoms/cm3의 불순물농도를 갖는 N형 소스 및 드레인영역(6,7)을 형성한다.
이에 의해, 도 1에 도시된 바와 같이, 소스 및 드레인영역(6,7)하에 P형 저농도 불순물확산영역(8,9)이 형성될 수 있다.
이에 대해, 상기 공정은 PMOSFET와 동시에 실행될 수 있다. 또한, 채널보디 접속 및 채널보디 콘택트는 벌크 CM0S 프로세스와 동일한 방식으로 형성되고, 금속배선에 의해 접속되어 반도체장치를 완성한다.
실시예 2
이 바람직한 실시예의 SOI 구조의 NMOSFET는, 도 8에 도시된 바와 같이, N형 소스/드레인영역(6,7)하의 표면실리콘층(3a)에 표면채널(4)과 동등한 불순물농도를 갖는 P형 불순물확산영역(8a,9a)이 형성되는 것을 제외하고, 바람직한 실시예 1의 SOI 구조의 NMOSFET와 동일하다.
이하에, 도 8에 도시된 SOI 구조의 NMOSFET의 제조방법을 설명한다. 먼저, 실시예 1과 동일한 SOI 기판이 사용되고, 표면실리콘층(3)에 P형 고농도 불순물확산영역(5)이 형성된다.
그 후, 도 9에 도시된 바와 같이, 표면실리콘층(3)의 표면에, 게이트절연막(24) 및 게이트전극(11)이 형성된다. 다음, 게이트전극(11)을 마스크로 사용하여, 게이트전극(11)하의 표면채널(4) 및 표면실리콘층(3)의 표면과 매립된 절연막(2)의 접합 부근에 동시에 인이온(25)이 주입된다. 이온주입은, 150keV의 가속에너지 및 1×1014atoms/cm2의 도우즈로 실행되어, 고농도 불순물확산영역(5)중, 표면채널(4) 및 표면실리콘층(3)과 매립된 절연막(2)의 접합 부근의 불순물의 일부를 캔슬하여, 결과적으로, 약 1×1O17atoms/cm3의 불순물농도를 갖는 P형 표면채널(4) 및 불순물확산영역(8a,9a)을 형성한다. 또한, 인이온은 4OkeV의 가속에너지 및 4×1O15atoms/cm2의 도우즈로 주입되어, 고농도 불순물확산영역(5)중, 표면실리콘층(3a)의 표면의 불순물을 캔슬하여, 도전형을 변환시킨다. 결과적으로, 1×1020atoms/cm3내지 1×1021atoms/cm3의 불순물농도를 갖는 N형 소스 및 드레인영역(6,7)을 형성한다.
이에 의해, 바람직한 실시예 1의 제조방법보다 제조단계를 감소시키면서, 도 1에 도시된 SOI 구조의 MOSFET의 경우와 같이, 소스 및 드레인영역(6,7)하에 P형 불순물확산영역(8a,9a)을 형성할 수 있고, 불순물확산영역(8a,9a)과 동일한 불순물농도를 갖는 표면채널(4)을 형성할 수 있다.
본 발명에 따른 SOI 구조의 반도체장치는, 기판상에 적층된 매립된 절연막 및 제 1 도전형 표면반도체층으로 형성되는 SOI 기판, 상기 표면반도체층에 형성된 제 2 도전형 소스 및 드레인영역, 및 소스영역과 드레인영역 사이의 제 1 도전형 채널영역상에 게이트절연막을 통해 형성된 게이트전극을 포함한다. 상기 소스 및 드레인영역이 상기 표면반도체층보다 얇고, 상기 채널영역이, 채널영역의 표면보다 제 1 도전형 불순물농도가 높고 매립된 절연막에 인접하는 제 1 도전형 고농도 불순물확산영역을 갖기 때문에, 표면채널하의 고농도 불순물확산영역은 매우 낮은 저항을 갖고, RC 지연, 및 예컨대, 게이트전압이 인가될 때의 표면채널(4,14)의 전위의 과도현상을 제거할 수 있다. 또한, 본 발명에 의하면, 표면반도체층은 비교적 두꺼운 두께로 형성될 수 있어, 프로세스마진이 크게 되고, 반도체장치의 제조가 용이해 진다.
또한, 채널영역이 전원에 접속되는 경우, 외부전압에 의해 채널영역에 인가된 전압이 제어될 수 있다. 따라서, 온 상태에서, 반도체장치의 구동능력이 향상되어 저전압동작을 실현할 수 있고, 오프 상태에서, 오프 리크전류를 감소시키기 위해 임계치전압이 조정될 수 있다.
또한, 소스 및 드레인영역과 매립된 절연막 사이의 표면반도체층이 완전히 공핍화되는 경우, 소스 및 드레인영역의 접합용량이 감소될 수 있다.
또한, 채널영역이, 소자분리영역하에 형성된 고농도 불순물확산영역을 통해 인접하는 다른 채널영역에 접속되고, 1개의 위치에서 전원에 접속되는 경우, 포텐셜을 제어하기 위해 기판에 전압을 인가하거나, 반도체장치의 임계치전압을 제어하기 위해 외부영역을 특별히 제공할 필요가 없어, 점유면적을 감소시킬 수 있다. 또한, 트랜지스터의 설계배치는 벌크 CM0S와 동일하게 될 수 있어, 더 반도체장치의 고집적화를 도모할 수 있다.
Claims (12)
- 매립된 절연막 및 이 매립된 절연막상의 제 1 도전형 표면반도체층을 갖는 SOI 기판;상기 표면반도체층에 형성된 제 2 도전형 소스 및 드레인영역;상기 소스 및 드레인영역 사이의 제 1 도전형 채널영역상에 게이트절연막을 매개로 형성된 게이트전극을 포함하며,상기 소스 및 드레인영역이 상기 표면반도체층보다 얇고, 상기 표면반도체층의 상기 채널영역은 상기 채널영역의 표면보다 제 1 도전형 불순물농도가 높으며 그리고 매립된 절연막에 인접한 제 1 도전형 고농도 불순물확산영역을 갖는 SOI 구조의 반도체장치.
- 제 1 항에 있어서, 제 1 도전형 고농도 불순물확산영역이 1×1O18atoms/cm3내지 1×1O20atoms/cm3의 불순물농도를 갖고, 채널영역의 표면영역이 1×1O15atoms/cm3내지 1×1O18atoms/cm3의 불순물농도를 갖는 반도체장치.
- 제 1 또는 2 항에 있어서, 채널영역이 전원에 접속되는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 온 상태에서는 임계치전압의 절대치를 감소시키기 위해 채널영역에 바이어스전압이 인가되고, 오프 상태에서는 리크전류를 감소시키기 위해 채널영역이 플로팅상태로 설정되는 반도체장치.
- 제 1 항에 있어서, 오프 상태에서는 임계치전류의 절대치를 감소시키기 위해 채널영역에 바이어스전압이 인가되고, 온 상태에서는 임계치전압을 감소시키기 위해 채널영역이 플로팅상태로 설정되는 반도체장치.
- 제 1 항에 있어서, 소스 및 드레인영역과 매립된 절연막 사이의 표면반도체층이 완전히 공핍화되는 반도체장치.
- 삭제
- 제 3 항에 있어서, 반도체장치의 채널영역이, 소자분리영역하에 형성된 고농도 불순물확산영역을 통해 인접하는 채널영역에 접속되고, 1개의 위치에서 전원에 접속되는 반도체장치.
- ⅰ) 기판상에 매립된 절연막 및 제 1 도전형 표면반도체층을 형성하고, 상기 표면반도체층상에 게이트절연막 및 게이트전극을 형성하는 단계;ii) 제 2 도전형 소스 및 드레인영역을 형성하기 위해 상기 게이트전극을 마스크로 사용하여 제 2 도전형 불순물이온을 주입하는 단계; 및iii) 제 2 도전형 소스 및 드레인영역하의 제 1 도전형 표면반도체층의 제 1 도전형 불순물농도를 감소시키기 위해 게이트전극을 마스크로 사용하여 제 2 도전형 불순물이온을 더 깊게 주입함으로써, 제 2 도전형 소스 및 드레인영역 사이의 제 1 도전형 채널영역이고 매립된 절연막에 인접하며 채널영역의 표면보다 제 1 도전형 불순물농도가 높은 제 1 도전형 고농도 불순물확산영역을 형성하는 단계를 포함하는 SOI 구조의 반도체장치의 제조방법.
- 제 9 항에 있어서, 게이트절연막 및 게이트전극이 단계 ⅰ)에서 형성되기 전에, 제 1 도전형 표면반도체층의 표면에만 제 2 도전형 불순물이 주입되어, 상기 표면의 제 1 도전형 불순물농도를 감소시키는 SOI 구조의 반도체장치의 제조방법.
- 제 9 항에 있어서, 게이트절연막 및 게이트전극을 통해 표면반도체층의 표면에 제 2 도전형 불순물이온이 도달되도록 하는 가속에너지를 인가함으로써 제 2 도전형 불순물이온이 단계 ⅲ)에서 주입되는 SOI 구조의 반도체장치의 제조방법.
- 제 9 항에 있어서, 단계 i)의 제 1 도전형 표면반도체층은 저확산 불순물을 포함하는 SOI 구조의 반도체장치의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34424798A JP3408762B2 (ja) | 1998-12-03 | 1998-12-03 | Ｓｏｉ構造の半導体装置及びその製造方法 |
| JP10-344247 | 1998-12-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000047907A KR20000047907A (ko) | 2000-07-25 |
| KR100349100B1 true KR100349100B1 (ko) | 2002-08-14 |
Family
ID=18367775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990054814A KR100349100B1 (ko) | 1998-12-03 | 1999-12-03 | Ｓｏｉ 구조를 갖는 반도체장치 및 그의 제조방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6452232B1 (ko) |
| EP (1) | EP1006584A3 (ko) |
| JP (1) | JP3408762B2 (ko) |
| KR (1) | KR100349100B1 (ko) |
| CN (1) | CN1155102C (ko) |
| TW (1) | TW439295B (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1998
- 1998-12-03 JP JP34424798A patent/JP3408762B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-01 TW TW088121005A patent/TW439295B/zh not_active IP Right Cessation
- 1999-12-01 US US09/451,843 patent/US6452232B1/en not_active Expired - Lifetime
- 1999-12-02 EP EP99309699A patent/EP1006584A3/en not_active Withdrawn
- 1999-12-02 CN CNB991258819A patent/CN1155102C/zh not_active Expired - Fee Related
- 1999-12-03 KR KR1019990054814A patent/KR100349100B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1256521A (zh) | 2000-06-14 |
| JP2000174283A (ja) | 2000-06-23 |
| EP1006584A3 (en) | 2002-09-18 |
| JP3408762B2 (ja) | 2003-05-19 |
| CN1155102C (zh) | 2004-06-23 |
| KR20000047907A (ko) | 2000-07-25 |
| US6452232B1 (en) | 2002-09-17 |
| TW439295B (en) | 2001-06-07 |
| EP1006584A2 (en) | 2000-06-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20150724 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |