TW439295B - Semiconductor device having SOI structure and manufacturing method thereof - Google Patents

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Description

經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明（2) 電壓、低功率消耗、和電池運作之1^1等而言將不實用β 就一解決彼等低臨界電壓與off洩漏電流間之折衷關 係之問題的方法而言，一般認為有效的是控制上述 MOSFET在一運作狀態和等候狀態中之臨界電壓：亦即’ 4 在一電晶艎之運作狀態中，為實現上述1^0奸£1>之低電壓 運作，其臨界電壓係設定為一低值，而在其OFF狀態中’ 為降低其OFF洩漏電流’其臨界電壓則設定為一高值。 W 在此一關係中，在上述MOSFET係在一SOI基質上面 形成之一情況中，其將有著諸如完全之介電隔離、免於鎖 死等幾項優點。詳言之，在—具有完全空泛之S〇I結構的 MOSFET的情況下，由於一表面半導艏層之整個通道區域 ，係薄至足以完全空泛，其Cd將變為0’以及其S因素在 室溫下可降至60 mV/dec。此將可降低其OFF電流。然而 ，很顯然其低臨界電壓之折衷關係，只不過係偏移至低電 壓而已* 而且*就控制上述臨界電麇之另一方法而言，舉例而 * 言，在lEEE(Trans. On Electron Device, vol44, no.3, ρ414- 422，March 1997)中建議有一種在一具有SOI結構之基質上 面形成之一動態雄界M0S(後文稱做DTM0S)。此DTMOS 具有一如第10圖中所示之結構，其令，在一矽基質30上面 ，形成有一埋入絕緣薄膜31和一表面半導艘層32,以及在 該表面半導體層32上面，形成有一閘極電極33、一源極/ 汲極區域32a、和一通道區域32b ·而且，其閘極電極33係 與其通道區域32b形成電氣連接。此一結構使得直接施加 本纸張尺度適用中國國家楳準（CNS)A4規格（210 X 297公釐） - ------- ----------! I 訂·！ ------*5^ (請先閱讀背面之注意事項再填寫本頁)
士凉予侈正 ，日听提之 熳濟部智慧財產局貝工消t合作社印製 Α7 Β7 一電壓至其通道區域3 2b將成為可能，以及可控制其通道 之臨界電壓。 然而，在上述之DTMOS中，每一電晶艎在彼等通道 區域32b與聞極電極33中間，需要一額外之接點，蓋其通 道區域32b需要直接與其與閘極電極33形成接觸故也β此 將會造成增加佈線面積及使製作程序複雜之一問題β此外 ，此亦將造成其運作電壓Vdd，要較彼等诛極舆基質問之 一二極«之導通電壓（0.6V)低甚多，以避免一洩漏電流之 一問題，此將會限制到該DTMOS之用途。 此外，另一範例則為曰本專利公報第9-246562號中所 揭示，如第11圖令所示一具有SOI結構之MOS型半導饉裝 置。此半導《裝置具有一種結構，其中，在一表面半導體 層上面，係形成有一閘極電極43、泺極/汲極區域41、42 、和一通道區域40，以及其令設有一本殖接點區域44，其 係經由一裝置絕緣薄骐45和一可使铉等通道區域40舆本艘 接點區域44形成電氣連接之路徑46，而與上述之源極區域 41相蹕接。此一結搆使得直接施加一電魘至其通道40 將成為可能，以及因而可控制其通道之趄界電壓· 然而’此一結構環崠該電晶艘四周，具有一使彼等通 道區域40與本鋰接點區域44相連接之珞徑46，因而呈現出 該丰導想裝置需要一較大設計面枝之一問題β 此外’又一範例則為曰本專利公報第9_36246號中所 揭示，如第12圈中所示之半導髖裝置，在此一半導艘裝里 中，在一矽基質50上面，係形成有一埋入絕緣薄琪51和一 本纸彔尺度適用令3S家溧Λ (CNS)A4蜆珞¢210 * 297公;f ) A7 B7_ 五、發明說明（4 ) 表面半導體層52’以及在該表面丰導體層52上面，係形成 有一iMOS電晶體，而此MOS電晶體之每一通道區域53， 係與一偏壓電路54相連接，藉以將電壓直接施加至上述之 * 通道區域53，而控制其通道之臨界電壓β 然而，此一結構所呈現之一問題是，由於其每一電晶 蜱需要與該偏壓電路相連接，其如同上述之其他半導體裝 置之情況一樣’需要有較大之佈線面積β 本發明之概要 依據本發明之—特徵，其所提供之一具有SOI結搆的 半導艘裝置係包含：一 SOI基質，其具有一埋入絕緣薄膜 ’和此埋入絕緣薄膜上面之一第一導電型表面半導趁層； 上述表面半導艘層内所形成之第二導電型涿極和汲接區域 ;和一閘極電極’其係經由一閘極絕緣薄膜，形成在該等 源極與汲極區域間之一第一導電型通道區域上方，其中， 該等源極和汲極匯域，係較該表面半導體層為薄，以及上 述表面半導艘層内之通道區域，係具有一第一導電型高濃 度雜質擴散區域，其第一導電型雜質濃度，係較上述通# • · 區域之表面内者為高，以及係鄰接上述之埋入絕緣薄琪•… ' 依據本發明之另—特徵，其提供有一種具有一SOI結 構之半導艘裝置的製造方法，此方法所包含之步麻有：0 在一基質上面，形成一埋入絕緣薄膜和_第一導電型表面 半導禮層’以及在玆表面半導艎層上面，形成一閘極絕緣 薄膜和一閘極電極：ii)使用该閘極電極做為一光革，楂入 第二導電型雜質離子’以彬成彼等第二導電型泳極和及極 本纸張尺度適用争SS孓结4 (CNS)A4现珞（210 * 297公.¾ ) I I — til —-- I —--· I--I I I — ---I I--I · (請先閱讀背面之沒ΐ事項再填寫本頁》 經濟部智懸財產局貝工消费合作社印¾ A7 ________B7__ 五、發明說明（5 ) 區域；以及iii)使用該閘極電極做為一光革，使第二導電 型雜質離子植入更深，以降低上述第二導電型源極和汲極 區域下方之第一導電型表面半導體層的第一導電型雜質浪 度，因而形成一第一導電型高濃度雜質擴散區域，其即彼 等第二導電型源極和汲極區域間之第一導電型通道區域， 以及係鄰接上述之埋入絕緣薄膜，而上述之第一導電型雜 質濃度，係較上述通道區域之表面内者為高。 圖示之簡要說明 第1圖係一主要部分之示意橫截面圖，其可顯示一依 本發明所製具有一 SOI結構之半導艘裝置的較佳實施例； 第2圖係一可顯示第1圖中之半導艘裝置之通道區域之 深度方向上之雜質濃度之輪廓的例示圖； 第3圚係一主要部分之示意橫截面圖，其可顯示一依 本發明所製具有一SOI结構之半導體裝置構成一CMOS之 情況的較佳實施例； 第4圖係一用以解釋一依本發明所製具有一 s〇i結構 之半導體裝置之特性之Id-Vg曲線的例示圈： 第5(a)圖、第5(b)圖、和第5(c)圖，分別係一用以解 釋一依本發明所製具有一 SOI結構之半導體裝置之特性之 MOSFET的平面圖、橫裁面圓 '和電路； 第6圈係一可顯示一井區電阻值和一井區接點與一 MOSFET間之距離間的關係，而可用以解釋一依本發明所 製具有一 s〇I結構之半導鍾裝置之特性的例示圖； 第7(a)至7(c)圖係一主要部分之示意橫截面圈，其可 本紙張尺度適用中困囲家標擧〇^5)八4现格（210* 297公^ -----! — ! — 1 - ------訂---------線 1^- (請先閱讀背面之注意事項再填寫本頁) A7 B7 IV 經濟部智慧財產局具工消费合作社印製 五、發明說明（6) 解釋一依本發明所製具有一 SOI結構之半導體裝置的製造 程序； 第8圊係一主要部分之示意橫截面圖，其可顯示—依 本發明所製具有一 SOI結構之半導體裝置的另一較佳實施 例； 第9圖係係一主要部分之示意橫載面圖，其可解釋第8 圈中之半導體裝置的製造程序； 第10圖係一主要部分之示意橫裁面圖，其可顯示一具 有一 SOI結構之傳統式半導體裝置； 第11圖係一主要部分之示意橫截面圖，其可顧示另一 具有一 SOI結構之傳統式半導艎裝置；而 第12圖則係一主要部分之示意橫截面圖，其可顯示又 一具有一 SOI結構之傳統式半導體裝置。 較佳實施例之詳細說明. 一依本發明所製具有一 SOI結搆之半導艟裝置係具有 :一 SOI基質，其具有一埋入絕緣薄臈，和此埋入絕緣薄 膜上面之一第一導電型表面半導想層；第二導電型源極和 汲極區域，彼等係較上述表面半等體層為薄；一第一導電 型通道區域，其係安排在該等涞極和汲極區域中間，以及 係與上述之埋入絕緣薄膜鄰接，而具有一雜質濃度較上述 通道區域之表面内者為高的第一導電型高濃度雜質擴散區 域；和一閘極電極’其係形成在上述之第一導電型通道區 域上面β 一依本發明所製之SOI基質，通常係包含：一支律基 本紙張尺度適用t S國家標準（CNS)A4規格（210 X 297公* ) 9 丨丨丨 lit!!· .丨丨 I — I — I 訂 * !!!1_ <請先閱讀背面之注寺¥項再填寫本頁) 經濟部智慧財產局負工消費合作社印製 i4392 9 5 A7 ______B7_ 五、發明說明（7 ) 質、此支撐基質上面所形成之埋入絕緣薄琪、和此埋入絕 緣薄膜上面所形成之一表面半導體層，以及可有效地實現 低的功率消耗和高的運作速率。該SOI基質之範例有：一 鏈結SOI(BESOI)型基質、一SIMOX(玻璃、塑料、等等之 絕緣基質。就此點而言，一其中在如上文所述之支撐基質 上面形成一裝置或一類似電晶體、電容器、等等之基質， 可被用做上述之支撐基質。 就上述之埋入絕緣薄膜而言，舉例而言，可使用一 Si02 薄膜、一SiN薄膜、等等。此薄膜之厚度在調整上，可考 慮到一要實現之半導體裝置的特性，和在使用其實現之半 導想裝置時所要施加之電壓大小，以及舉例而言約為50 nm 至500 nm左右。 上述之表面半導體層，係一功能上為一可形成一電晶 髖之主動層的半導饉薄膜，以及可由一以一類似矽、鍺、 等等之半導嫌，或一類似GaAS、INGaAs、等等之複合半 導體所製成之薄膜，來加以形成。在此等材料中，矽薄膜 係較佳。上述表面半導體層之厚度在調整上，可考慮到一 要實現之半導體裝置的特性，變化麥數，例如下文所述一 電晶體之源極和汲極S域的接面深度'上述表面半導艘層 之表面上之通道區域的深度、雜質濃度、鄰接埋入絕緣薄 膜之高濃度擴散區域之深度、等等，以及舉例而言約為150 nm至200 nm左右。 誠如前文所述，上述之表面半導«層主要包含：1)第 二導電型泺極和汲極區域，其係較上述表面半導體層為薄 本紙張尺度適用中困國家標準<CNS)A4规格（210*297公釐） ·丨Ω _ 丨！ i* ----- - 訂.^ (諳先閱讀背面之沒意事項再填寫本頁)
經濟部智慈財產局員工消費合作社印製 五、發明說明（8 ) ’ 2)—通道區域，其所具有之一表面通道，係安排在該等 源極和汲極區域與一恰安排在該表面通道下方之第一導電 型高濃度雜質擴散區域中間，以及係與上述之埋入絕緣薄 膜鄰接’而其雜質濃度係較上述表面通道内者為高，以及 3)—低濃度雜質擴散區域，其係與上述之第一導電型高浪 度雜質擴散區域鄰接，以及係安排恰在該等第二導電型源 - 極和汲極區域之下方，且具有一等於或低於上述表面通道 之雜質濃度的第一導電型雜質濃度* 1) 該等第二導電型源極和汲择區域，在形成之方式上 ’可使彼等含有與上述表面半導艎層之導電性型相同或相 反的雜質，舉例而言，在lxl〇2〇 at〇ms/cm3至ιχι〇21 atoms/cm3之濃度。在此一關係中，該等源極和汲極區域 ’在上述通道區域之泺極和汲極區域端處，可具有—些具 有類似一 LDD結構、且彼等雜質濃度低於該等源極和汲極 區域者之區域，或一些彼等雜質濃度等於或高於該等源極 ~ 和汲極區域者、而較該等涿極和汲極區域之接面略淺之區 域。而且，該等源極和汲極區域之深威，可依據上述要製 作之半導體裝置的特性，做適當之調整，以及上述表面半 導體層（例如，200 nm)之薄膜厚度的50%，精確而言，為 80 nm至 150 nm，特別是 1〇〇 nm至 150 nm 〇 2) 該通道區域具有一摻雜輪廓，其中之雜質濃度，如 第2圖中所示’在上述通道區域之方向上，在該等通道區 域和高濃度雜質擴散區域中，係有急劇之變化》亦即，若 吾等設定上述表面通道之第一導電型雜質濃度在Na處， 本紙張尺度適用中國0家標準（CNS)A4建格（210 X 297公t ) 11 --------------裝·-------訂！---線 (請先閱讀背面之注意事項再填寫本頁)
五、發明說明（9) (锖先閱讀背面之注意—項再填耳本頁) 以及上述與埋入絕緣薄蔟相鄰之高濃度雜質擴散區域的第 一導電型雜質濃度在Nb處，則彼等雜質濃度在設定上， 係使彼等滿足Nb»Na之關係。此等雜質濃度可依據上述 表面半導體層之厚度、上述通道區域之厚度、上述高濃度 雜質擴散區域之厚度、等等，來加以調整，以及舉例而言 ’上述表面通道Na之第二導電型雜質濃度，係設定約為 lxlO15個原子/cm1至1χ1〇18個原子/cm3左右，而上述與埋 欠絕緣薄膜Nb相鄒之高濃度雜質擴散區域之第一導電型 雜質濃度，係設定約為lxlO13個原子/cm3至U102Q個原子 /cm3左右。而且，上述表面通道之厚度，和上述高濃度雜 質擴散區域之厚度，可依據上述表面半導趙層之厚度，來 做適當之調整，以及舉例而言，係分別被設定約為3 0 nm 至150 nm和50 nm至150 就此點而言，一般建議上述 表面通道之厚度和雜質濃度，在設定上係使滿足下式： 韓. η<βΙΕΚ γ q*Na 熳濟部智慧財產局貝工消貧合作社印製 此處，Tb為上述表面通道之厚度，s係上述表 面半導鳢之半導艘的介電常數，Φ P係费米電位，以及q係 一單位電子電荷量，由於上述依本發明所製半導《裝置之 通道區域4係完全空泛故也* 而且，上述高濃度雜質擴散區域之厚度和雜質瀵度， 在設定上最好能滿足下列公式：
Xd < ίϊΐν^ί V q^Nb 12 衣纸浃尺度適用t a a家j** (CNS)A4规洛（210 X 297公爱） ， , A/ __ B7 ___ 五、發明說明（10) 此處，Xd為上述高濃度雜質擴散區域之厚度，以及Vbi 係一内建電壓•就此點而言，上述高濃度雜質擴散區域， 可形成為一形成在上述表面半導體層内之井區。 此外，在此一情况下，上述依本發明所製具有一 SOI 结構之半導體裝置的臨界電壓Vth，可以下列之公式來表 示： 此處，Vfb為一平能帶電壓，Cb係以e /Tb來表示，Cox 係一閘極絕緣薄联之電容值，以及Vb係一施加至一本體 區域之電壓（第1®中之區域5)*依據此一公式，上述之臨 界電麈Vth，係依上述施加至本艘區域之電壓Vb而呈線性 變化，因而可知上述之趄界電壓Vth，可藉上述施加至本 體區域之電壓Vb，而輊易加以控制· 3)上述安排在該等琢極和汲極區域下方之第一導電型 低濃度雜質擴散區域的第一導電型雜質濃度，在設定之方 — 式上，最好能使該等源極和及極區域之接面電容，舉例> 言降低至等於甚而低於約IxlO15 atoms/cm3至lxlO1·7 atoms/cm3左右之程度’以及上述與埋入絕緣薄膜相鄰之 第一導電型高濃度雜質擴散區域的厚度，係被設定約為50 nm至150 nm。而且，上述低濃度雜質擴散區域，係意謂 玆層係呈完全空泛之狀態'亦即，自該等泺極和及極區域 之接面表面，至該等表面半導艘層與埋入絕緣薄膜間之一 界面下方的整個泺極和汲極區域，係完全空泛之狀態。 本纸張尺度過用令a 3茉漂革（CNS)A4蚬洛（210 * 297公釐） 13 n I I I n I I I t— t— f— T Λ n t> n n n an II 1 1* tt 1 V {請先閲讀背面之泫意事項鼻填Ϊ本頁) 經濟部智慧財產局貝工消费合作社印製 ^43929 5 A7 B7 玉、發明說明（11) 由於該等泺極和汲極區域下方擴展之空泛層所致之電 容，係藉著將上述低濃度雜質擴散區域，控制成一完全空 泛之狀態’而與上述埋入絕緣薄膜之電容，形成串聯之連 接’ 一源極/汲極接面之電容，亦即，一電晶體負載電容 ，將可得到降低，此將可導致上述半導體裝置之功率消耗 的降低和速度的增加。 而且’上述依據本發明所製具有SOI結構之半導體裝 置，係具有一電晶體’其包含：該表面半導體層上面所形 成之涞極和汲極區域、該閘極絕緣薄膜、和該通道區域上 面所形成之閘極電極*該閘極絕緣薄膜，通常可由一薄膜 厚度具有閘極雜質濃度之功能的材料來形成*該閘極電極 可在150 nm至300 nm厚度下，由多晶矽；一類似w、Ta、 Ti、Mo、等等具有高溶點之金屬碎化物；多晶發和；ε夕化 物（例如，MoSi2、WSi2)製成之聚矽化物；和其他金屬。 就此點而言’有鑒於雜質側向擴漱以形成下文所述之源極 和汲極區域，上述之閘極電極，可具有一由絕緣薄膜製成 之側壁阱片。 就此點而言，在上述高濃度雜質擴散區域形成一井區 之情況中，該井區内最好形成多數之電晶體，以及各電晶 體係以一LOCOS氧化物薄膜，或一溝道裝置隔離薄膜， 來加以隔離•上述LOCOS氧化物薄膜或溝道裝置隔離薄 膜之厚度，最好較上述表面半導艘層之厚度為薄。此可在 上述LOCOS氧化物薄膜或溝道裝置隔離薄膜之下方，擴 展一高濃度雜質擴散區域，以及此高濃度雜質擴散區域， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 14 (請先閲讀背面之注意事項再填寫本頁-· ----—！_訂---------線‘ A7 B7 經濟部智慧財產局員工消费合作社印製 五、發明說明（12) 可與其相鄰半導體裝置之通道區域，形成電氣連接。就此 點而言，上述LOCOS氧化物薄膜或溝道裝置隔離薄膜下 方所擴展之高濃度雜質擴散區域，可依據上述擴散半導體 裝置之尺寸、運作電壓、等等，來做適當之調整，以及其 厚度和雜質濃度，就上述施加至其表面通道下方之高濃度 雜質擴散區域之電壓和上述半導髋裝置（亦即MOSFET)之 臨界電壓的控制而言，是很重要的。舉例而言，在一厚度 為150 ηιη至200 nm左右之表面半導醴層的情況中，上述 裝置隔離薄膜之厚度，可為50 nm至150 nm左右，以及上 述高濃度雜質擴散區域之雜質濃度，可與上述表面通道下 方之高濃度雜質擴散區域者相類似。而且，多數彼此連接 之通道區域，可在一點處與一電源相連接，藉以控制上述 通道區域之故界電壓，以及調整及改變彼等之電氣特性。 就此點而言，就上述通道區域之臨界電壓的控制方法而言 ，舉例而言，有一種方洛是當一電晶體為主動（ON)狀態 時，將有一偏壓施加至其上，以及當該電晶艘為等候（0FF) 狀態時’其係處於一浮接狀態中•以及有一種方法是當該 電晶趙為主動ON狀態時，其係處於一浮接狀懇中，_以及 當該電晶體為等候OFF狀態時，將有一偏壓施加至其上。 此可在該電晶«為ON時，降低其眵界電壓之絕對值，以 增加一驅動力，以及在該電晶逋為OFF時，可降低一浅漏 電流或一消耗電流。 當一依據本發明所製具有SOI結構之半導體裝置在形 成時’首先，在i)之步驟中，在一基質上面，形成一埋入 本紙張尺度適用中國國家標準（CNS)A4蚬格（210 X 297公釐） --I I ----------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 15 Α7 ^43Θ2£ 5 Β7____ 五、發明說明（13 ) 絕緣薄骐和一第一導電型表面半導體層。一習見之方法， 舉例而言，一使用矽烷和氧氣之CVD方法，可被用做一 在該基質上面形成上述埋入絕緣薄膜之方法。 上述之第一導電型表面半導體層，可依據相關技藝中 所習見形成一半導體層之方法，形成至一所希望之薄膜厚 度。 而且’一製作一表面半導體層之第一導電型表面半導 艘層的方法，並非僅限於一特定之方法，而係可使用以下 諸方法：以第一導電型雜質使其_雜而形成一表面半導艘 層之方法；或形成一表面半導馥層，接著，將第一導電型 雜質椬入該表面半導醴層，而使彼等雜質摻雜進該表面半 導體層之方法。在上述第一導電型雜質，係使用一型雜 質’硼、BF2、鋁、鎵、銦、等等之情況中，最好使用鎵 或姻’蓋其具有一低擴散係數，以及可正確控制其擴散運 作故也。反之，在上述余一導電型雜質，係使用一沁型 雜質之情況中’則使用磷或砷。就此點而言，在上述之表 面半導髏層，係以第一導電型雜質摻雜之情況中，上述之 整個表面半導《層，可在上述第一導電型雜質之均勻雜質 濃度中進行摻雜，或者，上述之表面半導體層，可在其表 面之雜質濃度係低於其他部分内者之方式下，以第一導電 型雜質進行摻雜，或者，上述之整個表面半導逋層，可在 上述第一導電型雜質之均勻雜質濃度中進行摻雜，以及接 著再以第二導電型雜質進行摻雜，以便降低上述之第一導 電型雜質濃度。在上述之整個表面半導體層，在上述第一 本紙張尺度適用中國國家標丰（CNSJA4规格<210 X 297公釐） ----------- -----訂---------線- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消费合作社印製 ； 16 經濟部智慧財產局員工消費合作社印製 A7 _______B7_ 五、發明說明（14 ) 導電型雜質之均勻雜質濃度中進行摻雜之情況中，上述第 一導電型雜質之濃度，最好約為lxl〇i* atoms/cxn3至lxl〇2〇 atoms/cm3左右。反之，在其表面内之雜質濃度較低之情 況中，上述第一導電型雜質在其表面内之濃度，最好約為 lxlO15 atoms/cm3至 lxlO18 atoms/em3左右。 其次，在該表面半導體層上面，形成一閘極絕緣薄膜 和一閘極電極。該等閘極絕緣薄膜和閘極電極，在形成上 〜可依據一般MOS電晶體之形成方法》 在ii)之步驟中，係使用該閘極電極做為一光革，植入 第二導電型雜質離子，以形成彼等第二導電型源極和汲極 區域。該第二導電型雜質之類型，可為一N-型或P-型，以 及可使用上述之雜質。該等泺極和汲極區域之深度，可依 據上述表面半導體層之薄膜厚度做調整，以及在一厚度為 150 nm至200 nm左右之表面半導娌層的情況中，其深度 最好為100 nm至150 nm左右。舉例而言，在使用碟之情 況中，其所用之方法中，磷離子係在1〇 keV至25 keV之加 速能董下，以及在 lxlO15 atoms/cm2 至 4xl015 atoms/cm2 左 右之刺量下4植入，而最後成為lxl〇20atoms/cm3至lxl〇21 atoms/cm3左右之雜質ί農度。而且，在使用砰之情況中， 其所用之方法中，砷離子係在20 keV至50 keV之加速能量 下，以及在 lxlO15 atoms/cm2 至 4xl015 atoms/cm2左右之劑 量下被植入。在此一關係+，該等泺極和汲極區域，可在 一具有LDD區域或一 DDD區域之結搆中形成。 在iii)之步騍中，使用該閘極電極做為一光覃，使第 本紙張尺度適用中囤國家棉箏（CNS)A4規格<210 X 297公藿） 17 ----— — — — —---- 裝!1訂.· — ·!—!^^ (請先閱讀背面之注意事項再填寫本頁-· A7 B7 五、發明說明（15) 二導電型雜質離子植入更深*此可降低上述第二導電型源 極和汲極區域下方之第一導電型表面半導艘層的第一導電 型雜質濃度，因而形成上述之第一導電型高濃度雜質擴散 區域，其即彼等第二導電型泺極和汲極區域間之一第一導 電型通道區域，以及係鄰接上述之埋入絕緣薄膜，而上述 之第一導電型雜質濃度，係較上述通道區域之表面内者為 高。舉例而言，在上述表面半導體層係由一厚度為150 nm 至200 nm左右之多晶矽形成，以及上述閘極電柽係由一 厚度為200 mn左右之多晶矽形成之情況中，上述第二導 電型雜質之離子植入運作，係在150 keV至170 keV之加速 能量下，以及在 lxlO13 atoms/cm2至5xl014 atoms/cm2左右 之劑量下被執行•而最後成為lxlO15 atoms/cm3至lxlO17 atoms/cm3左右之第一導電型雜質濃度。在使用砷之情況 中，其離子埴入運作，係在320 keV至380 keV之加速能量 下，以及在1x10丨3 atoms/cm2至5xl014 atoms/cm2左右之劑 董下被執行。 就此點而言，於該等閘極絕緣薄膜和閘極電極，在i) 步驟中形成之前，上述之第一導電型雜質濃度，並未令其 在上述表面半導艘層之表面内，使低於上述埋入絕緣薄膜 之相鄭處者的情況中，其在iii)步驟中之第二導電型雜質 之離子植入運作中，其所選離子種類和加速能董，最好可 使彼等離子通過該等閘極絕緣薄膜和閘極電極，而到達上 述形成該閘極電極之區域内之表面半導艘層的表面，以及 最好能調整該等JVJ極電極和閘極絕緣薄膜之薄膜厚度。反 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公« ) {請先83讀背面之注意事項再填窝本頁> ---- 經濟部智慧財產局員工消费合作社印製 Γ ^ Jr , i J ^ · ^1 ϋ Βϋ At— ϋ 9 w1 I ^^1 1 n n n i n n ϋ n n BB— >^i ϋ n 18 經濟部智慧財產局員工消費合作社印製 A7 ___B7____ 五、發明說明（Ιό) 之’在未形成閣極電極之區域内，彼等植入之雜質離子， 係通過該等源極和汲極區域，而到達該等源極和汲極區域 與上述埋入絕緣薄膜間之表面半導體層，藉以降低該等源 極和汲極區域下方之表面半導體層的第一導電型雜質滚度 0 下文將參照諸圊，說明一依本發明所製具有一3〇1結 構之半導艘裝置的第一實施例。 第一實施例 第1圖係顆示一具有一 SOI結構之NMOSFET。在第1 围中’一埋入絕緣薄膜2和一表面梦層3，係要壓在一石夕基 質1上面，亦即，所用係一S〇I結構。彼等較上述表面矽 層3為薄之N-型源極和汲極區域6、7,係形成在上述SOI 結構基質之表面梦層3的表面内》— P-型表面通道4，係安 排在上述表面矽層3之表面内，以及係在該等源極和汲極 區域6、7中間。而立，彼等雜質濃度低於該表面通道4者 之低？農度雜質擴散區域8、9，係形成在該等源極和沒極區 域6、7之下方的表面矽層3内。此外，一雜質濃度高於該 表面通道4者之Ρ-型高濃度雜質擴散區域5，係形成在上述 Ρ-型表面通道4之下方，以及係在該等源極和汲極區域6、 7中間。上述雜質濃度之輪廓，係顯示在第2圖中。上述高 違度雜質擴散區域5，係連接至一外部電壓ι〇β此外，一 閘極電極11 ’係經由一閘極絕緣薄膜24,形成在上述之表 面通道4上面。 在此一關係中’所述一如第3圓中所示之NMOSFET， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱〉 -------------裝 it —--訂----— — ——— 線 (請先閱讀背面之注$項再填寫本頁> 19 經濟部智慧財產局員工消t合作社印製 A7 B7 五、發明說明（17) 可使用一 CMOSFET。 在第3圈中所示之CMOSFET中，一較上述表面矽層3 為厚，且延伸及一埋入絕緣薄膜2之隔離區域13,係形成 在上述之表面矽層3内，以使一NMOS區域與一;PMOS區域 相隔離。上述之隔離區域13，可防止該等NMOS與PMOS 間之干擾（舉例而言，销死）。 而且，在該等NMOS區域與PMOS區域中，分別形成 有一較上述表面矽層3為薄之裝置隔離區域12,以及此等 裝置隅離區域12所分隔之多數NMOSFET和多數PMOSFET ，係分別形成在該等NMOS區域舆一 PMOS區域内。彼等 多數NMOSFET之P-型高濃度雜質擴散區域5，係藉彼等安 排在上述裝置隔離區域12下方之P-型高濃度雜質擴散區域 5a，而彼此相連接，以及係在某一點處，與一外部電壓10 相連接，而彼等多數PMOSFET之N·型高濃度雜質擴散區 域15，係藉彼等安排在上述裝置隔離區域12下方之N-型 高濃度雜質擴散區域15a，而彼此相連接，以及係在某一 點處，舆一外部電壓20相連接· 一 PMOSFET大«上係具有舆上述NMOSFET相同之構 造，其與NMOSFET所不同者，僅在於導電性之型式爾， 亦即，其具有P·型泺極和汲極區域16、17、一N-型通道區 域14、N-型低濃度雜質擴散區域18、19、一N-型高濃度 雜質擴散區域15、一閘極絕緣薄膜和閘極電極21，以及如 同NMOSFET之情況一樣，係與一外部電壓20相連接》 上述具有此類構造之MOSFET，係具有下列諸優點。 本紙張尺度適用+國B家櫟準（CNS)A4燒格（210 X 297公着） 20 --------------------訂---------線- (請先Μ讀背面之注意事項再填寫本頁) A7 B7 2 經濟部智慧財產局員工消費合作社印製 五、發明說明（18) (a) 該等源極和没極區域6、7、16、17之接面電容，可藉 該等低濃度雜質擴散區域8、9、18、19之完全空泛而降低 。 (b) 由於其表面梦層3可較上述具有一完全空泛之s〇l結構 的表面矽層為厚，一程序餘裕可較大，因而該表面矽層3 可容易被製造。 (c) 雖然與一完全空泛之s〇i結構較，—次臨界之擺動較大 ，一故界電壓可藉該等外部電壓1〇、20,控制一施加至一 通道本體之電壓來做調整，而使一OFF洩漏電流降低。 (d) 該等M0SFET係藉彼等高濃度雜質擴散區域5、15，連 接至該等外部電壓1〇、20,以及該等高濃度雜質擴散區域 5、15’可形成為多數相鄰共享之共用丼區β所以，此可 消除提供_外部區域供施加一電壓至基質之需要，因而可 縮小該M0SFET之面積。而且，該等電晶體之佈線，可使 其與一體式CMOS者相當、 (e) 該等表面通道4、14下方之高濃度雜質擴散區域5' 15 ，係具有極低之電阻值，因而可消除一 RC延遲，以及舉 例而言’在有一閘極電壓施加時，彼等表面通道4、14之 電位中的暫態現象。 下文將說明上述具有一 SOI結構之MOSFET的特性。 首先’由於上述具有該SOI結構之M0SFET，並非總是完 全空泛，其OFF電流將無法藉S因素之降低而降低。然而 ’其臨界電壓可在該M0SFET啟通或啟斷時，藉上述表面 碎層3内之高濃度雜質擴散區域5,而加以控制。 本紙張尺度適用中困國家標準<CNS)A4規格（210 * 297公釐} 21 ----l—！if 裝-------丨訂•丨！ I! _線 (請先閱讀背面之注意事項再填寫本頁) B7_ 五、發明說明（19) (請先閱讀背面之注意事項再填寫本頁> 亦即’誠如第4困t所示，依據上述具有該SOI結構 之MOSFET的Ids-Vg特性曲線，在該閘極電極之w/L為2私 m/0.35仁m以及Vds=0.6V之情況中，當一施加至其基質之 電整Vb為0V時，一低臨界電壓可被產生，以及一高低臨 界電壓可藉使一基質接點斷開而產生。所以，舉例而言， 在一般之運作中’該MOSFET之臨界電壓，可藉調整上述 施加至其基質之電壓’以產生一高期動電容，而降低至約 為〇.IV左右或以下，以及在一〇FF之狀態期間，該MOSFET 之眩界電壓’可藉調整上述施加至其基質之電壓，以降低 其OFF洩漏電流’而增加至〇.6v左右或以上。 一井區電阻值Rw，如第3圖中所示，可藉適當調整其 閘極下方之高濃度區域5的濃度，和其裝置隔離薄膜下方 之高濃度區域5a的濃度，來加以決定。所以，上述之井區 電阻值Rw’係如下文所述，考慮到一基質電流和一ac暫 態現象之效應，而加以決定* 經濟部智慧財產局員工消费合作社印製 通常，在一井區内所形成之一 M0SFET，係如第5(a) 圖中所示，距離一井區接點Cw為S之情況中，上述之井區 電阻值Rw，係如下列之公式所示，需完全被降低，以避 免如第5(b)圖和第5(c)圖中所示，因一基質電流lsub所造 成之歐姆電壓降所致之順向偏壓。
Vb+RwxIsub<Vjon= 0.6V 上述之井區電阻值Rw，係依據該井區之佈線和電阻 值而定。 第6圊係顯示在一井區之薄膜電阻變化為300Ω /sqr.、 22 本紙張尺度適用中团a家標旱（CNS)A4规格<210 X 297公釐> 經濟部智慧財產局員工消費合作社印製 A7 ___B7_ 五 '發明說明（20 ) ΙΟ3 Ω /sqr.、3χ103 Ώ /sqr.、ΙΟ4 Ω /sqr.、…時，其井區電阻 值Rw和該MOSFET與一井區接點間之距離S間的關係。在 此一關係中，在此一 MOSFET係由一低電麼（Vdd :小於1V) 加以運作之情況中，該MOSFET之基質電流Isub係極小， 亦即，不大於10 nA/卩m，因而上述具有10/zm之閘極寬 度之MOSFET的基質電流Isub，係不大於100 nA，以及上 述MOSFET之井區電阻值Rw，係不大於1〇6Ω。所以，該 — MOSFET適足以應用至一低電壓所運作之類型的裝置中， 其中之井區的薄膜電阻，係不大於2000 Ω/sqr.。 此外，為產生一與一井區接點有關之AC暫態效應， 將需要一低的井區電阻值Rw，和一低的井區電容Cw。此 一條件可以下列之公式表示：
RwCw τ=-«ΐτ 2 此處，tr為一信號之上昇時間。舉例而言，就一具有 50 psec或以下之tr的快速信號而言，RwxCw<<K)0 psec。 ~ 在上述井區電阻值Rw為2000 Ω左右或以下，以及
Cw<<5x10 — mF之一般情況中，其可以表示成一次近似之下 列公式：
Rw ·Cw«^~— *5 <2·tr Tbox 此等關係可用做該等井區厚度和井區電阻值之設計準 則。通常，就一高速運作之電路而言，其RwxCw時間常 數，在該井區接點之設計上，係強加有一更為嚴格之條件 本紙張尺度適用中困國家標準（CNS)A4規格（210 X 297公* > 23 ^pr - -It il·— ί n ϋ ϋ n I ϋ ϋ tt 訂---------線 (請先閱讀背面之注意事項再填寫本頁) A7 B7 1439295 五、發明說明（21) 〇 下文將說明第1圖中所示NMOSFET之製造方法。 首先，誠如第7(a)圖中所示，一SOI基質在製備上， 係在一碎基質1上面，要壓一厚度為50 nm至500 nm左右 、由Si02製成之埋入絕緣薄膜2，和一厚度為150 nm至200 nm左右之表面矽層3。就此點而言，一較該表面矽層3為 厚，而可使各NMOSFET相隔離之裝置隔離區域（未示出） ，係藉一 LOCOS方法、一溝道方法、等等，形成在上述 之表面妙層3上面。 接著，舉例而言，在30 keV之加速能量下，以及在 2xl014 atoms/cm2之劑量下，將硼離子植入進上述之表面 矽層3内，以及接著在900°C下退火60分鈸，以形成一具有 1〇19 atoms/cm3或以上之硼離子濃度的P-型高濃度雜質擴 散區域5。此高濃度雜質擴散區域5,係要製作一具有低線 接電阻和低接點電阻之電晶艘所必需》 接著，誠如第7(b)圊所示，一厚度為10 nm之氣化物 薄膜25，係形成在該表面矽層3上面，以及彼等As離子22 ，係在20 keV之加速能量下，以及在lxlO14 atoms/cm2之 劑量下，經由上述之氧化物薄膜25，植入進上述之表面> 層3内β該等As離子22，可抵消上述高濃度雜質擴散區域 5之表面内的部份雜質，以形成一雜質濃度約為lxl〇u atoms/cm3至lxlO17 atoms/cm3左右之Ρ·型表面通道4。此可 產生一具有0.1 V之臨界電壓而可供低電壓運作（ON狀態） 使用之裝置》 本紙張尺度適用t國國家標準（CNS)A4规格（210 * 297公* ) (锖先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局負工消t合作社印製 ϋ I — - - --*T-»J« ϋ i I l I n n n 1 I I ϋ n n n n n - - ϋ ϋ n - I ϋ n 五、發明說明（22) A7 B7 接者’誠如第7(c)圈所示，在該表面發層3上面，形 成一閘極絕緣薄膜24 ◊此閘極絕緣薄膜24之厚度，就一具 有次半微米通道長度之裝置 而言，約為4 nm至8 nm左右 β —厚度為200 nm之多晶矽薄膜，係形成在該閘極絕緣 薄膜24上面’以及係藉一平版印刷技術及蝕刻技術，進行 圖樣製作，以形成一閘極電極11。接著，使用該閘極電極 U做為一光革，將As離子23植入進上述之表面矽層3内。 此離子植入運作，係在320 keV之加速能量下，以及在 lxlO14 atoms/cm2之劑量下被執行，以抵消上述高濃度雜 質擴散區域5，在該等源極和汲極區域6、7和埋入絕緣薄 膜2之接面附近的部份雜質，终使形成彼等具有ul〇15 atoms/cm3至lxl〇17 atoms/cm3之雜質濃度的低濃度雜質擴 散區域8、9 »進而在40 keV之加速能量下，以及在4xl〇t5 atoms/cm2之劑量下，植入彼等磷離子，以抵消上述高濃 度雜質擴散區域5，在該表面矽層3之表面上面的雜質，並 且轉換一導電性型式。此终可形成彼等具有lxl〇2〇 atoms/cra3至lxl〇21 atoms/cm3之雜質濃度的Ν·型源極和汲 極區域ό、7。 在此一方式下，誠如第1圖中所示，在該等源極和汲 極區域6、7下方，將可形成上述之Ρ-型低濃度雜質擴散區 域8、9。 就此點而言，以上之程序可在與上述PMOSFET相同 之時刻被執行。而且，一通道本體之連接及一通道本艘之 接點，可在與一般性體式CMOS程序相同之方式下形成， 本紙張尺度適用_國國家標準（CNS)A4规格（210 * 297公釐〉 --------— ！_! · 11 ! I 訂—1 — ·!· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慈財產局貝工消費合作社印製 25 艇 439295 A7 B7 經濟部智慧財產局員工消f合作社印製 五、發明說明（23 ) 以及彼等係藉金屬結線相連接，而完成一半導體裝置。 第二實施例 此較佳實施例之一具有一 SOI結構的NMOSFET，係 與上述第一實施例具有一 SOI結構的NMOSFET相同，所 不同者在於，彼等具有如同表面通道4之雜質濃度的p-型 雜質擴散區域8a、9a，係如第8圖中所示，形成在該等N-型源極和没極區域6、7下方之表面硬層3a内》 下文將說明第8圖中所示具有SOI結構之NMOSFET的 製造方法。首先’製備如同第一實施例之S0I基質，以及 在一表面矽層3内，形成一P-型高濃度雜質擴散區域5。 其後，誠如第9圖中所示，在該表面矽層3之表面上面 ，形成一閘極絕緣薄膜24和一間極電極11。其次，使用該 閘極電極11做為一光罩，將磷離子25植入進上述閘極電極 11下方之表面通道4内，以及同時進入上述表面矽層3之表 面和一埋入絕緣薄膜2的鲂近•此離子植入運作，係在15〇 keV之加速能量下，以及在ΐχΐ〇14 atoms/cm2之劑量下被執 行’以抵消上述之高濃度雜質擴散區域5，在該等P-型表 面通道4内和表面發層3之接面舆埋入絕緣薄膜2的附近内 的部份雜質，终使形成彼等具有ixl〇17 atoms/cm3之雜質 濃度的P-型表面通道4和雜質擴散區域8a、9a。而且，在40 keV之加速能量下，以及在4xl015 atoms/cm2之刺量下，植 入彼等磷離子，以抵消上述高濃度雜質擴散區域5,在上 述表面矽層3之表面上面的雜質，並且轉換一導電性型式 。此終可形成彼等具有lxlO2。atoms/cm3至lxl〇21 本紙張尺度適用中國國家搮準（CNS)A4規格<210 χ 297公釐） • 26 I——------i -----—訂 ί—丨！ ·線'ν· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消货合作社印製 A7 B7 五、發明說明（24 ) atoms/cm3之雜質漢度的N-型源極和没極區域6、7。 此將可在該等源極和汲極區域6、7下方，形成彼等與 第1困中所示具有SOI結構之MOSFET情況相同的P-型雜質 擴散區域8a、9a，以及可形成雜質濃度與此等雜質擴散區 域8a、9a相同之表面通道4，同時，較第一較佳實施例之 製造方法，減少更多之製造步驟。 一依據本發明所製具有一SOI結構之半導體裝置係包 — 含：一 SOI基質，其係由一埋入絕緣薄膜，和此埋入絕緣 薄膜上面之一第一導電型表面半導體層所構成；上述表面 半導體層内所形成之第二導電型源極和汲極區域；和一閘 極電極，其係經由該閘極絕緣薄膜，形成在該等源極與汲 極區域間之一第一導電型通道區域上方。由於該等源極和 汲極區域，係較該表面半導體層為薄，以及上述之通道區 域’係具有一第一導電型高濃度雜質擴散區域，其第一導 電型雜質濃度，係較上述通道區域之表面内者為高，以及 係鄰接上述之埋入絕緣薄膜，上述表面通道下方之高濃度 雜質擴散區域，將具有一極低之電阻值，因而可除去一 RC 延遲，以及舉例而言，在_閘極電壓施加其上時，彼等表 面通道4、14之電位中的暫態現象·此外，依據本發明， 該表面半導艏層在形成上，可具有相當大之厚度，此可使 一程序餘裕很大，以及可使一半導體裝置之製造容易。 而且’在該通道區域舆一電猓相連接之情況中，一施 加至該通道區域之電壓，可藉一外部電壓來加以控制。所 以’在一ON之狀態中，該半導體裝置之驅動能力，可加 本紙張尺度適用中S國家標準（CNS>A4规格（210* 297公釐〉 -----II---I I I ·1111111 *|!||||1 <請先閱讀背面之注意事項再填寫本頁> 27 經濟部智慧財產局員工消費合作社印製 B7___五、發明說明（25 ) 以提昇’以實現一低電壓之運作，以及在一 OFF之狀態中 ，一臨界電壓可受到調整，以降低一 OFF洩漏電流。 此外，在該等泺極和汲極區域與埋入絕緣薄膜間之表 面半導逋層’係完全空泛的情況中，該等猓極和汲極區域 之接面電容可使之降低。 此外’在該通道區域係經由一裝置隔離區域下方之高 濃度雜質擴散區域，與其鄰接之其他通道區域相速接，以 及係在某一點處連接上述之電源的情況中，其將不須施加 一控制電位之電壓至該基質’或特別提供一外部區域，來 控制該半導饉裝置之臨界電壓，此可缩小一佈線之面積。 而且’該電晶醴之設計佈線，可與上述艎式CMOS相同， 此可使該半導體裝置能有更高度之積髏化。 <請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國0家標準（CNS)A4规格（210 X 297公* ) W___ n I t n I 線 >----l!lc--------------- 28 五、發明說明（26 A7 B7 元件編號對照 1，30,50…矽基質 2,31，5卜·埋入絕緣薄膜 3,3a…表面碎層 4…P-型表面通道 4,321>，40,53."通道區域 5…本體區域 5，15…高濃度雜質擴散區域 5a…P-型高濃度雜質擴散區域 6,7…N-型泺極和淡極區域 8,9…低濃度雜質擴散區域 8a，9a…P-型雜質擴散區域 10…外部電壓 11，21，33,43〜閘極電極 12…裝置隔離區域 13…隔離區域 14…N-型通道區域 15，15a…N-型高濃度雜質擴散 區域 16，17…P-型源極和汲極區域 18,19·_’Ν-型低濃度雜質擴散區域 20…外部電壓 22,23…As離子 24…閘極絕緣薄膜 25…磷離子 32,52…表面半導艟層 32a，41，42…泺極/汲極區域 44···本餿接點區域 45…裝置絕緣薄膜 46…路徑 54…偏壓電路 (請先閱讀背面之注意事項再填寫本頁) 裝 -線. 經濟部智慧財產局員工消費合作社印製 29 本紙張尺度適用_國0家棵準（CNS)A4规格（21〇χ 297公爱）

Claims (1)

  1. A8B8C8D8 ”年）月>3日 ^^43 92 9 5 補充|_ 六、申請專利範圍 1· 一種具有SOI結構之半導體裝置，其包含： (請先閱讀背面之注意事項再填寫本頁) 一 SOI基質’其具有一埋入絕緣薄膜，和此埋入絕 緣薄膜上面之一第一導電型表面半導體層； 上述表面半導艘層内所形成之第二導電型源極和 汲極區域；和 一閘極電極，其係經由一閘極絕緣薄膜，形成在該 等源極與汲極區域間之一第一導電型通道區域的上方’ 其中，該等源極和汲極區域，係較該表面半導體層 為薄，以及上述表面半導體層内之通道區域，係具有一 其第一導電型雜質浪度較上述通道區域之表面内者為 高、而與上述埋入絕緣薄膜相鄰接之第一導電型高濃度 雜質擴散區域， 2.如.申請專利範圍第1項所述之半導髏裝置，其中之第一 導電型高濃度雜質擴散區域，係具有一 lxio18 atoms/cm3至ljtl020 atoms/cm3之雜質i農度，以及其通道 區域之表面區域，係具有一lxlO15 atoms/cm3至lxl〇18 atoms/cm3之雜質激度。 經濟部智慧財產局員工消費合作社印製 3·如申請專利範圍第1或2項所述之半導體裝置，其中之通 道區域係與一電源相連接，而可調整或改變一電晶體之 特性β 4.如申請專利範圍第1項所述之半導艟裝置，其中，在一 ON狀態中，有一偏壓施加至其通道區域’藉以降低一 臨界電壓之絕對值，以及在一OFF狀態中’其通道區域 係設定在一浮接狀態，藉以降低一洩漏電流β 30 本紙張尺度適用中國囲家標準（CNS)A4規格（210 * 297公釐） .經濟邨智慧財產局員工消费合作社印製 A8 B8 C8 .1.. D8 … 六、申請專利範圍 5. 如申請專利範園第1項所述之半導體裝置，其中，在一 OFF狀態中，有一偏壓施加至其通道區域，藉以降低一 臨界電流之絕對值，以及在一 ON狀態中，其通道區域 係設定在一浮接狀態，藉以降低上述之臨界電壓。 6. 如申請專利範圍第1項所述之半導體裝置，其中，彼等 源極和汲極區域舆埋入絕緣薄膜間之表面半導體層，係 使完全空泛。 7. 如申請專利範面第1項所述之半導體裝置，其係構成一 CMOSf 路。 8. 如申請專利範園第3項所述之半導體裝董，其中該半導 SI裝置的通道區域，係經由一裝置絕緣區域下方所形成 之高濃度雜質擴散區域，與彼等相鄰之通道區域相連接 ，以及係在某一位置處連接至一電源。 9. 一種具有SOI結構之半導體裝置的製造方法，此方法所 包含之步牌有： ：f i) 在一基質上面，形成一埋入絕緣薄膜和一第—導 電型表面半導艘層’以及在該表面半導《層上面，形成 一閘極絕緣薄膜和一閘極電極； ii) 使用該閘極電極做為一光罩，植入第二導電型雜 質離子，以形成彼等第二導電型源極和汲極區域；以及 iii) 使用該閘極電極做為一光罩，使第二導電型雜 質離子植入更深，以降低上述第二導電型涿極和汲極區 域下方之第_導電型表面半導艘層的第一導電型雜質 濃度，因而形成一第一導電型高濃度雜質擴散區域，其 本紙張尺度適用t國國家標率（CNS)A4规格（210*297公釐） ---- I I I--------------訂·1 ------ (猜先閲讀背面之注意事項再填寫本頁) 31
    六、申請專利範圍 即彼等第二導電型源極和汲極區域間之第一導電型通 道區域’以及係鄰接上述之埋入絕緣薄膜，而上述之第 一導電型雜質濃度，係較上述通道區域之表面内者為高 〇 10. 如申請專利範圍第9項所述具有S〇I結構之半導體裝置 的製造方法，其中，在步称i)中形成彼等閘極絕緣薄膜 和閘極電極前，上述之第二導電型雜質，係僅椬入進上 述第一導電型表面半導體層之表面，藉以降低該表面之 第一導電型雜質濃度。 11. 如申請專利範圍第9項所述具有SOI結構之半導體裝置 的製造方法’其中之第二導電型雜質離子，係在步驟iu) 中'施加一加速能量，使該第二導電型雜質離子，經由 彼等閘極絕緣薄膜和閘極電極，到達上述表面半導體層 之表面，而被棱入。 12. 如申請專利範圍第9項所述具有SQI结構之半導體裝置 的製造方法，其中’在步驟i)中之第一導電型表面半導 體層，係包含低擴散之雜質。 — — —— — — —— I I —.1 · I I----I 11111 1»1 (請先《讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 32 本紙張尺度適用+國Η家棵準（CNS〉A4規格（210 X 297公釐〉
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