CN1256521A - “绝缘体上的硅”结构的半导体装置 - Google Patents

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Abstract

提供一种具有下述的衬底掺杂剖面分布的SOI结构的半导体装置,通过采用该衬底掺杂剖面分布,能在工作状态下为了实现MOSFET的低电压工作而将阈值电压设定得较低,在关断状态下为了降低关断漏泄电流而将阈值电压设定得较高。该SOI结构的半导体装置包括:SOI衬底;源/漏区6、7;以及栅绝缘膜24和栅电极11,源/漏区6、7的厚度比表面半导体层3的厚度薄,沟道区具有第1导电型高浓度杂质扩散层5。

Description

“绝缘体上的硅”结构的半导体装置
本发明涉及具有SOI(绝缘体上的硅)结构的半导体装置，更详细地说，涉及在具有高浓度杂质扩散层的SOI衬底上形成的、特别是可应用于低电压工作的集成电路中的半导体装置。
最近的CMOS电路实现了低电压工作，但对于这样的低电压工作(Vdd＜1.5V)的实现来说，为了使构成CMOS电路的MOSFET具有足够的工作裕量，必须使其阈值电压(Vth)减少到电源电压(Vdd)的约1/4以下。
但是，如果阈值电压下降，则MOSFET的关断(OFF)漏泄电流按照下式的关系以指数函数的方式增加。
Idoff＝Io×10-Vth/S
Io≈2×10-7Amp/μm S = In 10 • dVgs d ( InIds ) = ( In 10 ) • kT q ( 1 + Cd Cox ) ≈ 90 mV / dec - - - - - · · · ( 1 ) (在此，Idoff是关断时(Vg＝0)的漏电流，I0是Vg＝Vth时的漏电流，S是亚阈值(subthreshold)的斜率(S因子)，Cd是耗尽层电容，Cox是栅电容)。
按照该关系可知，晶体管的工作电压与LSI(大规模集成电路)的备用(Standby)电流间存在折衷的关系。
因此，由于在阈值电压低的MOSFET中产生大的备用电流，故对于低电压、低功耗和电池工作的LSI等来说，是不实用的。
作为解决这样的低阈值电压与关断漏泄电流的折衷的问题的方法，考虑了控制工作状态和备用状态下的MOSFET的阈值电压的方法，即，在晶体管的工作状态下为了实现MOSFET的低电压工作将阈值电压设定得较低，在关断状态下为了降低关断漏泄电流将阈值电压设定得较高。
但是，在SOI衬底上形成MOSFET的情况下，具有完全的电介质分离、无锁定(latch-up-free)等几个优点，同时，特别是对于完全被耗尽的SOI结构的MOSFET来说，由于表面半导体层的沟道区足够薄以致全部被耗尽，故Cd＝0，在室温下可将S因子减少到60mV/dec。由此，可降低关断电流。
但是，低阈值电压的折衷，只是移向更低的电压。
此外，作为控制阈值电压的方法之一，例如在IEEE中提出了在SOI结构的衬底上形成的DTMOS(动态阈值MOS)。如图10中所示，该DTMOS具有下述结构：在硅衬底30上形成埋入绝缘膜31和表面半导体层32，在表面半导体层32上形成栅电极33，同时，在表面半导体层32中形成了源/漏区32a和沟道区32b。此外，栅电极33与沟道区32b导电性地连接。利用这样的结构，可将电压直接施加到沟道区32b上，因此，可控制沟道的阈值电压。
但是，在该DTMOS中存在下述问题：由于在每个晶体管中沟道区32b与栅电极33直接连接，故必须另外设置沟道区32b与栅电极33的接点，导致布局面积的增大，同时使制造工序变得复杂。再者，为了避免漏泄电流，工作电压Vdd必须比源/衬底间的二极管的截止(turning off)电压(0.6V)低很多，也存在应用面受到限制的问题。
再者，作为另一例，在特开平9-246562号公报中提出了图11中示出的SOI结构的MOS型半导体装置。该半导体装置的结构是这样的：在表面半导体层中形成栅电极43的同时，在表面半导体层上形成源/漏区41、42和沟道区40，并具备体接触区44和导电性地连接沟道区40与体接触区44的通路46，该体接触区44通过元件分离膜45与源区41邻接。利用这样的结构，可将电压直接施加到沟道区40上，因此，可控制沟道的阈值电压。
但是，在这样的结构中，由于在包围晶体管的区域中形成了连接沟道区40与体接触区44的通路46，故存在必须有较大的半导体装置的设计面积的问题。
此外，作为又一例，在特开平9-36246号公报中提出了图12中示出的半导体装置。在该半导体装置中，在硅衬底50上形成埋入绝缘膜51和表面半导体层52，在表面半导体层52上形成了MOS晶体管，该MOS晶体管的沟道区53分别与偏置电路54连接，由此，可将电压直接施加到沟道区53上，因此，可控制沟道的阈值电压。
但是，在该半导体装置中，与上述同样，由于在每个晶体管中与偏置电路连接，故存在需要较大的面积的问题。
按照本发明，提供一种SOI结构的半导体装置，该半导体装置由下述部分构成：层叠埋入绝缘膜和第1导电型的表面半导体层而构成的SOI衬底；在上述表面半导体层上形成的第2导电型源/漏区；以及通过栅绝缘膜在该源/漏区间的第1导电型沟道区上形成的栅电极，将上述源/漏区的厚度形成得比上述表面半导体层的厚度薄，上述沟道区具有将第1导电型杂质浓度在上述埋入绝缘膜附近设定得比其表面区域高的第1导电型高浓度杂质扩散层。
此外，按照本发明，提供一种上述SOI结构的半导体装置的制造方法，该制造方法的特征在于：(i)在衬底上形成埋入绝缘膜和第1导电型的表面半导体层，再者，在该表面半导体层上形成栅绝缘膜和栅电极，(ii)将该栅电极作为掩模来使用，通过注入第2导电型杂质离子，形成第2导电型源/漏区，(iii)接着，将该栅电极作为掩模来使用，通过将第2导电型杂质离子注入得较深，使第2导电型源/漏区下的第1导电型的表面半导体层的第1导电型杂质浓度降低，形成第1导电型高浓度杂质扩散层，该第1导电型高浓度杂质扩散层是在第2导电型源/漏区间的第1导电型沟道区，其第1导电型杂质浓度在埋入绝缘膜附近比其表面区域高。
图1是示出本发明的SOI结构的半导体装置的实施例的主要部分的概略剖面图。
图2是示出图1的半导体装置的沟道区的深度方向的杂质浓度的剖面分布的图。
图3是示出本发明的SOI结构的半导体装置构成CMOS的情况的实施例的主要部分的概略剖面图。
图4是示出说明本发明的SOI结构的半导体装置的特性用的Id-Vg曲线的图。
图5是说明本发明的SOI结构的半导体装置的特性用的MOSFET的平面图(a)、剖面图(b)和电路图(c)。
图6是示出说明本发明的SOI结构的半导体装置的特性用的阱电阻与阱接点-MOSFET间距离的关系的图。
图7是示出说明本发明的SOI结构的半导体装置的制造工序用的主要部分的概略剖面图。
图8是示出本发明的SOI结构的半导体装置的另一个实施例的主要部分的概略剖面图。
图9是说明图8的半导体装置的制造工序用的主要部分的概略剖面图。
图10是示出现有的SOI结构的半导体装置的主要部分的概略剖面图。
图11是示出现有的另一个半导体装置的主要部分的概略剖面图。
图12是示出现有的又一个SOI结构的半导体装置的主要部分的概略剖面图。
本发明的SOI结构的半导体装置主要由下述部分构成：层叠埋入绝缘膜和第1导电型的表面半导体层而构成的SOI衬底；其厚度比表面半导体层的厚度形成得薄的第2导电型源/漏区；配置在这些源/漏区间、具有将杂质浓度在埋入绝缘膜附近设定得比其表面区域高的第1导电型高浓度杂质扩散层的第1导电型沟道区；以及在该第1导电型沟道区上形成的栅电极。
本发明中的SOI衬底是通过在通常的支撑衬底上形成埋入绝缘膜、再在其上形成表面半导体层，在实现低功耗、高速工作方面有效的衬底，可举出作为键合SOI(BESOI)、SIMOX(利用氧注入的分离)型衬底等来使用的衬底。作为支撑衬底，可使用例如硅、锗等半导体衬底、GaAs、InGaAs等的化合物半导体、蓝宝石、石英、玻璃、塑料等绝缘性衬底等各种衬底。再有，作为支撑衬底，也可使用在上述支撑衬底上形成了晶体管或电容器等元件或电路等的衬底。
作为埋入绝缘膜，例如可举出SiO2膜、SiN膜等。此时的膜厚可考虑打算得到的半导体装置的特性、在使用所得到的半导体装置时的施加电压的幅度适当地进行调整，例如可举出约50nm～500nm。
表面半导体层是作为起到形成晶体管用的有源层的功能的半导体薄膜，可由硅、锗等的半导体、GaAs、InGaAs等的化合物半导体等薄膜来形成。其中，硅薄膜较为理想。表面半导体层的膜厚可考虑所得到的半导体装置的特性、可利用例如下述的晶体管的源/漏区的结深、表面半导体层表面的沟道区的深度、杂质浓度、在埋入绝缘膜的附近配置的高浓度杂质扩散层的深度、杂质浓度等各种参数进行适当的调整，例如，可举出约150nm～200nm。
如上所述，表面半导体层主要由下述部分构成：①其厚度比表面半导体层的厚度形成得薄的第2导电型源/漏区；②沟道区，由下述部分构成：在这些源/漏区间配置的表面沟道和在该表面沟道的正下方且在埋入绝缘膜附近将杂质浓度设定得比表面沟道高的第1导电型高浓度杂质扩散层；以及③低浓度杂质扩散层，在与第1导电型高浓度杂质扩散层邻接的同时配置在第2导电型源/漏区的正下方，具有与表面沟道同等程度或比其低的第1导电型杂质浓度。
①第2导电型源/漏区，例如可含有与表面半导体层的导电型相反的导电型的、浓度为约1×1020～1×1021原子/cm3的杂质来形成。再有，该源/漏区可在沟道一侧的源/漏区端部具有LDD结构那样的低浓度的区域、或相同浓度的区域、或高浓度的区域，该区域的结深比源/漏区的结深稍浅。此外，源/漏区的深度可根据所得到的半导体装置的特性等适当地进行调整，但可定为表面半导体层的膜厚(例如，200nm)的50％左右，具体地说，为80nm～150nm，特别是约100nm～150nm。
②沟道区在深度方向上，如图2中所示，具有杂质在表面沟道和高浓度杂质扩散层急剧地变化的掺杂剖面分布。即，如果将表面沟道的第1导电型杂质浓度设为Na、埋入绝缘膜附近的高浓度杂质扩散层的第1导电型杂质浓度设为Nb，则将杂质浓度设定为Nb＞＞Na。这些杂质浓度可根据表面半导体层的膜厚、表面沟道的厚度、高浓度杂质扩散层的厚度等适当地进行调整，但例如可举出，表面沟道的第2导电型杂质浓度Na约为1×1015～1×1018原子/cm3，埋入绝缘膜附近的高浓度杂质扩散层的第1导电型杂质浓度Nb约为1×1018～1×1020原子/cm3。此外，表面沟道的厚度、高浓度杂质扩散层的厚度可根据表面半导体层的膜厚等适当地进行调整，但例如可举出，分别约为30nm～150nm，50nm～150nm。再有，由于在表面沟道中，通过设定为满足下述(2)式的条件的膜厚、杂质浓度，能使本发明的半导体装置中的表面沟道层4以完全耗尽的方式工作，故是较为理想的： Tb < 4 &bull; &epsiv; &bull; &phi; F q &bull; Na - - - - - &CenterDot; &CenterDot; &CenterDot; ( 2 ) (式中，Tb是表面沟道的厚度，ε是构成表面半导体的半导体的介电系数，φF是费米电位，q是单位电荷量)。
此外，在高浓度杂质扩散层中，最好设定为满足下述(3)式的膜厚、杂质浓度： Xd < 4 &bull; &epsiv; &bull; Vbi q &bull; Nb - - - - - &CenterDot; &CenterDot; &CenterDot; ( 3 ) (式中，Xd是高浓度杂质扩散层的厚度，Vbi是自建电压)。再有，也可将高浓度杂质扩散层作为在表面半导体层中形成的阱来形成。
再者，此时的本发明的SOI结构的半导体装置中的阈值电压Vth可用下述(4)式来表示： Vth = Vfb + 2 &bull; &phi; F &bull; ( 1 + Cb Cox ) + q &bull; Na &bull; Tb 2 &bull; Cox - ( Cb Cox ) &bull; Vb - - - - - &CenterDot; &CenterDot; &CenterDot; ( 4 ) (式中，Vfb是平带电压，Cb可用ε/Tb来表示，Cox是栅绝缘膜的电容，Vb是对体区(图1中的区域5)施加的电压)。按照该式，因为阈值电压Vth与对基板施加的电压Vb显现出直线的关系，故可知，容易利用对体区施加的电压Vb来控制阈值电压Vth。
③最好将配置在源/漏区的正下方的第1导电型低浓度杂质扩散层的第1导电型杂质浓度设定成能降低源/漏区的结电容，例如，该浓度与表面沟道的浓度为同等程度，或最好比其低，具体地说，约为1×1015～1×1017原子/cm3，能以约50nm～150nm的厚度来形成埋入绝缘膜附近的高浓度杂质扩散层的第1导电型杂质浓度。此外，低浓度杂质扩散层意味着完全耗尽、即源/漏区的下方、即从源/漏区的结面到表面半导体层与埋入绝缘膜的界面为止完全被耗尽的状态。
通过以这种方式将低浓度杂质扩散层控制为完全耗尽的状态，由于在源/漏区下扩展的耗尽层电容与埋入绝缘膜的电容串联地连接，故可降低源/漏结电容、即晶体管的负载电容，于是可实现装置本身的低功耗、高速化。
此外，本发明的SOI结构的半导体装置具有由在表面半导体层上形成的源/漏区和在沟道区上形成的栅绝缘膜和栅电极构成的晶体管。栅绝缘膜可以通常起到作为栅绝缘膜的功能的材料和膜厚来形成。栅电极可利用多晶硅；W、Ta、Ti、Mo等高熔点金属的硅化物、由这些硅化物(例如，MoSi2、WSi2)和多晶硅构成的多晶硅硅化物(polycide)及其它金属等，以膜厚约150nm～300nm来形成。再有，考虑到因下述的源/漏区形成引起的杂质的横方向的扩散等，栅电极也可有用绝缘膜构成的侧壁隔离层。
再有，在作为阱来形成上述的高浓度杂质扩散层的情况下，在该阱内形成多个晶体管，最好利用LOCOS(局部)氧化膜和槽元件分离膜将各晶体管分离开。最好将这些LOCOS氧化膜和槽元件分离膜的膜厚形成得比表面半导体层的膜厚薄。由此，高浓度杂质扩散层在LOCOS氧化膜和槽元件分离膜的正下方扩展，利用该高浓度杂质扩散层，可导电性地将邻接的半导体装置的沟道区相互间连接起来。再有，可利用半导体装置的尺寸、工作电压等适当地调整此时的在LOCOS氧化膜和槽元件分离膜的正下方扩展的高浓度杂质扩散层，但为了控制对于表面沟道下的高浓度杂质扩散层施加的电压、半导体装置、即MOSFET的阈值电压，其膜厚和杂质浓度是重要的。例如，在表面半导体层的膜厚约为150nm～200nm的情况下，可将元件分离膜厚定为约50nm～150nm，可将高浓度杂质扩散层的杂质浓度定为与表面沟道下的高浓度杂质扩散层同等程度的杂质浓度。此外，可使互相连接的多个沟道区在1个部位与电源连接，由此，可控制沟道区的阈值电压，可调整或改变电特性。再有，作为控制沟道区的阈值电压的方法，例如，可举出下述的方法，在晶体管的激活时(导通时)施加偏置电压，在备用时(关断时)处于浮置(floating)状态，或在导通时处于浮置(floating)状态，在备用时施加偏置电压。由此，可在导通时使阈值电压的绝对值减少，使驱动能力提高，另一方面，可在关断时使漏泄电流或消耗电流减少。
本发明的SOI结构的半导体装置在工序(i)时，首先，在衬底上形成埋入绝缘膜和第1导电型的表面半导体层。关于在衬底上形成埋入绝缘膜的方法，可利用已知的方法、例如使用硅烷气体和氧气等的CVD法等来形成。
第1导电型的表面半导体层，可按照在该领域已知的半导体层的形成方法，以所希望的膜厚来形成。
此外，将表面半导体层作成第1导电型的方法不作特别限定，可以是一边掺第1导电型杂质一边形成表面半导体层的方法，也可以是在形成了表面半导体层后通过对表面半导体层注入第1导电型杂质等来掺杂的方法。此时的第1导电型杂质在P型的情况下，可举出硼、BF2、铝、镓、铟等，但最好是具有能进行扩散的准确控制的低扩散系数的镓、铟等。另一方面，在N型的情况下，可举出磷或砷等。再有，在对表面半导体层掺第1导电型杂质时，可以均匀的浓度对整个表面半导体层进行掺杂，也可以降低表面半导体层的表面的杂质浓度的方式进行掺杂，也可在以均匀的浓度对整个表面半导体层进行掺杂后，通过掺第2导电型的杂质，使第1导电型的杂质浓度降低。此时的第1导电型的杂质浓度，在以均匀的浓度对整个表面半导体层进行掺杂的情况下，最好约为1×1018～1×1020原子/cm3。另一方面，在以降低表面半导体的表面的杂质浓度的方式进行掺杂的情况下，表面的杂质浓度最好定为约1×1015～1×1018原子/cm3。
其次，在表面半导体层上形成栅绝缘膜和栅电极。栅绝缘膜和栅电极的形成，可按照通常的形成MOS晶体管的方法来形成。
在工序(ii)中，将栅电极作为掩模来使用，通过注入第2导电型杂质离子，形成第2导电型源/漏区。此时的第2导电型杂质可以是N型或P型的任一种导电型，可使用与上述的杂质同样的导电型。源/漏区的深度可根据表面半导体层的膜厚等来调整，但例如表面半导体层的膜厚约为150nm～200nm的情况下，其深度最好是约100nm～150nm。例如，在使用磷的情况下，可举出下述的方法，通过以约10～25keV的加速能量、约1×1015～4×1015原子/cm2的剂量进行离子注入，最终使杂质浓度约为1×1020～1×1021原子/cm3。此外，在使用砷的情况下，可举出下述的方法，以约20～50keV的加速能量、约1×1015～4×1015原子/cm2的剂量进行离子注入。
再有，源/漏区也可用具有LDD区或DDD区域的结构来形成。
在工序(iii)中，将栅电极作为掩模来使用，将第2导电型杂质离子注入得较深。由此，可使第2导电型源/漏区下的第1导电型的表面半导体层的第1导电型杂质浓度降低，结果，可形成第1导电型杂质浓度在埋入绝缘膜附近比其表面区域高的第1导电型高浓度杂质扩散层，该第1导电型高浓度杂质扩散层是第2导电型源/漏区间的第1导电型沟道区。可举出下述的方法，例如在表面半导体层约为150nm～200nm、栅电极由约200nm的膜厚的多晶硅来形成的情况下，通过使用磷，以约150～170keV的加速能量、约1×1013～5×1014原子/cm2的剂量进行此时的第2导电型的杂质的离子注入，最终使第1导电型的杂质浓度约为1×1015～1×1017原子/cm3。此外，在使用砷的情况下，可举出下述的方法，以约320～380keV的加速能量、约1×1013～5×1014原子/cm2的剂量进行离子注入。
再有，在工序(i)中的栅绝缘膜和栅电极的形成前，表面半导体层的表面的第1导电型杂质浓度没有比埋入绝缘膜附近的第1导电型杂质浓度低的情况下，关于工序(iii)中的第2导电型的杂质的离子注入，最好选择在栅电极存在的区域中离子贯通栅电极和栅绝缘膜、到达表面半导体层的表面上的加速能量、离子种类，同时也调整栅电极和栅绝缘膜的膜厚。另一方面，在不存在栅电极的区域中，可贯通源/漏区，到达源/漏区与埋入绝缘膜之间的表面半导体层，使源/漏区下的表面半导体层的第1导电型杂质浓度降低。
以下，根据附图，说明本发明的SOI结构的半导体装置的实施例。
实施例1
在图1中示出SOI结构的NMOSFET。
在图1中，在硅衬底1上层叠埋入绝缘膜2和表面硅层3，使用了SOI结构的衬底。
在SOI结构的衬底的表面硅层3的表面内形成了比表面硅层3的膜厚薄的N型源/漏区6、7。在表面硅层3的表面上、即源/漏区6、7间，配置了P型的表面沟道4。此外，在源/漏区6、7正下方的表面硅层3内形成了将杂质浓度设定得比表面沟道4低的P型的低浓度杂质扩散层8、9。再者，在P型的表面沟道4的正下方、即在低浓度杂质扩散层8、9间，如图2的杂质浓度的剖面分布中所示那样，形成了将杂质浓度设定得比表面沟道4高的P型的高浓度杂质扩散层5，该高浓度杂质扩散层5与外部电压10连接。此外，通过栅绝缘膜24在表面沟道4上形成了栅电极11。
再有，在以上所述中，说明了1个NMOSFET，但如图3中所示，也可以是CMOSFET。
图3的CMOSFET中，在表面硅层3中形成了具有表面硅层3的膜厚以上的膜厚并到达埋入绝缘膜2的分离区13，将NMOS区和PMOS区分离开。利用该分离区，可避免NMOS与PMOS的相互干扰(例如，锁定等)。
在这些NMOS区和PMOS区中分别形成比表面硅层3的膜厚薄的膜厚的元件分离区12，分别形成了由这些元件分离区12分离的多个NMOSFET和PMOSFET。
多个MOSFET的P型和N型的高浓度杂质扩散层5、15分别利用配置在元件分离区12下的P型或N型的高浓度杂质扩散层5a、15a共同地连接，分别在1个部位与外部电压10、20连接。
PMOSFET与上述的NMOSFET导电型不同，除此之外，具有实际上相同的结构，即，具有由P型的源/漏区16、17、N型的沟道区14、N型的低浓度杂质扩散层18、19、N型的高浓度杂质扩散层15、栅绝缘膜和栅电极21构成的结构，与NMOSFET同样，与外部电压20连接。
具有这样的结构的MOSFET具有以下的优点。
(a)利用低浓度杂质扩散层8、9、18、19的完全耗尽，可降低源/漏区6、7、16、17的结电容。
(b)由于表面硅层3的膜厚可比完全耗尽的SOI结构的表面硅层的膜厚厚，故可扩展工艺裕量，制造变得容易。
(c)亚阈值虽然比完全耗尽型的SOI大，但通过控制由外部电压10、20产生的对于沟道体(channel body)的施加电压，可调整阈值电压，以便减少关断漏泄电流。
(d)可利用高浓度杂质扩散层5、15进行与外部电压10、20的连接，由于该高浓度杂质扩散层5、15在邻接的多个晶体管间可作为共同的阱区来形成，故为了提供衬底电压不需要占用外部区域，可缩小占用面积。此外，可使晶体管的设计配置成为与体CMOS同等的程度。
(e)由于表面沟道4、14的正下方的高浓度杂质扩散层5、15的电阻非常低，故可消除RC延迟、及例如在施加栅电压时的表面沟道4、14的电位的过渡现象。
以下，说明上述的SOI结构的MOSFET的特性。
首先，由于上述的SOI结构的MOSFET不一定是完全耗尽型的，故虽然不能通过使S因子减少来降低关断电流，但利用在表面硅层3中的高浓度杂质扩散层5，可控制MOSFET的导通/关断工作时的阈值电压。
即，如图4中所示，按照上述的SOI结构的MOSFET的Id-Vg特性，在栅电极的W/L＝2μm/0.35μm、Vds＝0.6V的情况下，如果将对衬底施加的电压Vb定为0V，则可得到低的阈值电压，通过使衬底接点断开，可得到高的阈值电压。因此，例如，通过在正常工作期间内调整对衬底施加的电压，使MOSFET的阈值电压下降到约0.1V以下，可发挥高的驱动能力，另一方面，通过在关断状态期间内调整对衬底施加的的电压，使MOSFET的阈值电压增加到约0.6V以上，可使关断漏泄电流减少。
如图3中所示，通过适当地调整栅下的高浓度区域5和元件分离膜下的高浓度区域5a的浓度，可决定阱电阻Rw。因而，考虑了以下的衬底电流的效应和AC过渡现象来决定该阱电阻Rw。
一般来说，在阱内形成的MOSFET与阱接点Cw如图5(a)中所示，在离开距离S的情况下，如图5(b)和(c)中所示，为了避免成为因衬底电流Isub引起的欧姆的电压降产生的源结中的正向偏置，如以下的(5)式所示，阱电阻Rw必须足够低。Vb+Rw·Isub＜Vjon0.6V
                                         …(5)
阱电阻Rw依赖于布局和阱的电阻率。图6示出使阱的薄层电阻变化到300Ω/sqr.、103Ω/sqr.、3×103Ω/sqr.和104Ω/sqr.时的阱电阻Rw与MOSFET-阱接点间距离S的关系。再有，这里的MOSFET，在低电压工作(Vdd～约1V)下，由于衬底电流非常小，约为10nA/μm以下，故在栅宽度W为10μm的MOSFET中，衬底电流Isub约为100nA以下，阱电阻Rw为106Ω以下。因此，对例如阱的薄层电阻约为2000Ω/sqr。以下的低电压工作的器件来说，也可充分地得到应用。
再者，为了得到关于阱接点的AC的过渡效应，必须有低的阱电阻Rw和低的阱电容Cw。该条件可由下述的(6)式示出： &tau; w = Rw &bull; Cw 2 < < tr - - - - - &CenterDot; &CenterDot; &CenterDot; ( 6 ) (这里，tr表示信号的上升时间)。例如，对于tr约为50psec以下那样的高速的信号，Rw·Cw＜＜100psec。在阱电阻Rw约为2000Ω以下、Cw＜＜5×10-14F的典型的情况下，Rw·Cw可由下述的(7)式表示： Rw &bull; Cw &ap; &epsiv; ax &bull; &rho; w Tbox &bull; S 2 < 2 &bull; tr - - - - - &CenterDot; &CenterDot; &CenterDot; ( 7 ) 这些关系可作为设计阱的厚度和阱电阻的准则。一般来说，对于高速的工作电路，Rw·Cw时间常数对阱接点的设计提出严格的条件。
以下，说明图1中示出的NMOSFET的制造方法。
首先，如图7(a)中所示，使用在硅衬底1上层叠由膜厚约为50nm～500nm的SiO2构成的埋入绝缘膜2和膜厚约为150nm～200nm的表面硅层3而形成得SOI衬底。再有，利用LOCOS法或槽法等在该表面硅层3中形成了具有比表面硅层3厚的膜厚的分离区的、用于分离各NMOSFET的元件分离区(图中未示出)。
其次，例如，以约30keV、2×1014原子/cm2的剂量对表面硅层3进行硼离子注入，其次，通过进行900℃、60分钟的退火，形成硼离子的浓度为1019原子/cm3以上的P型的高浓度杂质扩散层5。该高浓度杂质扩散层5对于为了使晶体管具有低的布线电阻和低的接点电阻是必要的。
其次，如图7(b)中所示，在表面硅层3的表面上形成膜厚约为10nm的氧化膜25，通过该氧化膜25，以20keV、1×1014原子/cm2的剂量对表面硅层3的表面注入砷离子22。该砷离子22抵消高浓度杂质扩散层5的表面的杂质的一部分，结果，形成设定了约1×1016～1×1017原子/cm3的杂质浓度的p型的表面沟道4。由此，可得到对于低电压工作(导通状态)来说阈值电压为0.1V的器件。
接着，如图7(c)中所示，在表面硅层3上形成栅绝缘膜24。该栅绝缘膜24的膜厚在亚半微米的沟道长度的器件中约为4nm～8nm。在栅绝缘膜24上形成膜厚约为200nm的多晶硅膜，利用光刻和刻蚀技术进行图形刻蚀，形成栅电极11。其次，将栅电极11作为掩模来使用，对表面硅层3注入砷离子23。通过以320keV、约1×1014原子/cm2的剂量进行离子注入，抵消高浓度杂质扩散层5中的源/漏区6、7与埋入绝缘膜2的结附近的杂质的一部分，结果，形成设定了约1×1015～1×1017原子/cm3的杂质浓度的p型的低浓度杂质扩散层8、9。此外，通过以40keV、约4×1015原子/cm2的剂量进行磷离子注入，抵消高浓度杂质扩散层5中的表面硅层3的表面的杂质，再使该导电型变换，结果，形成设定了约1×1020～1×1021原子/cm3的杂质浓度的N型的源/漏区6、7。
由此，如图1中所示，可在源/漏区6、7的正下方形成P型的低浓度杂质扩散层8、9。
再有，上述工序可与PMOSFET同时进行。此外，沟道体连接和沟道体接点的形成与一般的体CMOS工艺同样进行，通过用金属布线进行连接，就完成半导体装置。
实施例2
本实施形态的SOI结构的NMOSFET，如图8中所示，在N型的源/漏区6、7的正下方的表面硅层3a中形成了设定为与表面沟道4同等的杂质浓度的P型的杂质扩散层8a、9a，除此以外，与实施例1的SOI结构的NMOSFET相同。
说明图8的SOI结构的NMOSFET的制造方法。
首先，使用与实施例1相同的SOI衬底，在表面硅层3中形成P型的高浓度杂质扩散层5。
其后，如图9中所示，在表面硅层3的表面上形成栅绝缘膜24、栅电极11。其次，将栅电极11作为掩模来使用，对栅电极11正下方的表面硅层3的表面和与埋入绝缘膜2的结附近同时注入磷离子25。通过以150keV、约1×1014原子/cm2的剂量进行此时的离子注入，抵消高浓度杂质扩散层5中的表面沟道4和表面硅层3与埋入绝缘膜2的结附近的杂质的一部分，结果，形成设定为约1×1017原子/cm3的杂质浓度的p型的表面沟道4和杂质扩散层8a、9a。此外，通过以40keV、4×1015原子/cm2的剂量进行磷离子注入，抵消高浓度杂质扩散层5中的表面硅层3a的表面的杂质，再使该导电型变换，结果，形成设定了约1×1020～1×1021原子/cm3的杂质浓度的N型的源/漏区6、7。
由此，可比实施例1的制造方法减少制造工序，而且与图1中示出的SOI结构的MOSFET相同，可在源/漏区6、7的正下方形成P型的杂质扩散层8a、9a，同时，可形成具有与杂质扩散层8a、9a大致同等程度的杂质浓度的表面沟道4。
按照本发明的SOI结构的半导体装置，由下述部分构成：层叠埋入绝缘膜和第1导电型的表面半导体层而构成的SOI衬底；在上述表面半导体层上形成的第2导电型源/漏区；以及通过栅绝缘膜在该源/漏区间的第1导电型沟道区上形成的栅电极，由于将上述源/漏区的厚度形成得比上述表面半导体层的厚度薄，上述沟道区具有将第1导电型杂质浓度在上述埋入绝缘膜附近设定得比其表面区域高的第1导电型高浓度杂质扩散层，由于表面沟道的正下方的高浓度杂质扩散层的电阻非常低，故可消除RC延迟、及例如在施加栅电压时的表面沟道4、14的电位的过渡现象。而且，按照本发明，由于可用比较厚的膜来形成表面半导体层，故可扩展工艺裕量，制造变得容易。
此外，在将沟道区与电源连接来构成的情况下，可利用外部电压来控制沟道区的施加电压，因此，在导通时可使半导体装置的驱动能力提高，可实现低电压工作，同时，可调整阈值电压，以便在关断时降低关断漏泄电流。
再者，在源/漏区与埋入绝缘膜之间的表面半导体层完全耗尽的情况下，可降低源/漏区的结电容。
此外，在沟道区通过在元件分离区正下方形成的高浓度杂质扩散层与互相邻接的沟道区连接，而且在1个部位上与电源连接的情况下，由于没有必要为了供给衬底电压而控制电位或控制半导体装置的阈值而特意占用外部区域，故可缩小占有面积。此外，可使晶体管的设计配置成为与体CMOS同等的程度，可谋求进一步的高集成化。

Claims (11)

1.一种SOI结构的半导体装置，该半导体装置由下述部分构成：层叠埋入绝缘膜和第1导电型的表面半导体层而构成的SOI衬底；在上述表面半导体层上形成的第2导电型源/漏区；以及通过栅绝缘膜在该源/漏区间的第1导电型沟道区上形成的栅电极，其特征在于：
将上述源/漏区的厚度形成得比上述表面半导体层的厚度薄，
上述沟道区具有将第1导电型杂质浓度在上述埋入绝缘膜附近设定得比其表面区域高的第1导电型高浓度杂质扩散层。
2.如权利要求1中所述的半导体装置，其特征在于：
第1导电型高浓度杂质扩散层的杂质浓度为1×1018～1×1020原子/cm3，沟道区的表面区域的杂质浓度为1×1015～1×1018原子/cm3。
3.如权利要求1或2中所述的半导体装置，其特征在于：
将沟道区连接到电源上，以便能够调整或改变晶体管的电特性。
4.如权利要求1～3的任一项中所述的半导体装置，其特征在于：
在导通状态下为了使阈值电压的绝对值减少，对沟道区施加偏压，在关断状态下为了减少漏泄电流，将沟道区设定为浮置状态。
5.如权利要求1～3的任一项中所述的半导体装置，其特征在于：
在关断状态下为了使阈值电流的绝对值减少，对沟道区施加偏压，在导通状态下为了减少阈值电压，将沟道区设定为浮置状态。
6.如权利要求1～5的任一项中所述的半导体装置，其特征在于：
使源/漏区与埋入绝缘膜之间的表面半导体层完全耗尽而构成。
7.一种半导体装置，其特征在于：
通过在元件分离区正下方形成的高浓度杂质扩散层将权利要求3中所述的半导体装置的沟道区与互相邻接的沟道区连接，而且在1个部位上与电源连接。
8.一种权利要求1所述的SOI结构的半导体装置的制造方法，其特征在于：
(i)在衬底上形成埋入绝缘膜和第1导电型的表面半导体层，再者，在该表面半导体层上形成栅绝缘膜和栅电极；
(ii)将该栅电极作为掩模来使用，通过注入第2导电型杂质离子，形成第2导电型源/漏区；以及
(iii)接着，将该栅电极作为掩模来使用，通过将第2导电型杂质离子注入得较深，使第2导电型源/漏区下的第1导电型的表面半导体层的第1导电型杂质浓度降低，
由此，形成第1导电型高浓度杂质扩散层，该第1导电型高浓度杂质扩散层是在第2导电型源/漏区间的第1导电型沟道区，其第1导电型杂质浓度在埋入绝缘膜附近比其表面区域高。
9.如权利要求8中所述的SOI结构的半导体装置的制造方法，其特征在于：
在工序(i)中，在形成栅绝缘膜和栅电极之前，只对第1导电型的表面半导体层的表面注入第2导电型杂质，使该表面的第1导电型杂质浓度降低。
10.如权利要求8中所述的SOI结构的半导体装置的制造方法，其特征在于：
在工序(iii)中，以贯通栅绝缘膜和栅电极并到达表面半导体层的表面的加速能量注入第2导电型杂质离子。
11.如权利要求8中所述的SOI结构的半导体装置的制造方法，其特征在于：
通过使其含有低扩散杂质来形成工序(i)中的第1导电型的表面半导体层。
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