CN102938418B - 抑制辐射引起的背栅泄漏电流的soi器件及其制备方法 - Google Patents

Abstract

本发明公开了一种抑制辐射引起的背栅泄漏电流的SOI器件及其制备方法。本发明的SOI器件包括：衬底、埋氧层、半导体体区、栅区、源区和漏区、栅侧墙、轻掺杂漏LDD区以及防泄漏区；防泄漏区凹陷在埋氧层内，并且位于半导体体区之下。本发明光刻SOI器件的埋氧层形成凹陷区，外延生长半导体材料并对其分区域进行掺杂，形成防泄漏区，位于中间的第二部分为重掺杂区，不易被辐射在埋氧形成的带正电的陷阱电荷反型，可以有效地抑制辐射引起的SOI器件的背栅泄漏电流，增加了SOI器件在辐射环境下的可靠性。本发明只需要在常规SOI器件的制备过程中引入光刻、外延及离子注入掺杂等常规工艺方法，因此，工艺流程简单且与现有的工艺技术兼容。

Description

抑制辐射引起的背栅泄漏电流的SOI器件及其制备方法

技术领域

本发明涉及SOI器件，具体涉及一种抑制辐射引起的背栅泄漏电流的SOI器件及其制备方法。

背景技术

绝缘衬底上的硅（Silicon-On-Insulator）SOI在顶层硅和衬底之间引入了一层埋氧层，从而SOI场效应晶体管相比于传统体硅器件，具有寄生电容小，器件功耗低的优点，且SOI器件消除了闩锁效应，在高性能超大集成电路、高速存贮设备、低功耗电路、高温传感器等领域具有极其广阔的应用前景。现有技术中的SOI器件包括：衬底、埋氧层、半导体体区、栅区、源区和漏区、栅侧墙和轻掺杂漏LDD区；其中，埋氧层位于衬底之上，半导体体区及源区和漏区位于埋氧层之上，并且半导体体区位于源区和漏区之间，LDD区位于半导体体区的两侧顶端，栅区位于半导体体区之上，两个栅侧墙分别位于栅区的两侧并在LDD区之上，如图1所示。但是现有的SOI器件组成的电子系统应用在空间辐射环境、核辐射环境、模拟源环境和地面辐射环境时，尽管埋氧层抑制了衬底的脉冲电流的干扰，但光子、电子及高能离子等带电离子还是会在SOI器件的埋氧层产生严重的电离损伤。随着半导体技术的发展，SOI的栅氧化层厚度小于10纳米，SOI器件在栅氧化层的电离损伤对SOI器件性能的影响可以忽略不计，但是SOI器件的厚埋氧层却依然对辐射的电离损伤十分敏感。在辐射环境下，带电离子在埋氧层引入陷阱电荷。SOI器件的埋氧层是二氧化硅，不同工艺生成的SOI基片的埋氧层中的陷阱对空穴的俘获效率（trapping efficient）相比于对电子的俘获效率大二到三个数量级，所以埋氧层中电子的俘获可以忽略。辐射电离损伤产生的空穴陷入在埋氧层中会使背栅下的沟道发生反型，如果该反型通道连接SOI器件的源区和漏区则会在SOI器件正常工作时引入泄漏通道。电离损伤效应在SOI器件埋氧层中产生泄漏通道会造成SOI器件截止态泄漏电流及器件功耗的增加，并会引起一系列的可靠性问题。如何提高SOI器件的抗辐射特性，以改善整个互补金属氧化物半导体CMOS集成电路的抗辐照特性，成为现阶段亟待解决的一个总剂量辐照可靠性问题。

因此改善SOI器件的结构以抑制背栅泄漏通道的形成，对研究SOI抗辐射加固电路有着十分重要的意义。

发明内容

为了抑制SOI器件间由辐射生成的泄漏电流对SOI集成电路造成的可靠性和功耗等问题，在SOI原有的器件结构上，本发明提出具有新结构的SOI器件来改善器件的辐射响应。

本发明的一个目的在于提出一种抑制辐射引起的背栅泄漏电流的SOI器件。

本发明的SOI器件包括：衬底、埋氧层、半导体体区、栅区、源区和漏区、栅侧墙和轻掺杂漏LDD区；其中，埋氧层位于衬底之上，半导体体区及源区和漏区位于埋氧层之上，并且半导体体区位于源区和漏区之间，LDD区位于半导体体区的两侧顶端，栅区位于半导体体区之上，两个栅侧墙分别位于栅区的两侧并在LDD区之上；进一步，包括防泄漏区，防泄漏区凹陷在埋氧层内，并且位于半导体体区之下。

本发明的SOI器件刻蚀埋氧层形成一个凹陷区，此凹陷区的厚度为10纳米到20纳米，在此凹陷区外延生长上半导体材料，并对半导体材料离子注入进行掺杂，形成防泄漏区。防泄漏区的长度与半导体体区的长度相同，厚度为10纳米到20纳米。防泄漏区采用的半导体材料与半导体体区的材料相同；掺杂类型与半导体体区的掺杂类型相同。按照掺杂浓度的不同，防泄漏区分为三个部分：第一部分、第二部分和第三部分；其中，第一部分和第三部分位于防泄漏区的两端，分别靠近源区和漏区，两者之间为第二部分；第一部分和第三部分的掺杂浓度与半导体体区的掺杂浓度相同，同为轻掺杂；第二部分的掺杂浓度与源区和漏区的掺杂浓度相同，同为重掺杂。第一部分和第三部分的长度与LDD区的长度相等。

本发明的另一个目的在于提供一种上述抑制辐射引起的背栅泄漏电流的SOI器件的制备方法。

本发明的抑制辐射引起的背栅泄漏电流的SOI器件的制备方法，包括以下步骤：

1）准备SOI基片，包括衬底、埋氧层和上层区；

2）利用第一光刻版，采用光刻技术，留出埋氧层中的凹陷区的图形，刻蚀上层区，控制刻蚀时间和刻蚀深度，在埋氧层中形成凹陷区；

3）在凹陷区外延生长一层半导体材料；

4）第一次离子注入，对埋氧层中的凹陷区外延生长的半导体材料形成轻掺杂；

5）淀积一层绝缘体材料作为第二次离子注入的阻挡层；

6）利用第二光刻版，进行第二次光刻，刻蚀形成将要进行重掺杂的防泄漏区的第二部分的窗口；

7）第二次离子注入，形成重掺杂的防泄漏区的第二部分，同时形成轻掺杂的第一部分和第三部分，从而形成防泄漏区；

8）腐蚀掉阻挡层；

9）第二次外延生长半导体材料，CMP平坦化；

10）分别按常规方法制备SOI器件的栅区、栅侧墙、LDD区、源区和漏区。

其中，在步骤2）中，凹陷区的厚度为10纳米到20纳米。

在步骤3）和9）中，外延生长的半导体材料与上层区的半导体材料相同。

在步骤4）和7）中，离子注入的掺杂类型与半导体体区的掺杂类型相同

本发明的SOI器件，凹陷在埋氧层的防泄漏区的第二部分掺杂类型与半导体体区的掺杂类型相同，掺杂的浓度与源区和漏区的掺杂浓度相同，为重掺杂区。由于SOI器件的源区和漏区与防泄漏区同为重掺杂区，如果两个重掺杂区直接相临，虽然也能起到抑制辐射在SOI器件产生的泄漏电流问题，但是此时SOI器件的源区和漏区分别与防泄漏区形成耗尽区，在耗尽区电场较大时，耗尽区很容易发生载流子通过能带的遂穿效应，从而会使SOI器件的背界面引入寄生电流。为了减小载流子通过能带的遂穿效应，本发明在靠近SOI器件的源区和漏区的两侧引入两个掺杂类型与半导体体区相同的轻掺杂区—第一部分和第三部分。由于其中防泄漏区的第二部分为重掺杂区，不易被辐射在埋氧形成的带正电的陷阱电荷反型。即使轻掺杂的防泄漏区的第一部分和第三部分被反型生成自由载流子，SOI器件正常工作时，埋氧层与第一部分和第三部分的载流子在SOI器件源区和漏区间移动时仍需跨越由于第二部分重掺杂所产生的势垒。所以本发明可以有效地抑制辐射引起的SOI器件的背栅泄漏电流，增加了SOI器件在辐射环境下的可靠性。

本发明的优越性：

光刻SOI器件的埋氧层形成凹陷区，在凹陷区外延生长半导体材料并对其分区域进行掺杂，形成防泄漏区。由于其中防泄漏区的第二部分为重掺杂区，不易被辐射在埋氧形成的带正电的陷阱电荷反型。即使轻掺杂的防泄漏区的第一部分和第三部分被反型生成自由载流子，SOI器件正常工作时，埋氧层与第一部分和第三部分的载流子在SOI器件源区和漏区间移动时仍需跨越由于第二部分重掺杂所产生的势垒，从而可以有效地抑制辐射引起的SOI器件的背栅泄漏电流，增加了SOI器件在辐射环境下的可靠性。本发明只需要在常规SOI器件的制备过程中引入光刻、外延及离子注入掺杂等常规工艺方法，因此，工艺流程简单且与现有的工艺技术兼容。

附图说明

图1为现有技术中的SOI器件的剖面图；

图2为本发明提出的抑制辐射引起的背栅泄漏电流的SOI器件的剖面图；

图3（a）至（k）为本发明的SOI器件的制备方法的一个实施例的剖面图。

具体实施方式

下面结合说明书附图，根据实施例详描述本发明的实施方式。

图1为现有技术的SOI器件的剖面图，如图所示，本发明的CMOS器件包括衬底1、埋氧层2、半导体体区3、栅区5、源区和漏区6、栅侧墙7以及LDD区8。

图2为本发明提出的SOI器件的剖面图，如图所示，本发明的CMOS器件包括衬底1、埋氧层2、半导体体区3、防泄漏区、栅区5、源区和漏区6、栅侧墙7以及LDD区8。

以N型金属氧化物半导体NMOS晶体管为例来说明本发明的抑制辐射引起的背栅泄漏电流的SOI器件的制备方法，包括以下步骤：

1）准备SOI基片，包括衬底1、材料采用二氧化硅的埋氧层2和材料采用硅的上层区03，如图3（a）所示；

2）利用第一光刻版，采用光刻技术，留出埋氧层2中的凹陷区04的图形，刻蚀上层区03，控制刻蚀时间和刻蚀深度，在埋氧层中形成凹陷区04，如图3（b）所示；

3）在凹陷区外延生长一层半导体材料041，如图3（c）所示；

4）第一次离子注入05，注入杂质为硼，如图3（d）所示，对埋氧层中的凹陷区外延生长的半导体材料041进行轻掺杂，形成轻掺杂区0411，如图3（e）所示；

5）化学气象淀积一层氮化硅材料作为第二次离子注入的阻挡层06，如图3（f）所示；

6）利用第二光刻版，进行光刻，刻蚀形成将要进行重掺杂的防泄漏区的第二部分的窗口，如图3（g）所示；

7）第二次离子注入07，注入杂质为硼，如图3（h）所示，从而形成重掺杂的防泄漏区的第二部分42，同时形成轻掺杂的第一部分和第三部分41和43；

8）腐蚀掉阻挡层06，如图3（i）所示；

9）第二次外延半导体材料08，CMP平坦化，如图3（j）所示。

10）分别按常规方法制作SOI器件的栅区5、栅侧墙7、LDD区8、源区和漏区6，如图3（k）所示。

最后需要注意的是，公布实施方式的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附的权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。

Claims (8)

1.一种抑制辐射引起的背栅泄漏电流的SOI器件，所述包括：衬底(1)、埋氧层(2)、半导体体区(3)、栅区(5)、源区和漏区(6)、栅侧墙(7)和轻掺杂漏LDD区(8)；其中，埋氧层(2)位于衬底(1)之上，半导体体区(3)及源区和漏区6位于埋氧层(2)之上，并且半导体体区(3)位于源区和漏区(6)之间，LDD区(8)位于半导体体区(3)的两侧顶端，栅区(5)位于半导体体区(3)之上，两个栅侧墙(7)分别位于栅区(5)的两侧并在LDD区(8)之上，其特征在于，所述SOI器件进一步包括防泄漏区，所述防泄漏区凹陷在埋氧层(2)内，并且位于半导体体区(3)之下；所述防泄漏区按照掺杂浓度的不同，分为三个部分：第一部分(41)、第二部分(42)和第三部分(43)；其中，所述第一部分(41)和第三部分(43)位于防泄漏区的两端，分别靠近所述源区和漏区(6)，两者之间为第二部分(42)；第一部分和第三部分(41)和(43)的掺杂浓度与半导体体区(3)的掺杂浓度相同，同为轻掺杂；第二部分(42)的掺杂浓度与源区和漏区(6)的掺杂浓度相同，同为重掺杂。

2.如权利要求1所述的SOI器件，其特征在于，所述防泄漏区的长度与半导体体区(3)的长度相同，厚度为10纳米到20纳米。

3.如权利要求1所述的SOI器件，其特征在于，所述防泄漏区采用的半导体材料与半导体体区(3)的材料相同；掺杂类型与半导体体区(3)的掺杂类型相同。

4.如权利要求1所述的SOI器件，其特征在于，所述第一部分(41)和第三部分(43)的长度与LDD区(8)的长度相等。

5.一种权利要求1所述的抑制辐射引起的背栅泄漏电流的SOI器件的制备方法，其特征在于，所述制备方法包括以下步骤：

1)准备SOI基片，包括衬底、埋氧层和上层区；

2)利用第一光刻版，采用光刻技术，留出埋氧层中的凹陷区的图形，刻蚀上层区，控制刻蚀时间和刻蚀深度，在埋氧层中形成凹陷区；

3)在凹陷区外延生长一层半导体材料；

4)第一次离子注入，对埋氧层中的凹陷区外延生长的半导体材料形成轻掺杂；

5)淀积一层绝缘体材料作为第二次离子注入的阻挡层；

6)利用第二光刻版，进行第二次光刻，刻蚀形成将要进行重掺杂的防泄漏区的第二部分的窗口；

7)第二次离子注入，形成重掺杂的防泄漏区的第二部分，同时形成轻掺杂的第一部分和第三部分，从而形成防泄漏区；

8)腐蚀掉阻挡层；

9)第二次外延生长半导体材料，CMP平坦化；

10)分别按常规方法制备SOI器件的栅区、栅侧墙、LDD区、源区和漏区。

6.如权利要求5所述的制备方法，其特征在于，在步骤2)中所述凹陷区的厚度为10纳米到20纳米。

7.如权利要求5所述的制备方法，其特征在于，在步骤3)和9)中外延生长的半导体材料与上层区的半导体材料相同。

8.如权利要求5所述的制备方法，其特征在于，在步骤4)和7)中离子注入的掺杂类型与半导体体区的掺杂类型相同。