JP6123462B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
ゲート電極とウェル内に形成されたボディ領域とが電気的に接続されたDTMOS(Dynamic Threshold Voltage Metal Oxide Semiconductor)トランジスタが提案されている
。DTMOSトランジスタは、トランジスタをオンとするときのゲート電極への電圧印可に追随してボディ領域への電圧印加を行うことで閾値電圧が下がることにより、低電圧で高速動作する。
特開2000−91576号公報
DTMOSトランジスタを有する半導体装置の動作速度(回路スピード)を決めるパラメータには、DTMOSトランジスタのボディ容量及びボディ抵抗(ボディ領域の抵抗)がある。DTMOSトランジスタのボディ容量は、例えば、DTMOSトランジスタのボディ領域とウェルとの間の接合容量である。また、ボディ容量及びボディ抵抗は、ボディ領域の不純物濃度に応じて変動する。本件は、半導体装置が備えるボディ領域の不純物濃度を制御することにより、半導体装置の動作速度を向上する技術を提供することを目的とする。
本件の一観点による半導体装置は、第1の領域及び第2の領域を有する基板と、前記基板に形成され、前記第1の領域及び前記第2の領域のそれぞれを画定する素子分離絶縁膜と、前記基板内に形成されたウェルと、前記第1の領域の前記ウェル内であって、前記素子分離絶縁膜よりも浅い位置に形成された第1の導電型であって第1の不純物濃度を有する第1のボディ領域と、前記第2の領域の前記ウェル内であって、前記素子分離絶縁膜よりも浅い位置に形成された、前記第1の導電型であって、前記第1の不純物濃度とは異なる第2の不純物濃度を有する第2のボディ領域と、前記第1のボディ領域上に形成され、前記第1のボディ領域と電気的に接続された第1のゲート電極と、前記第2のボディ領域上に形成され、前記第2のボディ領域と電気的に接続された第2のゲート電極と、を備える。
本件の一観点による半導体装置の製造方法は、基板に素子分離絶縁膜を形成する工程と、前記基板内にウェルを形成する工程と、前記ウェル内であって、前記素子分離絶縁膜によって画定された第1の部分に第1の導電型であって第1の不純物濃度を有する第1のボティ領域を形成する工程と、前記ウェル内であって、前記素子分離絶縁膜によって画定された第2の部分に、前記第1の導電型であって前記第1の不純物濃度と異なる第2の不純物濃度を有する第2のボティ領域を形成する工程と、前記第1のボティ領域上に第1のゲート電極と、前記第2のボティ領域上に第2のゲート電極と、を形成する工程と、前記第1のゲート電極と前記第1のボディ領域とを電気的に接続する第1の導電性プラグ及び第1の配線と、前記第2のゲート電極と前記第2のボディ領域とを電気的に接続する第2の導電性プラグ及び第2の配線を形成する工程と、を備える。
本件によれば、半導体装置が備えるボディ領域の不純物濃度を制御することにより、半導体装置の動作速度を向上することができる。
図1Aは、DTMOSトランジスタのボディ抵抗及びボディ容量と、半導体装置の動作速度との関係を示す図である。 図1Bは、DTMOSトランジスタのボディ抵抗及びボディ容量と、半導体装置の動作速度との関係を示す図である。 図2は、ボディ抵抗及びボディ容量と、ボディ領域を形成する際の不純物のドーズ量との関係を示す図である。 図3は、DTMOSトランジスタの寄生RC等価回路を示す図である。 図4は、実施例1に係る半導体装置1の断面図である。 図5Aは、実施例1に係る半導体装置1の製造方法を示す平面図である。 図5Bは、実施例1に係る半導体装置1の製造方法を示す断面図であって、図5Aの一点鎖線X−X’間の断面を示している。 図6Aは、実施例1に係る半導体装置1の製造方法を示す平面図である。 図6Bは、実施例1に係る半導体装置1の製造方法を示す断面図であって、図6Aの一点鎖線X−X’間の断面を示している。 図7Aは、実施例1に係る半導体装置1の製造方法を示す平面図である。 図7Bは、実施例1に係る半導体装置1の製造方法を示す断面図であって、図7Aの一点鎖線X−X’間の断面を示している。 図8Aは、実施例1に係る半導体装置1の製造方法を示す平面図である。 図8Bは、実施例1に係る半導体装置1の製造方法を示す断面図であって、図8Aの一点鎖線X−X’間の断面を示している。 図9Aは、実施例1に係る半導体装置1の製造方法を示す平面図である。 図9Bは、実施例1に係る半導体装置1の製造方法を示す断面図であって、図9Aの一点鎖線X−X’間の断面を示している。 図10は、実施例1に係る半導体装置1の製造方法を示す断面図である。 図11は、実施例1に係る半導体装置1の製造方法を示す断面図である。 図12は、実施例1に係る半導体装置1の製造方法を示す断面図である。 図13は、実施例1に係る半導体装置1の製造方法を示す断面図である。 図14は、実施例1に係る半導体装置1の製造方法を示す断面図である。 図15は、実施例1に係る半導体装置1の製造方法を示す断面図である。 図16は、実施例2に係る半導体装置1の製造方法を示す断面図である。 図17は、実施例3に係る半導体装置1の製造方法を示す断面図である。 図18は、Spiceシミュレーションの検証結果を示す図である。 図19は、設計支援装置51のハードウェア構成図である。 図20は、設計支援装置51の機能ブロック図である。 図21は、設計支援装置51の処理を示すフローチャートである。
DTMOSトランジスタのボディ抵抗及びボディ容量と、半導体装置の動作速度との関係について説明する。図1A及び図1Bは、DTMOSトランジスタのボディ抵抗及びボディ容量と、半導体装置の動作速度との関係を示す図である。図1A及び図1Bの縦軸は、DTMOSトランジスタを用いて形成された複数のインバータ回路をリング状に接続したリングオシレータの発振周波数である。図1Aの横軸は、DTMOSトランジスタのボディ容量(Cbody)である。図1Bの横軸は、DTMOSトランジスタのボディ抵抗(Rbody)である。図1A及び図1Bに示すように、DTMOSトランジスタのボディ抵抗及びボディ容量が小さいほど、半導体装置の動作速度は速くなる。
図2は、ボディ抵抗及びボディ容量と、ボディ領域を形成する際の不純物のドーズ(Dose)量との関係を示す図である。図2の縦軸は、DTMOSトランジスタのボディ抵抗(Rbody)及びボディ容量(Cbody)である。図2の横軸は、ボディ領域を形成する際の不純物のドーズ量である。図2の黒い四角(■)がボディ抵抗を示しており、図2の白い丸(○)がボディ容量を示している。図2に示すように、ドーズ量が減少すると、ボディ抵抗は上昇し、ドーズ量が増加すると、ボディ抵抗は低下する。図2に示すように、ドーズ量が減少すると、ボディ容量は低下し、ドーズ量が増加すると、ボディ容量は上昇する。
ボディ領域を形成する際の不純物のドーズ量が低下すると、ボディ濃度(ボディ領域の不純物濃度)は低下し、ボディ領域を形成する際の不純物のドーズ量が増加すると、ボディ濃度は上昇する。したがって、ボディ濃度が低下すると、ボディ容量は低下するが、ボディ抵抗は上昇する。一方、ボディ濃度が上昇すると、ボディ抵抗は低下するが、ボディ容量は上昇する。このように、ボディ容量及びボディ抵抗は、ボディ濃度に対してトレードオフの関係がある。
また、スルーレート(Slew Rate)の値によって、ボディ容量及びボディ抵抗に与える
影響が異なる。スルーレートとは、信号の立ち上がり又は立ち下がりにおいて、規定電位差ΔVと、ΔV遷移するのに要する時間Δtとの比(ΔV/Δt)である。スルーレートの高低と、ボディ容量及びボディ抵抗との関係について説明する。図3は、DTMOSトランジスタの寄生RC等価回路を示す図である。DTMOSトランジスタは、信号線にボディ抵抗(Rbody)とボディ容量(Cbody)が接続されている。高スルーレートの場合、信号線の電位が急峻に変化するため、入力信号の遷移に対してボディ抵抗の出力端の電位(Vout)が追随できなくなる。したがって、出力電圧(Vout)の応答は、ボディ容量に貯まる電荷の過渡応答によって決まる。信号が入力された時点からの経過時間をtとすると、ボディ容量(Cbody)に貯まる電荷Q(t)について、以下の式(1)が成立する。
Figure 0006123462
式(1)を変形すると、出力電圧(Vout)について、以下の式(2)が成立する。
Figure 0006123462
式(2)に示すように、出力電圧(Vout)は、RC時定数によって決定される。出力
電圧(Vout)がRC時定数によって決定されるため、高スルーレートの場合、ボディ抵
抗(Rbody)及びボディ容量(Cbody)の両方が、出力電圧(Vout)に影響する。
ボディ濃度の変化に対するボディ抵抗の変化量と、ボディ濃度の変化に対するボディ容量の変化量とは異なっている。例えば、図2において、2.0E13/cm2以下のドー
ズ量で形成されたボディ領域を低濃度領域とし、2.0E13/cm2以上のドーズ量で
形成されたボディ領域を高濃度領域とする。図2に示すように、低濃度領域におけるボディ濃度の変化に対するボディ抵抗の変化量は、高濃度領域におけるボディ濃度の変化に対するボディ抵抗の変化量よりも大きい。一方、低濃度領域におけるボディ濃度の変化に対するボディ容量の変化量と、高濃度領域におけるボディ濃度の変化に対するボディ容量の
変化量とはほぼ同等である。低濃度領域では、ボディ濃度が低下することによって、ボディ容量が低下する影響よりも、ボディ濃度が低下することによって、ボディ抵抗が上昇する影響の方が大きい。そのため、高スルーレートの場合、高濃度の不純物を有するボディ領域を備えたDTMOSトランジスタを用いることによって、半導体装置の動作速度が向上する。
低スルーレートの場合、入力信号の遷移に対してボディ抵抗の出力端の電位(Vout)
が十分に追随できている状態にあり、入力信号の時間変化がRC時定数に比べて十分に長い。この場合、出力電圧(Vout)は、RC時定数ではなく、以下の式(3)及び(4)
に示すように、ボディ抵抗(Rbody)及びボディ容量のインピーダンス(Zc)によって決定される。
Figure 0006123462
Figure 0006123462
ボディ容量のインピーダンス(Zc)は数MΩであり、数十kΩのボディ抵抗(Rbody)に比べて、ボディ容量のインピーダンス(Zc)は十分に大きい。したがって、低スルーレートの場合、ボディ抵抗(Rbody)よりも、ボディ容量のインピーダンス(Zc)、つまり、ボディ容量(Cbody)の方が、出力電圧(Vout)に対する影響が大きい。その
ため、低スルーレートの場合、低濃度の不純物を有するボディ領域を備えたDTMOSトランジスタを用いることによって、半導体装置の動作速度が向上する。
以下、図面を参照して、実施形態に係る半導体装置及び半導体装置の製造方法について説明する。以下の実施例1から実施例4の構成は例示であり、実施形態の構成は、実施例1から実施例4の構成に限定されない。
〈実施例1〉
実施例1に係る半導体装置1及び半導体装置1の製造方法について説明する。実施例1では、半導体素子の一例であるDTMOSトランジスタを備える半導体装置1を例として説明する。図4は、実施例1に係る半導体装置1の断面図である。半導体装置1は、半導体基板2、素子分離絶縁膜3、DTMOSトランジスタ4A、4B、層間絶縁膜5、コンタクトプラグ6及び配線7を有している。コンタクトプラグ6は、導電性プラグの一例である。
半導体基板2は、例えば、シリコン(Si)基板である。シリコン基板は、バルク基板であってもよいし、SOI(Silicon on Insulator)基板であってもよい。半導体基板2は、DTMOSトランジスタ領域8A、8Bを有する。DTMOSトランジスタ領域8Aは、第1の領域の一例である。DTMOSトランジスタ領域8Bは、第2の領域の一例である。半導体基板2に素子分離絶縁膜3が形成され、半導体基板2にDTMOSトランジスタ領域8A、8Bが画定されている。素子分離絶縁膜3は、フルトレンチ(Full Trench)とも呼ばれる。第1のDTMOSトランジスタ領域8AにDTMOSトランジスタ4
Aが形成され、第2のDTMOSトランジスタ領域8BにDTMOSトランジスタ4Bが
形成されている。DTMOSトランジスタ4A、4Bの導電型(極性)は、Nチャネル型であってもよいし、Pチャネル型であってもよいが、DTMOSトランジスタ4A、4Bの導電型(極性)は、同じ導電型である。また、Nチャネル型のDTMOSトランジスタ4A、4Bと、Pチャネル型のDTMOSトランジスタ4A、4Bとが、同一の半導体基板2に形成されてもよい。
半導体基板2内に、ウェル11、ボディ領域12A、12B、チャネル領域13A、13B、LDD(Lightly Doped Drain)領域14A、14B、ソース・ドレイン領域15
A、15B及びタップ領域16A、16Bが形成されている。半導体基板2に領域分離絶縁膜17A、17Bが形成されている。領域分離絶縁膜17A、17Bは、パーシャルトレンチ(Partial Trench)とも呼ばれる。ウェル11は、半導体基板2内であって、素子分離絶縁膜3よりも深い位置に形成されている。
ウェル11、LDD領域14A、14B及びソース・ドレイン領域15A、15Bの導電型は、同じ導電型である。ボディ領域12A、12B、チャネル領域13A、13B及びタップ領域16A、16Bの導電型は、同じ導電型である。ウェル11、LDD領域14A、14B及びソース・ドレイン領域15A、15Bの導電型と、ボディ領域12A、12B、チャネル領域13A、13B及びタップ領域16A、16Bの導電型とは、異なる導電型である。
ウェル11内にボディ領域12A、12Bが形成されており、ボディ領域12A、12Bは、素子分離絶縁膜3及びウェル11によって、他のウェルから電気的に分離されている。DTMOSトランジスタ領域8Aのウェル11内にボディ領域12Aが形成され、DTMOSトランジスタ領域8Bのウェル11内にボディ領域12Bが形成されている。ボディ領域12A、12Bは、ウェル11内であって、素子分離絶縁膜3よりも浅い位置に形成され、素子分離絶縁膜3によって画定されている。ボディ領域12A、12Bは、互いに異なる不純物濃度を有している。
ボディ領域12A内に、チャネル領域13A、LDD領域14A、ソース・ドレイン領域15A及びタップ領域16Aが形成されている。領域分離絶縁膜17Aは、ボディ領域12A内であって、ボディ領域12Aよりも浅い位置に形成されている。領域分離絶縁膜17Aは、第1の絶縁膜の一例である。チャネル領域13A、LDD領域14A及びソース・ドレイン領域15Aと、タップ領域16Aとは、領域分離絶縁膜17Aによって分離されてボディ領域12A内に形成されている。
ボディ領域12B内に、チャネル領域13B、LDD領域14B、ソース・ドレイン領域15B及びタップ領域16Bが形成されている。領域分離絶縁膜17Bは、ボディ領域12B内であって、ボディ領域12Bよりも浅い位置に形成されている。領域分離絶縁膜17Bは、第2の絶縁膜の一例である。チャネル領域13B、LDD領域14B及びソース・ドレイン領域15Bと、タップ領域16Bとは、領域分離絶縁膜17Bによって分離されてボディ領域12B内に形成されている。
DTMOSトランジスタ4Aは、チャネル領域13A、LDD領域14A、ソース・ドレイン領域15A、ゲート絶縁膜21A、ゲート電極22A、サイドウォール絶縁膜23A及び金属シリサイド層24を有している。DTMOSトランジスタ4Bは、チャネル領域13B、LDD領域14B、ソース・ドレイン領域15B、ゲート絶縁膜21B、ゲート電極22B、サイドウォール絶縁膜23B及び金属シリサイド層24を有している。
半導体基板2上に、ゲート絶縁膜21A、21B及びゲート電極22A、22Bが形成されている。ゲート絶縁膜21A及びゲート電極22Aは、ボディ領域12A上に形成さ
れている。ゲート絶縁膜21B及びゲート電極22Bは、ボディ領域12B上に形成されている。ゲート電極22Aの直下にゲート絶縁膜21Aが形成され、ゲート電極22Bの直下にゲート絶縁膜21Bが形成されている。ゲード電極22Aの側面にサイドウォール絶縁膜23Aが形成され、ゲード電極22Bの側面にサイドウォール絶縁膜23Bが形成されている。金属シリサイド層24は、ソース・ドレイン領域15A、15B、タップ領域16A、16B及びゲート電極22A、22B上に形成されている。
層間絶縁膜5は、半導体基板2上に形成されている。コンタクトプラグ6は、層間絶縁膜5内に形成されている。配線7は、層間絶縁膜5上に形成されている。コンタクトプラグ6及び配線7を介して、ゲート電極22Aとボディ領域12A及びタップ領域16Aとが電気的に接続され、ゲート電極22Bとボディ領域12B及びタップ領域16Bとが電気的に接続される。これにより、DTMOSトランジスタ4A、4Bがオンの時にはオフの時よりも閾値電圧を低くすることで大きな駆動電流が得られる。
ボディ領域12Aとボディ領域12Bとの不純物濃度は異なっており、ボディ領域12Aの不純物濃度は、ボディ領域12Bの不純物濃度よりも低い。以下では、ボディ領域12Bよりも相対的に低濃度の不純物を有するボディ領域12Aを、低濃度のボディ領域12Aとも表記する。以下では、ボディ領域12Aよりも相対的に高濃度の不純物を有するボディ領域12Bを、高濃度のボディ領域12Bとも表記する。
ボディ領域12Aの不純物濃度は、ボディ領域12Bの不純物濃度よりも低いため、ボディ領域12Aのボディ容量(Cbody-A)は、ボディ領域12Bのボディ容量(Cbody-B)よりも小さい(Cbody-A<Cbody-B)。ボディ領域12Bの不純物濃度は、ボディ領域12Aの不純物濃度よりも高いため、ボディ領域12Bのボディ抵抗(Rbody-B)は、ボディ領域12Aのボディ抵抗(Rbody-A)よりも低い(Rbody-A>Rbody-B)。
チャネル領域13Aの不純物濃度とチャネル領域13Bの不純物濃度とは異なっており、チャネル領域13Aの不純物濃度は、チャネル領域13Bの不純物濃度よりも低い。以下では、チャネル領域13Bよりも相対的に低濃度の不純物を有するチャネル領域13Aを、低濃度のチャネル領域13Aとも表記する。以下では、チャネル領域13Aよりも相対的に高濃度の不純物を有するチャネル領域13Bを、高濃度のチャネル領域13Bとも表記する。
このように、実施例1に係る半導体装置1は、低濃度のボディ領域12A及び低濃度のチャネル領域13Aを有するMOSトランジスタ4Aと、高濃度のボディ領域12B及び高濃度のチャネル領域13Bを有するMOSトランジスタ4Bとを備える。
チャネル領域13Bの不純物濃度は、チャネル領域13Aの不純物濃度よりも高いため、MOSトランジスタ4Bの閾値電圧は、DTMOSトランジスタ4Aの閾値電圧よりも高い。したがって、DTMOSトランジスタ4Bのソース−ドレイン間のリーク電流(Ioffbody-B)は、DTMOSトランジスタ4Aのソース−ドレイン間のリーク電流(Ioffbody-A)よりも小さい(Ioffbody-A>Ioffbody-B)。
高スルーレートの場合、DTMOSトランジスタ4Bを用い、低スルーレートの場合、DTMOSトランジスタ4Aを用いる。高スルーレートは、例えば、スルーレートが一定値以上であり、低スルーレートは、例えば、スルーレートが一定値未満の場合である。スルーレートの値に応じて、低濃度のボディ領域12Aを有するDTMOSトランジスタ4Aと、高濃度のボディ領域12Bを有するDTMOSトランジスタ4Bとを使い分けることにより、半導体装置1の動作速度が向上する。
《実施例1に係る半導体装置1の製造方法》
実施例1に係る半導体装置1の製造方法について説明する。図5Aから図15は、実施例1に係る半導体装置1の製造方法の各工程を示す図である。
図5Aは、実施例1に係る半導体装置1の製造方法を示す平面図である。図5Bは、実施例1に係る半導体装置1の製造方法を示す断面図であって、図5Aの一点鎖線X−X’間の断面を示している。実施例1に係る半導体装置1の製造方法では、まず、図5A及び図5Bに示す工程において、例えば、熱酸化法により、半導体基板2上にシリコン酸化膜(SiO膜)31を形成する。シリコン酸化膜31の膜厚は、例えば、5nm以上15nm以下である。次に、例えば、CVD(Chemical Vapor Deposition)法により、シリコ
ン酸化膜31上にシリコン窒化膜(SiN膜)32を形成する。シリコン窒化膜32の膜厚は、例えば、60nm以上100nm以下である。次いで、フォトリソグラフィにより、シリコン窒化膜32上にフォトレジスト膜33を形成する。
図6Aは、実施例1に係る半導体装置1の製造方法を示す平面図である。図6Bは、実施例1に係る半導体装置1の製造方法を示す断面図であって、図6Aの一点鎖線X−X’間の断面を示している。図6A及び図6Bに示す工程において、フォトレジスト膜33をマスクとして、例えば、CFx系ガスを用いたRIE(Reactive Ion Etching、反応性イオンエッチング)法により、シリコン酸化膜31及びシリコン窒化膜32をエッチングする。シリコン酸化膜31及びシリコン窒化膜32がエッチングされることにより、シリコン基板2上にシリコン酸化膜31及びシリコン窒化膜32が部分的に形成される。次に、例えば、アッシング法により、フォトレジスト膜33を除去した後、フォトリソグラフィにより、半導体基板2上に、フォトレジスト膜34を形成する。フォトレジスト膜34は、領域分離絶縁膜17A、17Bを形成する箇所に形成される。
図7Aは、実施例1に係る半導体装置1の製造方法を示す平面図である。図7Bは、実施例1に係る半導体装置1の製造方法を示す断面図であって、図7Aの一点鎖線X−X’間の断面を示している。図7A及び図7Bに示す工程において、部分的に形成されたシリコン窒化膜32と、フォトレジスト膜34とをマスクとして、Cl系ガスを用いたRIE法により、半導体基板2をエッチングする。半導体基板2をエッチングすることにより、半導体基板2に溝(トレンチ)35が形成される。フォトレジスト膜34がマスクとなることにより、フォトレジスト膜34が形成された部分の半導体基板2(図7A及び図7Bにおいて矢印で示す部分)、は、エッチングされていない。半導体基板2の上面からの溝35の深さは、例えば、100nm以上340nm以下である。その後、例えば、アッシング法により、フォトレジスト膜34を除去する。
図8Aは、実施例1に係る半導体装置1の製造方法を示す平面図である。図8Bは、実施例1に係る半導体装置1の製造方法を示す断面図であって、図8Aの一点鎖線X−X’間の断面を示している。図8A及び図8Bに示す工程において、部分的に形成されたシリコン窒化膜32をマスクとして、Cl系ガスを用いたRIE法により、半導体基板2をエッチングする。半導体基板2をエッチングすることにより、半導体基板2に溝36及び37が形成される。溝36は、溝35が更にエッチングされることによって形成された溝である。半導体基板2の上面からの溝36の深さは、半導体基板2の上面からの溝37の深さよりも深い。半導体基板2の上面からの溝36の深さは、例えば、250nm以上400nm以下である。半導体基板2の上面からの溝37の深さは、例えば、60nm以上150nm以下である。
図9Aは、実施例1に係る半導体装置1の製造方法を示す平面図である。図9Bは、実施例1に係る半導体装置1の製造方法を示す断面図であって、図9Aの一点鎖線X−X’間の断面を示している。図9A及び図9Bに示す工程において、例えば、HDP(High D
ensity Plasma)法により、溝36及び37にシリコン酸化膜を埋め込み形成する。次に
、CMP(Chemical Mechanical Polishing)法により、溝36及び37に埋め込まれた
シリコン酸化膜を平坦化するとともに、半導体基板2上のシリコン酸化膜31及びシリコン窒化膜32を除去する。溝36及び37に埋め込まれたシリコン酸化膜が平坦化されることにより、半導体体基板2に素子分離絶縁膜3及び領域分離絶縁膜17A、17Bが形成される。半導体基板2に素子分離絶縁膜3が形成されることにより、半導体基板2にDTMOSトランジスタ領域8A、8Bが画定される。
素子分離絶縁膜3は、DTMOSトランジスタ領域8A及び8Bを囲むようにして半導体基板2に位置している。領域分離絶縁膜17Aは、DTMOSトランジスタ領域8Aを分離するようにして半導体基板2に位置している。領域分離絶縁膜17Bは、DTMOSトランジスタ領域8Bを分離するようにして半導体基板2に位置している。素子分離絶縁膜3は、半導体基板2の上面から第1の深さを有しており、領域分離絶縁膜17A、17Bは、半導体基板2の上面から第1の深さよりも浅い第2の深さを有している。半導体基板2の上面からの素子分離絶縁膜3の第1の深さは、例えば、250nm以上400nm以下である。半導体基板2の上面からの領域分離絶縁膜17A、17Bの第2の深さは、例えば、60nm以上150nm以下である。
図10は、実施例1に係る半導体装置1の製造方法を示す断面図である。図10の断面は、図9Aの一点鎖線X−X’間の断面と同じ位置を示している。図10に示す工程において、不純物をイオン注入することにより、半導体基板2内にウェル11を形成する。ウェル11は、素子分離絶縁膜3よりも深い位置に形成される。Nチャネル型のDTMOSトランジスタ4A、4Bを形成する場合、燐(P)等のN型の不純物をイオン注入することにより、半導体基板2内にN型のウェル11を形成する。例えば、燐イオンを、加速エネルギー:300keV以上400keV以下、ドーズ量(注入量):1.0E13/cm2以上5.0E13/cm2以下、の条件でイオン注入してもよい。Pチャネル型のDTMOSトランジスタ4A、4Bを形成する場合、硼素(B)等のP型の不純物をイオン注入することにより、半導体基板2内にP型のウェル11を形成する。例えば、硼素イオンを、加速エネルギー:100keV以上200keV以下、ドーズ量:1.0×10E13/cm2以上5.0×E13/cm2以下、の条件でイオン注入してもよい。
図11は、実施例1に係る半導体装置1の製造方法を示す断面図である。図11の断面は、図9Aの一点鎖線X−X’間の断面と同じ位置を示している。図11に示す工程において、不純物をイオン注入することにより、半導体基板2内にボディ領域12A、12Bを形成する。ボディ領域12Aは、ウェル11内であって、素子分離絶縁膜3によって画定された第1のDTMOSトランジスタ領域8Aの部分に形成される。ボディ領域12Aは、素子分離絶縁膜3よりも浅い位置に形成される。第1のDTMOSトランジスタ領域8Aにおける半導体基板2には領域分離絶縁膜17Aが形成されているため、ボディ領域12Aの上部は、領域分離絶縁膜17Aによって領域41A、41Bに分離されている。ボディ領域12Bは、ウェル11内であって、素子分離絶縁膜3によって画定された第2のDTMOSトランジスタ領域8Bの部分に形成される。ボディ領域12Bは、素子分離絶縁膜3よりも浅い位置に形成される。第2のDTMOSトランジスタ領域8Bにおける半導体基板2には領域分離絶縁膜17Bが形成されているため、ボディ領域12Bの上部は、領域分離絶縁膜17Bによって領域42A、42Bに分離されている。この場合、ボディ領域12Aを形成する際の不純物の濃度と、ボディ領域12Bを形成する際の不純物の濃度とが異なるようにして、不純物のイオン注入を行う。半導体基板2内にボディ領域12A、12Bを形成する際のイオン注入は、例えば、以下のようにして行ってもよい。
まず、フォトリソグラフィにより、DTMOSトランジスタ領域8A以外の部分を覆うフォトレジスト膜(図示せず)を形成する。次に、DTMOSトランジスタ領域8A以外
の部分を覆うフォトレジスト膜をマスクとして、第1の濃度の不純物をDTMOSトランジスタ領域8Aの半導体基板2内にイオン注入することにより、半導体基板2内にボディ領域12Aを形成する。次いで、DTMOSトランジスタ領域8A以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。次に、フォトリソグラフィにより、DTMOSトランジスタ領域8B以外の部分を覆うフォトレジスト膜(図示せず)を形成する。次いで、DTMOSトランジスタ領域8B以外の部分を覆うフォトレジスト膜をマスクとして、第1の濃度よりも濃度が高い第2の濃度の不純物をDTMOSトランジスタ領域8Bの半導体基板2内にイオン注入することにより、半導体基板2内にボディ領域12Bを形成する。次に、DTMOSトランジスタ領域8B以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。ここでは、半導体基板2内にボディ領域12Aを形成した後、半導体基板2内にボディ領域12Bを形成する例を示している。この例に限らず、半導体基板2内にボディ領域12Bを形成した後、半導体基板2内にボディ領域12Aを形成してもよい。
Nチャネル型のDTMOSトランジスタ4A、4Bを形成する場合、硼素等のP型の不純物をイオン注入することにより、半導体基板2内にP型のボディ領域12A、12Bを形成する。例えば、硼素イオンを、加速エネルギー:30keV以上65keV以下、ドーズ量:5.0E12/cm2以上1.5E13/cm2以下、の条件でイオン注入することにより、半導体基板2内にP型のボディ領域12Aを形成してもよい。例えば、硼素イオンを、加速エネルギー:30keV以上65keV以下、ドーズ量:2.5E13/cm2以上5.0E13/cm2以下、の条件でイオン注入することにより、半導体基板2内にP型のボディ領域12Bを形成してもよい。
Pチャネル型のDTMOSトランジスタ4A、4Bを形成する場合、燐等のN型の不純物をイオン注入することにより、半導体基板2内にN型のボディ領域12A、12Bを形成する。例えば、燐イオンを、加速エネルギー:100keV以上160keV以下、ドーズ量:5.0E12/cm2以上1.5E13/cm2以下、の条件でイオン注入することにより、半導体基板2内にN型のボディ領域12Aを形成してもよい。例えば、燐イオンを、加速エネルギー:100keV以上160keV以下、ドーズ量:2.5E13/cm2以上5.0E13/cm2以下、の条件でイオン注入することにより、半導体基板2内にN型のボディ領域12Bを形成してもよい。
図12は、実施例1に係る半導体装置1の製造方法を示す断面図である。図12の断面は、図9Aの一点鎖線X−X’間の断面と同じ位置を示している。図12に示す工程において、不純物をイオン注入することにより、半導体基板2内にチャネル領域13A、13Bを形成する。チャネル領域13Aは、ボディ領域12A内に形成され、チャネル領域13Bは、ボディ領域12B内に形成される。この場合、チャネル領域13Aの形成の際に注入する不純物の濃度と、チャネル領域13Bの形成の際に注入する不純物の濃度とが同じ濃度となるようにして、不純物のイオン注入を行ってもよい。
チャネル領域13Aの形成の際に注入する不純物の濃度と、チャネル領域13Bの形成の際に注入する不純物の濃度とを同じ濃度とする場合、チャネル領域13A、13Bを形成する際のイオン注入は、例えば、以下のようにして行ってもよい。まず、フォトリソグラフィにより、DTMOSトランジスタ領域8A、8B以外の部分を覆うフォトレジスト膜(図示せず)を形成する。次に、DTMOSトランジスタ領域8A、B以外の部分を覆うフォトレジスト膜をマスクとして、第1の濃度の不純物をDTMOSトランジスタ領域8Aの半導体基板2内にイオン注入することにより、半導体基板2内にチャネル領域13A、13Bを形成する。次いで、DTMOSトランジスタ領域8A、8B以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。
また、チャネル領域13Aの形成の際に注入する不純物の濃度を、チャネル領域13Bの形成の際に注入する不純物の濃度よりも低くして、不純物のイオン注入を行ってもよい。チャネル領域13Aの形成の際に注入する不純物の濃度を、チャネル領域13Bの形成の際に注入する不純物の濃度よりも低くする場合、チャネル領域13A、13Bを形成する際のイオン注入は、例えば、以下のようにして行ってもよい。まず、フォトリソグラフィにより、DTMOSトランジスタ領域8A以外の部分を覆うフォトレジスト膜(図示せず)を形成する。次に、DTMOSトランジスタ領域8A以外の部分を覆うフォトレジスト膜をマスクとして、第1の濃度の不純物をDTMOSトランジスタ領域8Aの半導体基板2内にイオン注入することにより、半導体基板2内にチャネル領域13Aを形成する。次いで、DTMOSトランジスタ領域8A以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。
次に、フォトリソグラフィにより、DTMOSトランジスタ領域8B以外の部分を覆うフォトレジスト膜(図示せず)を形成する。次に、DTMOSトランジスタ領域8B以外の部分を覆うフォトレジスト膜をマスクとして、第1の濃度よりも濃度が高い第2の濃度の不純物をDTMOSトランジスタ領域8Bの半導体基板2内にイオン注入することにより、半導体基板2内にチャネル領域13Bを形成する。次いで、DTMOSトランジスタ領域8B以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。ここでは、半導体基板2内にチャネル領域13Aを形成した後、半導体基板2内にチャネル領域13Bを形成する例を示している。この例に限らず、半導体基板2内にチャネル領域13Bを形成した後、半導体基板2内にチャネル領域13Aを形成してもよい。
Nチャネル型のDTMOSトランジスタ4A、4Bを形成する場合、インジウム(In)等のP型の不純物をイオン注入することにより、半導体基板2内にP型のチャネル領域13A、13Bを形成する。例えば、インジウムイオンを、加速エネルギー:50keV以上80keV以下、ドーズ量:5.0E12/cm2以上1.5E13/cm2以下、の条件でイオン注入することにより、半導体基板2内にP型のチャネル領域13A、13Bを形成してもよい。
Pチャネル型のDTMOSトランジスタ4A、4Bを形成する場合、砒素(As)等のN型の不純物をイオン注入することにより、半導体基板2内にN型のチャネル領域13A、13Bを形成する。例えば、砒素イオンを、加速エネルギー:50keV以上80keV以下、ドーズ量:5.0E12/cm2以上1.5E13/cm2以下、の条件でイオン注入することにより、半導体基板2内にN型のチャネル領域13A、13Bを形成してもよい。
図13は、実施例1に係る半導体装置1の製造方法を示す断面図である。図13の断面は、図9Aの一点鎖線X−X’間の断面と同じ位置を示している。図13に示す工程において、半導体基板2上にゲート絶縁膜21A、21B及びゲード電極22A、22Bを形成する。ゲート絶縁膜21A及びゲード電極22Aは、DTMOSトランジスタ領域8Aの半導体基板2上に形成される。より詳細には、ゲート絶縁膜21A及びゲード電極22Aは、ボディ領域12A上であって、領域分離絶縁膜17Aによって分離された領域41A上に形成される。領域41Aは、第1の領域の一例である。ゲート絶縁膜21B及びゲード電極22Bは、DTMOSトランジスタ領域8Bの半導体基板2上に形成される。より詳細には、ゲート絶縁膜21B及びゲード電極22Bは、ボディ領域12B上であって、領域分離絶縁膜17Bによって分離された領域42A上に形成される。領域42Aは、第2の領域の一例である。例えば、熱酸化法により半導体基板2上にシリコン酸化膜を形成し、CVD法によりシリコン酸化膜上にポリシリコン膜を形成する。その後、フォトリソグラフィ及びドライエッチングを行い、シリコン酸化膜及びポリシリコン膜をパターニングすることにより、半導体基板2上にゲート絶縁膜21A、21B及びゲード電極22
A、22Bを形成する。
図14は、実施例1に係る半導体装置1の製造方法を示す断面図である。図14の断面は、図9Aの一点鎖線X−X’間の断面と同じ位置を示している。図14に示す工程において、ゲート電極22A、22Bをマスクとして、不純物をイオン注入することにより、半導体基板2内にLDD領域14A、14Bを形成する。次に、半導体基板2上にシリコン酸化膜を形成した後、エッチバックを行うことにより、ゲート電極22Aの側面にサイドウォール絶縁膜23Aを形成し、ゲート電極22Bの側面にサイドウォール絶縁膜23Bを形成する。次いで、ゲート電極22A、22B及びサイドウォール絶縁膜23A、23Bをマスクとして、不純物をイオン注入することにより、半導体基板2内にソース・ドレイン領域15A、15Bを形成する。次に、不純物をイオン注入することにより、半導体基板2内にタップ領域16A、16Bを形成する。
LDD領域14A及びソース・ドレイン領域15Aは、ボディ領域12A内であって、領域分離絶縁膜17Aによって分離された領域41A内に形成される。タップ領域16Aは、ボディ領域12A内であって、領域分離絶縁膜17Aによって分離された領域41Aと対向する領域41B内に形成される。LDD領域14B及びソース・ドレイン領域15Bは、ボディ領域12B内であって、領域分離絶縁膜17Bによって分離された領域42A内に形成される。タップ領域16Bは、ボディ領域12B内であって、領域分離絶縁膜17Bによって分離された領域42Aと対向する領域42B内に形成される。なお、LDD領域14A、14B及びソース・ドレイン領域15A、15Bを形成する際、タップ領域16A、16Bが形成される箇所を覆うようにフォトレジスト膜(図示せず)を形成しておき、タップ領域16A、16Bが形成される箇所に不純物が注入されないようにする。タップ領域16A、16Bを形成する際、タップ領域16A、16B以外の箇所を覆うフォトレジスト膜(図示せず)を形成しておき、タップ領域16A、16B以外の箇所に不純物が注入されないようにする。
Nチャネル型のDTMOSトランジスタ4A、4Bを形成する場合、例えば、砒素等のN型の不純物をイオン注入することにより、半導体基板2内にN型のLDD領域14A、14Bを形成する。例えば、砒素イオンを、加速エネルギー:1keV以上3keV以下、ドーズ量:5.0E14/cm2以上3.5E15/cm2以下、の条件でイオン注入することにより、半導体基板2内にN型のLDD領域14A、14Bを形成してもよい。Pチャネル型のDTMOSトランジスタ4A、4Bを形成する場合、例えば、硼素等のP型の不純物をイオン注入することにより、半導体基板2内にP型のLDD領域14A、14Bを形成する。例えば、硼素イオンを、加速エネルギー:0.3keV以上1keV以下、ドーズ量:5.0E14/cm2以上3.0E15/cm2以下、の条件でイオン注入することにより、半導体基板2内にP型のLDD領域14A、14Bを形成してもよい。
Nチャネル型のDTMOSトランジスタ4A、4Bを形成する場合、例えば、燐等のN型の不純物をイオン注入することにより、半導体基板2内にN型のソース・ドレイン領域15A、15Bを形成する。例えば、燐イオンを、加速エネルギー:5keV以上10keV以下、ドーズ量:5.0E15/cm2以上2.0E16/cm2以下、の条件でイオン注入することにより、半導体基板2内にN型のソース・ドレイン領域15A、15Bを形成してもよい。Pチャネル型のDTMOSトランジスタ4A、4Bを形成する場合、例えば、硼素等のP型の不純物をイオン注入することにより、半導体基板2内にP型のソース・ドレイン領域15A、15Bを形成する。例えば、硼素イオンを、加速エネルギー:2keV以上6keV以下、ドーズ量:5.0E15/cm2以上2.0E16/cm2以下、の条件でイオン注入することにより、半導体基板2内にP型のソース・ドレイン領域15A、15Bを形成してもよい。
Nチャネル型のDTMOSトランジスタ4A、4Bを形成する場合、例えば、硼素等のP型の不純物をイオン注入することにより、半導体基板2内にP型のタップ領域16A、16Bを形成する。例えば、硼素イオンを、加速エネルギー:2keV以上6keV以下、ドーズ量:5.0E15/cm2以上2.0E16/cm2以下、の条件でイオン注入することにより、半導体基板2内にP型のタップ領域16A、16Bを形成してもよい。Pチャネル型のDTMOSトランジスタ4A、4Bを形成する場合、例えば、燐等のN型の不純物をイオン注入することにより、半導体基板2内にN型のタップ領域16A、16Bを形成する。例えば、燐イオンを、加速エネルギー:5keV以上10keV以下、ドーズ量:5.0E15/cm2以上2.0E16/cm2以下、の条件でイオン注入することにより、半導体基板2内にN型のタップ領域16A、16Bを形成してもよい。
また、ソース−ドレイン間のリーク電流を抑制するため、ソース・ドレイン領域15Aの先端にハロー(Halo)領域を形成してもよい。Nチャネル型のDTMOSトランジスタ4A、4Bを形成する場合、例えば、インジウム燐等のP型の不純物をイオン注入することにより、半導体基板2内にP型のハロー領域を形成する。例えば、インジウムイオンを、加速エネルギー:35keV以上60keV以下、ドーズ量:8.0E12/cm2
上6.0E13/cm2以下、の条件でイオン注入することにより、半導体基板2内にP
型のハロー領域を形成してもよい。Pチャネル型のDTMOSトランジスタ4A、4Bを形成する場合、例えば、砒素等のN型の不純物をイオン注入することにより、半導体基板2内にN型のハロー領域を形成する。例えば、砒素イオンを、加速エネルギー:45keV以上70keV以下、ドーズ量:8.0E12/cm2以上6.0E13/cm2以下、の条件でイオン注入することにより、半導体基板2内にN型のハロー領域を形成してもよい。
次に、1000℃以上1100℃以下、3秒以下、の条件で活性化アニールを行う。図15は、実施例1に係る半導体装置1の製造方法を示す断面図である。図15の断面は、図9Aの一点鎖線X−X’間の断面と同じ位置を示している。図15に示す工程において、半導体基板2上に、例えば、チタン(Ti)、コバルト(Co)、ニッケル(Ni)等の金属膜を形成し、熱処理を行う。これにより、ソース・ドレイン領域15A、15B、タップ領域16A、16B及びゲート電極22A、22B上に金属シリサイド層24を形成する。次に、例えば、薬液処理により、未反応の金属膜を選択的に除去する。
次いで、図15に示す工程において、例えば、CVD法により、半導体基板2上にシリコン酸化膜を形成する。CMP(Chemical Mechanical Polishing)により、シリコン酸
化膜を研磨することにより、半導体基板2上に層間絶縁膜5を形成する。フォトリソグラフィにより、層間絶縁膜5上にフォトレジスト膜(図示せず)を形成する。フォトリソグラフィ及びドライエッチングを行うことにより、層間絶縁膜5にコンタクト孔を形成する。例えば、アッシングにより、層間絶縁膜5上のフォトレジスト膜を除去する。例えば、CVD法により、層間絶縁膜5のコンタクト孔に、TiN(窒化チタン)及びW(タングステン)等の金属膜を形成する。CMPにより、層間絶縁膜5上の余分な金属膜を除去することにより、層間絶縁膜5にコンタクトプラグ6を形成する。
次に、図15に示す工程において、例えば、スパッタリングにより、層間絶縁膜5上にアルミニウム(Al)及び銅(Cu)等の金属膜を形成する。次いで、フォトリソグラフィにより、配線7が形成される箇所が開口されたフォトレジスト膜(図示せず)を形成する。フォトレジスト膜をマスクとして、金属膜をドライエッチングすることにより、層間絶縁膜5上に第1層目の配線7を形成する。例えば、アッシングにより、層間絶縁膜5上のフォトレジスト膜を除去する。配線7を形成した後、第2層目以降の配線の形成等、所望のバックエンドプロセスが行われ、半導体装置1が製造される。
〈実施例2〉
実施例2に係る半導体装置1及び半導体装置1の製造方法について説明する。実施例1と同一の構成要素については、実施例1と同一の符号を付し、その説明を省略する。実施例1では、チャネル領域13Aの不純物濃度とチャネル領域13Bの不純物濃度とが異なり、チャネル領域13Aの不純物濃度が、チャネル領域13Bの不純物濃度よりも低い場合の例を示した。実施例2では、チャネル領域13Cの不純物濃度とチャネル領域13Dの不純物濃度とが異なり、チャネル領域13Cの不純物濃度が、チャネル領域13Dの不純物濃度よりも高い場合について説明する。
実施例2に係る半導体装置1の製造方法において、半導体基板2内にボディ領域12A、12Bを形成する工程までは、実施例1の図5Aから図11に示す工程と同様の工程を行うので、その説明は省略する。図16は、実施例2に係る半導体装置1の製造方法を示す断面図である。図16の断面は、図9Aの一点鎖線X−X’間の断面と同じ位置を示している。図16に示す工程において、チャネル領域13Cの形成の際に注入する不純物の濃度と、チャネル領域13Cの形成の際に注入する不純物の濃度とが異なるようにして不純物をイオン注入することにより、半導体基板2内にチャネル領域13C、13Dを形成する。チャネル領域13Cは、ボディ領域12A内に形成され、チャネル領域13Dは、ボディ領域12B内に形成される。この場合、チャネル領域13Cの不純物濃度が、チャネル領域13Dの不純物濃度よりも高くなるように、チャネル領域13Cの形成の際に注入する不純物の濃度と、チャネル領域13Dの形成の際に注入する不純物の濃度とを調整する。
チャネル領域13C、13Dを形成する際のイオン注入は、例えば、以下のようにして行ってもよい。まず、フォトリソグラフィにより、DTMOSトランジスタ領域8A以外の部分を覆うフォトレジスト膜(図示せず)を形成する。次に、DTMOSトランジスタ領域8A以外の部分を覆うフォトレジスト膜をマスクとして、第3の濃度の不純物をDTMOSトランジスタ領域8Aの半導体基板2内にイオン注入することにより、半導体基板2内にチャネル領域13Cを形成する。次いで、DTMOSトランジスタ領域8A以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。
次に、フォトリソグラフィにより、DTMOSトランジスタ領域8B以外の部分を覆うフォトレジスト膜(図示せず)を形成する。次いで、DTMOSトランジスタ領域8B以外の部分を覆うフォトレジスト膜をマスクとして、第3の濃度よりも濃度が低い第4の濃度の不純物をDTMOSトランジスタ領域8Bの半導体基板2内にイオン注入することにより、半導体基板2内にチャネル領域13Dを形成する。次に、DTMOSトランジスタ領域8B以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。ここでは、半導体基板2内にチャネル領域13Cを形成した後、半導体基板2内にチャネル領域13Dを形成する例を示している。この例に限らず、半導体基板2内にチャネル領域13Dを形成した後、半導体基板2内にチャネル領域13Cを形成してもよい。
Nチャネル型のDTMOSトランジスタ4A、4Bを形成する場合、インジウム(In)等のP型の不純物をイオン注入することにより、半導体基板2内にP型のチャネル領域13C、13Dを形成する。例えば、インジウムイオンを、加速エネルギー:50keV以上80keV以下、ドーズ量:5.0E12/cm2以上1.5E13/cm2以下、の条件でイオン注入することにより、半導体基板2内にP型のチャネル領域13Cを形成してもよい。例えば、インジウムイオンを、加速エネルギー:50keV以上80keV以下、ドーズ量:3.0E12/cm2以上8.0E12/cm2以下、の条件でイオン注入することにより、半導体基板2内にP型のチャネル領域13Dを形成してもよい。
Pチャネル型のDTMOSトランジスタ4A、4Bを形成する場合、砒素(As)等の
N型の不純物をイオン注入することにより、半導体基板2内にN型のチャネル領域13C、13Dを形成する。例えば、砒素イオンを、加速エネルギー:50keV以上80keV以下、ドーズ量:5.0E12/cm2以上1.5E13/cm2以下、の条件でイオン注入することにより、半導体基板2内にN型のチャネル領域13Cを形成してもよい。例えば、砒素イオンを、加速エネルギー:50keV以上80keV以下、ドーズ量:3.0E12/cm2以上8.0E13/cm2以下、の条件でイオン注入することにより、半導体基板2内にN型のチャネル領域13Dを形成してもよい。
実施例2に係る半導体装置1の製造方法において、半導体基板2内にチャネル領域13C、13Dを形成した後の工程は、実施例1の図13から図15に示す工程と同様の工程を行うので、その説明は省略する。
チャネル領域13Cの不純物濃度とチャネル領域13Dの不純物濃度とは異なっており、チャネル領域13Cの不純物濃度は、チャネル領域13Dの不純物濃度よりも高い。以下では、チャネル領域13Dよりも相対的に高濃度の不純物を有するチャネル領域13Cを、高濃度のチャネル領域13Cとも表記する。以下では、チャネル領域13Cよりも相対的に低濃度の不純物を有するチャネル領域13Dを、低濃度のチャネル領域13Dとも表記する。
このように、実施例2に係る半導体装置1は、低濃度のボディ領域12A及び高濃度のチャネル領域13Cを有するMOSトランジスタ4Aと、高濃度のボディ領域12B及び低濃度のチャネル領域13Dを有するMOSトランジスタ4Bとを備える。
チャネル領域13Cの不純物濃度は、チャネル領域13Dの不純物濃度よりも高いため、MOSトランジスタ4Aの閾値電圧は、DTMOSトランジスタ4Bの閾値電圧よりも高い。したがって、DTMOSトランジスタ4Aのソース−ドレイン間のリーク電流(Ioffbody-A)は、DTMOSトランジスタ4Bのソース−ドレイン間のリーク電流(Ioffbody-B)よりも小さい(Ioffbody-A<Ioffbody-B)。
〈実施例3〉
実施例3に係る半導体装置1及び半導体装置1の製造方法について説明する。実施例1と同一の構成要素については、実施例1と同一の符号を付し、その説明を省略する。実施例1では、チャネル領域13Aの不純物濃度とチャネル領域13Bの不純物濃度とが異なり、チャネル領域13Aの不純物濃度が、チャネル領域13Bの不純物濃度よりも低い場合の例を示した。実施例2では、チャネル領域13Cの不純物濃度とチャネル領域13Dの不純物濃度とが異なり、チャネル領域13Cの不純物濃度が、チャネル領域13Dの不純物濃度よりも高い場合の例を示した。実施例3では、チャネル領域13Eの不純物濃度とチャネル領域13Fの不純物濃度とが同じ濃度となるように、チャネル領域13E、13Fの不純物濃度を調整する例について説明する。
実施例3に係る半導体装置1の製造方法において、半導体基板2内にボディ領域12A、12Bを形成する工程までは、実施例1の図5Aから図11に示す工程と同様の工程を行うので、その説明は省略する。図17は、実施例3に係る半導体装置1の製造方法を示す断面図である。図17の断面は、図9Aの一点鎖線X−X’間の断面と同じ位置を示している。図17に示す工程において、チャネル領域13Eの形成の際に注入する不純物の濃度と、チャネル領域13Fの形成の際に注入する不純物の濃度とが異なるようにして不純物をイオン注入することにより、半導体基板2内にチャネル領域13E、13Fを形成する。チャネル領域13Eは、ボディ領域12A内に形成され、チャネル領域13Fは、ボディ領域12B内に形成される。この場合、チャネル領域13Eの不純物濃度とチャネル領域13Fの不純物濃度とが同じ濃度となるように、チャネル領域13Eの形成の際に
注入する不純物の濃度と、チャネル領域13Fの形成の際に注入する不純物の濃度とを調整する。チャネル領域13E、13Fの不純物濃度は、実施例1のチャネル領域13Aの不純物濃度と同じ濃度であってもよい。また、チャネル領域13E、13Fの不純物濃度は、実施例1のチャネル領域13Bの不純物濃度と同じ濃度であってもよい。
チャネル領域13E、13Fを形成する際のイオン注入は、例えば、以下のようにして行ってもよい。まず、フォトリソグラフィにより、DTMOSトランジスタ領域8A以外の部分を覆うフォトレジスト膜(図示せず)を形成する。次に、DTMOSトランジスタ領域8A以外の部分を覆うフォトレジスト膜をマスクとして、第5の濃度の不純物をDTMOSトランジスタ領域8Aの半導体基板2内にイオン注入することにより、半導体基板2内にチャネル領域13Eを形成する。次いで、DTMOSトランジスタ領域8A以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。
次に、フォトリソグラフィにより、DTMOSトランジスタ領域8B以外の部分を覆うフォトレジスト膜(図示せず)を形成する。次いで、DTMOSトランジスタ領域8B以外の部分を覆うフォトレジスト膜をマスクとして、第5の濃度よりも濃度が低い第6の濃度の不純物をDTMOSトランジスタ領域8Bの半導体基板2内にイオン注入することにより、半導体基板2内にチャネル領域13Fを形成する。次に、DTMOSトランジスタ領域8B以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。ここでは、半導体基板2内にチャネル領域13Eを形成した後、半導体基板2内にチャネル領域13Fを形成する例を示している。この例に限らず、半導体基板2内にチャネル領域13Fを形成した後、半導体基板2内にチャネル領域13Eを形成してもよい。
Nチャネル型のDTMOSトランジスタ4A、4Bを形成する場合、インジウム(In)等のP型の不純物をイオン注入することにより、半導体基板2内にP型のチャネル領域13E、13Fを形成する。例えば、インジウムイオンを、加速エネルギー:50keV以上80keV以下、ドーズ量:5.0E12/cm2以上1.5E13/cm2以下、の条件でイオン注入することにより、半導体基板2内にP型のチャネル領域13Eを形成してもよい。例えば、インジウムイオンを、加速エネルギー:50keV以上80keV以下、ドーズ量:3.0E12/cm2以上8.0E12/cm2以下、の条件でイオン注入することにより、半導体基板2内にP型のチャネル領域13Fを形成してもよい。
Pチャネル型のDTMOSトランジスタ4A、4Bを形成する場合、砒素(As)等のN型の不純物をイオン注入することにより、半導体基板2内にN型のチャネル領域13E、13Fを形成する。例えば、砒素イオンを、加速エネルギー:50keV以上80keV以下、ドーズ量:5.0E12/cm2以上1.5E13/cm2以下、の条件でイオン注入することにより、半導体基板2内にN型のチャネル領域13Eを形成してもよい。例えば、砒素イオンを、加速エネルギー:50keV以上80keV以下、ドーズ量:3.0E12/cm2以上8.0E13/cm2以下、の条件でイオン注入することにより、半導体基板2内にN型のチャネル領域13Eを形成してもよい。
実施例3に係る半導体装置1の製造方法において、半導体基板2内にチャネル領域13E、13Fを形成した後の工程は、実施例1の図13から図15に示す工程と同様の工程を行うので、その説明は省略する。
チャネル領域13Eの不純物濃度とチャネル領域13Fの不純物濃度とが同じ濃度であるため、MOSトランジスタ4Aの閾値電圧と、DTMOSトランジスタ4Aの閾値電圧とが同じ値になる。したがって、MOSトランジスタ4Aのソース−ドレイン間のリーク電流(Ioffbody-A)と、DTMOSトランジスタ4Bのソース−ドレイン間のリーク電流(Ioffbody-B)とが同じ値になる(Ioffbody-A=Ioffbody-B)。
〈検証〉
実施例1及び実施例2に係るDTMOSトランジスタ4A、4Bを有する半導体装置1の動作速度をSpiceシミュレーションによって検証した。インバータ101段のリングオシレータを用い、ボディ抵抗及びボディ容量は実測値を使用して、検証を行った。図18は、Spiceシミュレーションの検証結果を示す図である。図18の横軸は、ボディ領域を形成する際の不純物のドーズ量である。図18では、ドーズ量:4.0E13を基準値(Reference Value)とし、図18の縦軸は、基準値に対するリングオシレータの
発振周波数の比率を示している。図18の黒い丸(●)が高スルーレートの場合の発振周波数の比率を示し、図18の白い四角(□)が低スルーレートの場合の発振周波数の比率を示している。高スルーレート(Slew=23psec)の場合、ファンアウト数を1とし、低ス
ルーレート(Slew=146psec)の場合、ファンアウト数を20とすることにより、スルーレートを調整している。
図18に示すように、高スルーレートの場合、ボディ濃度が増加することに伴い、発振周波数の比率が上昇している。したがって、図18に示す検証結果からも、高スルーレートの場合、ボディ濃度が増加することによって、半導体装置1の動作速度が向上することがわかる。図18に示すように、低スルーレートの場合、ボディ濃度が減少することに伴い、発振周波数の比率が上昇している。したがって、図18に示す検証結果からも、低スルーレートの場合、ボディ濃度が減少することによって、半導体装置1の動作速度が向上することがわかる。
〈実施例4〉
実施例4に係る設計支援装置51について説明する。図19は、設計支援装置51のハードウェア構成図である。設計支援装置51は、例えば、CAD(Computer Aided Design)である。設計支援装置51は、処理部52、通信インターフェース53、表示装置5
4、操作インターフェース55、補助記憶装置56及び可搬記録媒体駆動装置57を有していてもよい。これらは、相互にバスを介して接続されている。図18に示す設計支援装置51の構成要素の全てが必須という訳ではなく、設計支援装置51を実現する上で、適宜、設計支援装置51の構成要素の追加又は削除がされてもよい。
処理部52は、プロセッサ61とメモリ62とを含む。プロセッサ61は、例えば、CPU(Central Processing Unit)である。プロセッサ61は、メモリ62に記憶されて
いる設計支援プログラム等に従って各種の処理を実行する。メモリ62は、ROM(Read
Only Memory)63及びRAM(Random Access Memory)64を有する。ROM63は、例えば、設計支援装置51を制御するためのプログラム及びデータを記憶する。RAM64は、プログラム又はデータを一時的に記憶し、ワーキングエリアとして機能する。
通信インターフェース53は、ネットワークを介して他の装置等との情報の通信(入出力)を行うインターフェースである。通信インターフェース53は、例えば、モデムやLAN(Local Area Network)アダプタ等である。表示装置54は、例えば、CRT(Cathode Ray Tube)、液晶ディスプレイ、プラズマディスプレイ及び有機EL(electroluminescence)ディスプレイ等である。操作インターフェース55は、例えば、キーボード、
マウス等のポインティングデバイス等である。
補助記憶装置56は、複数のプログラム及び各プログラムの実行に際して処理部52が使用するデータを記憶する。補助記憶装置56に、設計支援プログラム等が記憶されてもよい。プロセッサ61は、補助記憶装置56に記憶されている設計支援プログラム等をメモリ62にロードして各種の処理を実行してもよい。補助記憶装置56は、例えば、EPROM(Erasable Programmable ROM)及びハードディスクドライブ(Hard Disk Driv
e)である。
可搬記録媒体駆動装置57は、可搬記録媒体65を駆動し、処理部52からの信号に応じて、可搬記録媒体65へのデータの入出力を行う。可搬記録媒体65に、設計支援プログラム等が記憶されてもよい。プロセッサ61は、可搬記録媒体65に記憶されている設計支援プログラム等をメモリ62にロードして各種の処理を実行してもよい。可搬記録媒体65は、例えば、USB(Universal Serial Bus)フラッシュメモリ、CD(Compact Disc)及びDVD(Digital Versatile Disc)等の記録媒体である。
図20は、設計支援装置51の機能ブロック図である。図19に示すように、設計支援装置51は、設計部71、検証部72、抽出部73、判定部74、置換部75及び格納部76を備える。図20に示す各機能部は、処理部52等を含むコンピュータ、各装置及びコンピュータ上で実行されるプログラム等によって実現される。設計部71は、論理ゲートを組み合わせて論理回路を設計する。検証部72は、論理回路の動作を検証する。抽出部73は、論理回路において動作不良を起こすパスを抽出する。判定部74は、抽出部73によって抽出されたパスにおいて、所定条件を満たすセルが存在するか否かを判定する。置換部75は、抽出部73によって抽出されたパスに存在する論理ゲートを、他の論理ゲートに置き換える。格納部76には、半導体装置1の設計に用いられる各種の設計データが格納される。
図21は、設計支援装置51の処理を示すフローチャートである。ステップS101において、設計部71は、半導体装置1の論理をハードウェア記述言語(例えば、Register
Transfer Level言語)によって記述したデータに基づいて、ネットリスト(論理データ
)を作成する(論理合成処理)。ステップS1において、設計部71は、ネットリストの回路動作を保証し得るタイミング情報を規定したタイミング制約データを作成する。ステップS1において、設計部71は、セルライブラリ及びネットリストに基づいて、配置処理及び配線処理を行うことにより、論理回路を設計する。セルライブラリには、低濃度のボディ領域12Aを有するDTMOSトランジスタ4Aを用いたセル、高濃度のボディ領域12Bを有するDTMOSトランジスタ4Bを用いたセル、高駆動力セル等の各種のセル(論理ゲート)が登録されている。セルライブラリは、格納部76に格納されている。以下では、低濃度のボディ領域12Aを有するDTMOSトランジスタ4Aを用いたセルを、高濃度ボディセルと表記し、高濃度のボディ領域12Bを有するDTMOSトランジスタ4Bを用いたセルを、低濃度ボディセルと表記する。設計部71は、高濃度ボディセルを用いずに、論理合成処理、配置処理及び配線処理を行う。設計部71は、低濃度ボディセルのみを用いて、論理合成処理、配置処理及び配線処理を行ってもよい。設計部71は、低濃度ボディセル及び他のセルを用いて、論理合成処理、配置処理及び配線処理を行ってもよい。
ステップS102において、検証部72は、タイミング制約データに基づいて、タイミング解析(例えば、STA:Static Timing Analysis)を行う。ステップS103において、検証部72は、タイミング解析の解析結果が、タイミング制約を満たすか否かを判定する。タイミング解析の解析結果が、タイミング制約を満たす場合(ステップS103:YES)、処理がステップS104に進む。一方、タイミング解析の解析結果が、タイミング制約を満たさない場合(ステップS103:NO)、処理がステップS105に進む。ステップS104において、設計部71は、半導体装置1の設計データ(レイアウトデータ)を作成し、半導体装置1の設計データを格納部76に格納する。ステップS104の処理が終了すると、図21に示すフローチャートの処理が終了する。
ステップS105において、抽出部73は、タイミングエラーの発生箇所を調べ、タイミング制約を満たしていないパスを抽出する。ステップS105において、判定部74は
、タイミング制約を満たしていないパスにおいて、所定条件を満たすセルが存在するか否かを判定する。この場合、所定条件を満たすセルは、入力スルーレートが一定値以上である低濃度ボディセルとする。
所定条件を満たすセルが存在する場合(ステップS105:YES)、処理がステップS106に進む。ステップS106において、置換部75は、低濃度ボディセルを、高濃度ボディセルに置き換える。ステップS106の処理が終了すると、処理がステップS102に進む。
一方、所定条件を満たすセルが存在しない場合(ステップS105:NO)、処理がステップS107に進む。ステップS107において、置換部75は、低濃度ボディセルを、高駆動力セル等に置き換える。なお、既に、ステップS106の処理が行われている場合、高濃度ボディセルに置き換えられているため、置換部75は、高濃度ボディセルを、高駆動力セル等に置き換える。ステップS107の処理が終了すると、処理がステップS102に進む。
図21に示すフローチャートの処理では、高濃度ボディセルを用いずに、論理合成処理、配置処理及び配線処理を行い、タイミング制約を満たしていないパスについて、低濃度ボディセルを、高濃度ボディセルに置き換える例を示した。この例に限らず、以下のように、図21に示すフローチャートの処理が行われてもよい。ステップS101において、設計部71は、低濃度ボディセルを用いずに、論理合成処理、配置処理及び配線処理を行う。ステップS105において、判定部74は、タイミング制約を満たしていないパスにおいて、所定条件を満たすセルが存在するか否かを判定する。この場合、所定条件を満たすセルは、入力スルーレートが一定値未満である高濃度ボディセルとする。ステップS107において、置換部75は、高濃度ボディセルを、低濃度ボディセルに置き換える。既に、ステップS106の処理が行われている場合、低濃度ボディセルに置き換えられているため、置換部75は、低濃度ボディセルを、高駆動力セル等に置き換える。
実施例4によれば、タイミング制約を満たしていないパスにおいて、入力スルーレートが一定値以上である低濃度ボディセルを、高濃度ボディセルに置き換えることにより、論理回路の動作が保証される。また、実施例4によれば、タイミング制約を満たしていないパスにおいて、入力スルーレートが一定値未満である高濃度ボディセルを、低濃度ボディセルに置き換えることにより、論理回路の動作が保証される。
《コンピュータが読み取り可能な記録媒体》
コンピュータその他の機械、装置(以下、コンピュータ等)に上記いずれかの機能を実現させるプログラムをコンピュータ等が読み取り可能な記録媒体に記録してもよい。コンピュータ等に、この記録媒体のプログラムを読み込ませて実行させることにより、上記いずれかの機能が提供される。ここで、コンピュータ等が読み取り可能な記録媒体とは、データやプログラム等の情報を電気的、磁気的、光学的、機械的、または化学的作用によって蓄積し、コンピュータ等から読み取り可能な記録媒体をいう。このような記録媒体のうちコンピュータ等から取り外し可能なものとしては、例えばフレキシブルディスク、光磁気ディスク、CD−ROM、CD−R/W、DVD、ブルーレイディスク、DAT、8mmテープ、フラッシュメモリなどのメモリカード等がある。また、コンピュータ等に固定された記録媒体としてハードディスクやROM等がある。
以上の実施例1から実施例4を含む実施形態に関し、更に以下の付記を開示する。
(付記1)
第1の領域及び第2の領域を有する基板と、
前記基板に形成され、前記第1の領域及び前記第2の領域のそれぞれを画定する素子分離絶縁膜と、
前記基板内に形成されたウェルと、
前記第1の領域の前記ウェル内であって、前記素子分離絶縁膜よりも浅い位置に形成された第1の導電型であって第1の不純物濃度を有する第1のボディ領域と、
前記第2の領域の前記ウェル内であって、前記素子分離絶縁膜よりも浅い位置に形成された、前記第1の導電型であって、前記第1の不純物濃度とは異なる第2の不純物濃度を有する第2のボディ領域と、
前記第1のボディ領域上に形成され、前記第1のボディ領域と電気的に接続された第1のゲート電極と、
前記第2のボディ領域上に形成され、前記第2のボディ領域と電気的に接続された第2のゲート電極と、
を備えることを特徴とする半導体装置。
(付記2)
前記第1のボディ領域内に形成され、前記第1の導電型であって第3の不純物濃度を有する第1のチャネル領域と、
前記第2のボディ領域内に形成され、前記第1の導電型であって前記第3の不純物濃度と異なる第4の不純物濃度を有する第2のチャネル領域と、
を備えることを特徴とする付記1に記載の半導体装置。
(付記3)
前記第1の不純物濃度は、前記第2の不純物濃度よりも低く、
前記第3の不純物濃度は、前記第4の不純物濃度よりも低い、
ことを特徴とする付記2に記載の半導体装置。
(付記4)
前記第1の不純物濃度は、前記第2の不純物濃度よりも低く、
前記第3の不純物濃度は、前記第4の不純物濃度よりも高い、
ことを特徴とする付記2に記載の半導体装置。
(付記5)
前記第1のボディ領域内に形成され、前記第1の導電型であって第3の不純物濃度を有する第1のチャネル領域と、
前記第2のボディ領域内に形成され、前記第1の導電型であって前記第3の不純物濃度を有する第2のチャネル領域と、
を備えることを特徴とする付記1に記載の半導体装置。
(付記6)
基板に素子分離絶縁膜を形成する工程と、
前記基板内にウェルを形成する工程と、
前記ウェル内であって、前記素子分離絶縁膜によって画定された第1の部分に第1の導電型であって第1の不純物濃度を有する第1のボティ領域を形成する工程と、
前記ウェル内であって、前記素子分離絶縁膜によって画定された第2の部分に、前記第1の導電型であって前記第1の不純物濃度と異なる第2の不純物濃度を有する第2のボティ領域を形成する工程と、
前記第1のボティ領域上に第1のゲート電極と、前記第2のボティ領域上に第2のゲート電極と、を形成する工程と、
前記第1のゲート電極と前記第1のボディ領域とを電気的に接続する第1の導電性プラグ及び第1の配線と、前記第2のゲート電極と前記第2のボディ領域とを電気的に接続す
る第2の導電性プラグ及び第2の配線を形成する工程と、
を備える半導体装置の製造方法。
(付記7)
前記第1のボディ領域内に、前記第1の導電型であって第3の不純物濃度を有する第1のチャネル領域を形成する工程と、
前記第2のボディ領域内に、前記第1の導電型であって前記第3の不純物濃度と異なる第4の不純物濃度を有する第2のチャネル領域を形成する工程と、
を備えることを特徴とする付記6に記載の半導体装置の製造方法。
(付記8)
前記第1の不純物濃度は、前記第2の不純物濃度よりも低く、
前記第3の不純物濃度は、前記第4の不純物濃度よりも低い、
ことを特徴とする付記7に記載の半導体装置の製造方法。
(付記9)
前記第1の不純物濃度は、前記第2の不純物濃度よりも低く、
前記第3の不純物濃度は、前記第4の不純物濃度よりも高い、
ことを特徴とする付記7に記載の半導体装置の製造方法。
(付記10)
前記第1のボディ領域内に、前記第1の導電型であって第3の不純物濃度を有する第1のチャネル領域を形成する工程と、
前記第2のボディ領域内に、前記第1の導電型であって前記第3の不純物濃度を有する第2のチャネル領域を形成する工程と、
を備えることを特徴とする付記6に記載の半導体装置の製造方法。
(付記11)
論理ゲートを組み合わせて論理回路を設計する設計部と、
前記論理回路の動作を検証する検証部と、
前記論理回路において動作不良を起こすパスを抽出する抽出部と、
前記抽出されたパスに存在する前記論理ゲートについて、同じ導電型であって互いに異なる不純物濃度を有するボディ領域を備えた少なくとも2種のDTMOSのうち、入力スルーレートの値に応じて、何れか1種の前記DTMOSを用いた論理ゲートに置き換える置換部と、
を備えることを特徴とする設計支援装置。
(付記12)
前記検証部は、前記論理ゲートを置き換えた前記論理回路の動作を再検証することを特徴とする付記11に記載の設計支援装置。
(付記13)
設計支援装置が、
論理ゲートを組み合わせて論理回路を設計する工程と、
前記論理回路の動作を検証する工程と、
前記論理回路において動作不良を起こすパスを抽出する工程と、
前記抽出されたパスに存在する前記論理ゲートについて、同じ導電型であって互いに異なる不純物濃度を有するボディ領域を備えた少なくとも2種のDTMOSのうち、入力スルーレートの値に応じて、何れか1種の前記DTMOSを用いた論理ゲートに置き換える工程と、
を実行することを特徴とする設計支援方法。
(付記14)
前記設計支援装置が、前記論理ゲートを置き換えた前記論理回路の動作を再検証する工程を実行することを特徴とする付記13に記載の設計支援方法。
(付記15)
設計支援装置に、
論理ゲートを組み合わせて論理回路を設計する工程と、
前記論理回路の動作を検証する工程と、
前記論理回路において動作不良を起こすパスを抽出する工程と、
前記抽出されたパスに存在する前記論理ゲートについて、同じ導電型であって互いに異なる不純物濃度を有するボディ領域を備えた少なくとも2種のDTMOSのうち、入力スルーレートの値に応じて、何れか1種の前記DTMOSを用いた論理ゲートに置き換える工程と、
を実行させることを特徴とする設計支援プログラム。
(付記16)
前記設計支援装置に、前記論理ゲートを置き換えた前記論理回路の動作を再検証する工程を実行させることを特徴とする付記15に記載の設計支援プログラム。
1 半導体装置
2 半導体基板
3 素子分離絶縁膜
4A、4B DTMOSトランジスタ
5 層間絶縁膜
6 コンタクトプラグ
7 配線
8A、8B DTMOSトランジスタ領域
11 ウェル
12A、12B ボディ領域
13A、13B、13C、13D、13E、13F チャネル領域
14A、14B LDD領域
15A、15B ソース・ドレイン領域
16A、16B タップ領域
17A、17B 領域分離絶縁膜
21A、21B ゲート絶縁膜
22A、22B ゲート電極
23A、23B サイドウォール絶縁膜
24 金属シリサイド層

Claims (10)

  1. 第1の領域及び第2の領域を有する基板と、
    前記基板に形成され、前記第1の領域及び前記第2の領域のそれぞれを画定する素子分離絶縁膜と、
    前記基板内に形成されたウェルと、
    前記第1の領域の前記ウェル内であって、前記素子分離絶縁膜よりも浅い位置に形成された第1の導電型であって第1の不純物濃度を有する第1のボディ領域と、
    前記第2の領域の前記ウェル内であって、前記素子分離絶縁膜よりも浅い位置に形成された、前記第1の導電型であって、前記第1の不純物濃度よりも高い濃度の第2の不純物濃度を有する第2のボディ領域と、
    前記第1のボディ領域上に形成され、前記第1のボディ領域と電気的に接続された第1のゲート電極と、
    前記第2のボディ領域上に形成され、前記第2のボディ領域と電気的に接続された第2のゲート電極と、
    を備え
    前記第1のゲート電極に入力される信号のスルーレートは、一定値未満であり、
    前記第2のゲート電極に入力される信号のスルーレートは、前記一定値以上であることを特徴とする半導体装置。
  2. 前記第1のボディ領域内に形成され、前記第1の導電型であって第3の不純物濃度を有する第1のチャネル領域と、
    前記第2のボディ領域内に形成され、前記第1の導電型であって前記第3の不純物濃度と異なる第4の不純物濃度を有する第2のチャネル領域と、
    を備えることを特徴とする請求項1に記載の半導体装置。
  3. 前記第1の不純物濃度は、前記第2のボディ領域の不純物濃度よりも低く、
    前記第3の不純物濃度は、前記第4の不純物濃度よりも低い、
    ことを特徴とする請求項2に記載の半導体装置。
  4. 前記第1の不純物濃度は、前記第2の不純物濃度よりも低く、
    前記第3の不純物濃度は、前記第4の不純物濃度よりも高い、
    ことを特徴とする請求項2に記載の半導体装置。
  5. 前記第1のボディ領域内に形成され、前記第1の導電型であって第3の不純物濃度を有する第1のチャネル領域と、
    前記第2のボディ領域内に形成され、前記第1の導電型であって前記第3の不純物濃度を有する第2のチャネル領域と、
    を備えることを特徴とする請求項1に記載の半導体装置。
  6. 基板に素子分離絶縁膜を形成する工程と、
    前記基板内にウェルを形成する工程と、
    前記ウェル内であって、前記素子分離絶縁膜によって画定された第1の部分に第1の導電型であって第1の不純物濃度を有する第1のボティ領域を形成する工程と、
    前記ウェル内であって、前記素子分離絶縁膜によって画定された第2の部分に、前記第1の導電型であって前記第1の不純物濃度よりも高い濃度の第2の不純物濃度を有する第2のボティ領域を形成する工程と、
    前記第1のボティ領域上に第1のゲート電極と、前記第2のボティ領域上に第2のゲート電極と、を形成する工程と、
    前記第1のゲート電極と前記第1のボディ領域とを電気的に接続する第1の導電性プラグ及び第1の配線と、前記第2のゲート電極と前記第2のボディ領域とを電気的に接続する第2の導電性プラグ及び第2の配線を形成する工程と、
    を備え
    前記第1のゲート電極に入力される信号のスルーレートは、一定値未満であり、
    前記第2のゲート電極に入力される信号のスルーレートは、前記一定値以上であることを特徴とする半導体装置の製造方法。
  7. 前記第1のボディ領域内に、前記第1の導電型であって第3の不純物濃度を有する第1のチャネル領域を形成する工程と、
    前記第2のボディ領域内に、前記第1の導電型であって前記第3の不純物濃度と異なる第4の不純物濃度を有する第2のチャネル領域を形成する工程と、
    を備えることを特徴とする請求項6に記載の半導体装置の製造方法。
  8. 前記第1の不純物濃度は、前記第2の不純物濃度よりも低く、
    前記第3の不純物濃度は、前記第4の不純物濃度よりも低い、
    ことを特徴とする請求項7に記載の半導体装置の製造方法。
  9. 前記第1の不純物濃度は、前記第2の不純物濃度よりも低く、
    前記第3の不純物濃度は、前記第4の不純物濃度よりも高い、
    ことを特徴とする請求項7に記載の半導体装置の製造方法。
  10. 前記第1のボディ領域内に、前記第1の導電型であって第3の不純物濃度を有する第1のチャネル領域を形成する工程と、
    前記第2のボディ領域内に、前記第1の導電型であって前記第3の不純物濃度を有する第2のチャネル領域を形成する工程と、
    を備えることを特徴とする請求項6に記載の半導体装置の製造方法。
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JP3722651B2 (ja) * 1998-07-17 2005-11-30 シャープ株式会社 ダイナミック閾値動作トランジスタの製造方法
JP3408762B2 (ja) * 1998-12-03 2003-05-19 シャープ株式会社 Soi構造の半導体装置及びその製造方法
JP2002198439A (ja) * 2000-12-26 2002-07-12 Sharp Corp 半導体装置および携帯電子機器
JP2009277695A (ja) * 2008-05-12 2009-11-26 Renesas Technology Corp 半導体記憶装置
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