JP6123462B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
。DTMOSトランジスタは、トランジスタをオンとするときのゲート電極への電圧印可に追随してボディ領域への電圧印加を行うことで閾値電圧が下がることにより、低電圧で高速動作する。
影響が異なる。スルーレートとは、信号の立ち上がり又は立ち下がりにおいて、規定電位差ΔVと、ΔV遷移するのに要する時間Δtとの比(ΔV/Δt)である。スルーレートの高低と、ボディ容量及びボディ抵抗との関係について説明する。図3は、DTMOSトランジスタの寄生RC等価回路を示す図である。DTMOSトランジスタは、信号線にボディ抵抗(Rbody)とボディ容量(Cbody)が接続されている。高スルーレートの場合、信号線の電位が急峻に変化するため、入力信号の遷移に対してボディ抵抗の出力端の電位(Vout)が追随できなくなる。したがって、出力電圧(Vout)の応答は、ボディ容量に貯まる電荷の過渡応答によって決まる。信号が入力された時点からの経過時間をtとすると、ボディ容量(Cbody)に貯まる電荷Q(t)について、以下の式(1)が成立する。
電圧(Vout)がRC時定数によって決定されるため、高スルーレートの場合、ボディ抵
抗(Rbody)及びボディ容量(Cbody)の両方が、出力電圧(Vout)に影響する。
ズ量で形成されたボディ領域を低濃度領域とし、2.0E13/cm2以上のドーズ量で
形成されたボディ領域を高濃度領域とする。図2に示すように、低濃度領域におけるボディ濃度の変化に対するボディ抵抗の変化量は、高濃度領域におけるボディ濃度の変化に対するボディ抵抗の変化量よりも大きい。一方、低濃度領域におけるボディ濃度の変化に対するボディ容量の変化量と、高濃度領域におけるボディ濃度の変化に対するボディ容量の
変化量とはほぼ同等である。低濃度領域では、ボディ濃度が低下することによって、ボディ容量が低下する影響よりも、ボディ濃度が低下することによって、ボディ抵抗が上昇する影響の方が大きい。そのため、高スルーレートの場合、高濃度の不純物を有するボディ領域を備えたDTMOSトランジスタを用いることによって、半導体装置の動作速度が向上する。
が十分に追随できている状態にあり、入力信号の時間変化がRC時定数に比べて十分に長い。この場合、出力電圧(Vout)は、RC時定数ではなく、以下の式(3)及び(4)
に示すように、ボディ抵抗(Rbody)及びボディ容量のインピーダンス(Zc)によって決定される。
ため、低スルーレートの場合、低濃度の不純物を有するボディ領域を備えたDTMOSトランジスタを用いることによって、半導体装置の動作速度が向上する。
実施例1に係る半導体装置1及び半導体装置1の製造方法について説明する。実施例1では、半導体素子の一例であるDTMOSトランジスタを備える半導体装置1を例として説明する。図4は、実施例1に係る半導体装置1の断面図である。半導体装置1は、半導体基板2、素子分離絶縁膜3、DTMOSトランジスタ4A、4B、層間絶縁膜5、コンタクトプラグ6及び配線7を有している。コンタクトプラグ6は、導電性プラグの一例である。
Aが形成され、第2のDTMOSトランジスタ領域8BにDTMOSトランジスタ4Bが
形成されている。DTMOSトランジスタ4A、4Bの導電型(極性)は、Nチャネル型であってもよいし、Pチャネル型であってもよいが、DTMOSトランジスタ4A、4Bの導電型(極性)は、同じ導電型である。また、Nチャネル型のDTMOSトランジスタ4A、4Bと、Pチャネル型のDTMOSトランジスタ4A、4Bとが、同一の半導体基板2に形成されてもよい。
A、15B及びタップ領域16A、16Bが形成されている。半導体基板2に領域分離絶縁膜17A、17Bが形成されている。領域分離絶縁膜17A、17Bは、パーシャルトレンチ(Partial Trench)とも呼ばれる。ウェル11は、半導体基板2内であって、素子分離絶縁膜3よりも深い位置に形成されている。
れている。ゲート絶縁膜21B及びゲート電極22Bは、ボディ領域12B上に形成されている。ゲート電極22Aの直下にゲート絶縁膜21Aが形成され、ゲート電極22Bの直下にゲート絶縁膜21Bが形成されている。ゲード電極22Aの側面にサイドウォール絶縁膜23Aが形成され、ゲード電極22Bの側面にサイドウォール絶縁膜23Bが形成されている。金属シリサイド層24は、ソース・ドレイン領域15A、15B、タップ領域16A、16B及びゲート電極22A、22B上に形成されている。
実施例1に係る半導体装置1の製造方法について説明する。図5Aから図15は、実施例1に係る半導体装置1の製造方法の各工程を示す図である。
ン酸化膜31上にシリコン窒化膜(SiN膜)32を形成する。シリコン窒化膜32の膜厚は、例えば、60nm以上100nm以下である。次いで、フォトリソグラフィにより、シリコン窒化膜32上にフォトレジスト膜33を形成する。
ensity Plasma)法により、溝36及び37にシリコン酸化膜を埋め込み形成する。次に
、CMP(Chemical Mechanical Polishing)法により、溝36及び37に埋め込まれた
シリコン酸化膜を平坦化するとともに、半導体基板2上のシリコン酸化膜31及びシリコン窒化膜32を除去する。溝36及び37に埋め込まれたシリコン酸化膜が平坦化されることにより、半導体体基板2に素子分離絶縁膜3及び領域分離絶縁膜17A、17Bが形成される。半導体基板2に素子分離絶縁膜3が形成されることにより、半導体基板2にDTMOSトランジスタ領域8A、8Bが画定される。
の部分を覆うフォトレジスト膜をマスクとして、第1の濃度の不純物をDTMOSトランジスタ領域8Aの半導体基板2内にイオン注入することにより、半導体基板2内にボディ領域12Aを形成する。次いで、DTMOSトランジスタ領域8A以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。次に、フォトリソグラフィにより、DTMOSトランジスタ領域8B以外の部分を覆うフォトレジスト膜(図示せず)を形成する。次いで、DTMOSトランジスタ領域8B以外の部分を覆うフォトレジスト膜をマスクとして、第1の濃度よりも濃度が高い第2の濃度の不純物をDTMOSトランジスタ領域8Bの半導体基板2内にイオン注入することにより、半導体基板2内にボディ領域12Bを形成する。次に、DTMOSトランジスタ領域8B以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。ここでは、半導体基板2内にボディ領域12Aを形成した後、半導体基板2内にボディ領域12Bを形成する例を示している。この例に限らず、半導体基板2内にボディ領域12Bを形成した後、半導体基板2内にボディ領域12Aを形成してもよい。
A、22Bを形成する。
上6.0E13/cm2以下、の条件でイオン注入することにより、半導体基板2内にP
型のハロー領域を形成してもよい。Pチャネル型のDTMOSトランジスタ4A、4Bを形成する場合、例えば、砒素等のN型の不純物をイオン注入することにより、半導体基板2内にN型のハロー領域を形成する。例えば、砒素イオンを、加速エネルギー:45keV以上70keV以下、ドーズ量:8.0E12/cm2以上6.0E13/cm2以下、の条件でイオン注入することにより、半導体基板2内にN型のハロー領域を形成してもよい。
化膜を研磨することにより、半導体基板2上に層間絶縁膜5を形成する。フォトリソグラフィにより、層間絶縁膜5上にフォトレジスト膜(図示せず)を形成する。フォトリソグラフィ及びドライエッチングを行うことにより、層間絶縁膜5にコンタクト孔を形成する。例えば、アッシングにより、層間絶縁膜5上のフォトレジスト膜を除去する。例えば、CVD法により、層間絶縁膜5のコンタクト孔に、TiN(窒化チタン)及びW(タングステン)等の金属膜を形成する。CMPにより、層間絶縁膜5上の余分な金属膜を除去することにより、層間絶縁膜5にコンタクトプラグ6を形成する。
実施例2に係る半導体装置1及び半導体装置1の製造方法について説明する。実施例1と同一の構成要素については、実施例1と同一の符号を付し、その説明を省略する。実施例1では、チャネル領域13Aの不純物濃度とチャネル領域13Bの不純物濃度とが異なり、チャネル領域13Aの不純物濃度が、チャネル領域13Bの不純物濃度よりも低い場合の例を示した。実施例2では、チャネル領域13Cの不純物濃度とチャネル領域13Dの不純物濃度とが異なり、チャネル領域13Cの不純物濃度が、チャネル領域13Dの不純物濃度よりも高い場合について説明する。
N型の不純物をイオン注入することにより、半導体基板2内にN型のチャネル領域13C、13Dを形成する。例えば、砒素イオンを、加速エネルギー:50keV以上80keV以下、ドーズ量:5.0E12/cm2以上1.5E13/cm2以下、の条件でイオン注入することにより、半導体基板2内にN型のチャネル領域13Cを形成してもよい。例えば、砒素イオンを、加速エネルギー:50keV以上80keV以下、ドーズ量:3.0E12/cm2以上8.0E13/cm2以下、の条件でイオン注入することにより、半導体基板2内にN型のチャネル領域13Dを形成してもよい。
実施例3に係る半導体装置1及び半導体装置1の製造方法について説明する。実施例1と同一の構成要素については、実施例1と同一の符号を付し、その説明を省略する。実施例1では、チャネル領域13Aの不純物濃度とチャネル領域13Bの不純物濃度とが異なり、チャネル領域13Aの不純物濃度が、チャネル領域13Bの不純物濃度よりも低い場合の例を示した。実施例2では、チャネル領域13Cの不純物濃度とチャネル領域13Dの不純物濃度とが異なり、チャネル領域13Cの不純物濃度が、チャネル領域13Dの不純物濃度よりも高い場合の例を示した。実施例3では、チャネル領域13Eの不純物濃度とチャネル領域13Fの不純物濃度とが同じ濃度となるように、チャネル領域13E、13Fの不純物濃度を調整する例について説明する。
注入する不純物の濃度と、チャネル領域13Fの形成の際に注入する不純物の濃度とを調整する。チャネル領域13E、13Fの不純物濃度は、実施例1のチャネル領域13Aの不純物濃度と同じ濃度であってもよい。また、チャネル領域13E、13Fの不純物濃度は、実施例1のチャネル領域13Bの不純物濃度と同じ濃度であってもよい。
実施例1及び実施例2に係るDTMOSトランジスタ4A、4Bを有する半導体装置1の動作速度をSpiceシミュレーションによって検証した。インバータ101段のリングオシレータを用い、ボディ抵抗及びボディ容量は実測値を使用して、検証を行った。図18は、Spiceシミュレーションの検証結果を示す図である。図18の横軸は、ボディ領域を形成する際の不純物のドーズ量である。図18では、ドーズ量:4.0E13を基準値(Reference Value)とし、図18の縦軸は、基準値に対するリングオシレータの
発振周波数の比率を示している。図18の黒い丸(●)が高スルーレートの場合の発振周波数の比率を示し、図18の白い四角(□)が低スルーレートの場合の発振周波数の比率を示している。高スルーレート(Slew=23psec)の場合、ファンアウト数を1とし、低ス
ルーレート(Slew=146psec)の場合、ファンアウト数を20とすることにより、スルーレートを調整している。
実施例4に係る設計支援装置51について説明する。図19は、設計支援装置51のハードウェア構成図である。設計支援装置51は、例えば、CAD(Computer Aided Design)である。設計支援装置51は、処理部52、通信インターフェース53、表示装置5
4、操作インターフェース55、補助記憶装置56及び可搬記録媒体駆動装置57を有していてもよい。これらは、相互にバスを介して接続されている。図18に示す設計支援装置51の構成要素の全てが必須という訳ではなく、設計支援装置51を実現する上で、適宜、設計支援装置51の構成要素の追加又は削除がされてもよい。
いる設計支援プログラム等に従って各種の処理を実行する。メモリ62は、ROM(Read
Only Memory)63及びRAM(Random Access Memory)64を有する。ROM63は、例えば、設計支援装置51を制御するためのプログラム及びデータを記憶する。RAM64は、プログラム又はデータを一時的に記憶し、ワーキングエリアとして機能する。
マウス等のポインティングデバイス等である。
e)である。
Transfer Level言語)によって記述したデータに基づいて、ネットリスト(論理データ
)を作成する(論理合成処理)。ステップS1において、設計部71は、ネットリストの回路動作を保証し得るタイミング情報を規定したタイミング制約データを作成する。ステップS1において、設計部71は、セルライブラリ及びネットリストに基づいて、配置処理及び配線処理を行うことにより、論理回路を設計する。セルライブラリには、低濃度のボディ領域12Aを有するDTMOSトランジスタ4Aを用いたセル、高濃度のボディ領域12Bを有するDTMOSトランジスタ4Bを用いたセル、高駆動力セル等の各種のセル(論理ゲート)が登録されている。セルライブラリは、格納部76に格納されている。以下では、低濃度のボディ領域12Aを有するDTMOSトランジスタ4Aを用いたセルを、高濃度ボディセルと表記し、高濃度のボディ領域12Bを有するDTMOSトランジスタ4Bを用いたセルを、低濃度ボディセルと表記する。設計部71は、高濃度ボディセルを用いずに、論理合成処理、配置処理及び配線処理を行う。設計部71は、低濃度ボディセルのみを用いて、論理合成処理、配置処理及び配線処理を行ってもよい。設計部71は、低濃度ボディセル及び他のセルを用いて、論理合成処理、配置処理及び配線処理を行ってもよい。
、タイミング制約を満たしていないパスにおいて、所定条件を満たすセルが存在するか否かを判定する。この場合、所定条件を満たすセルは、入力スルーレートが一定値以上である低濃度ボディセルとする。
コンピュータその他の機械、装置(以下、コンピュータ等)に上記いずれかの機能を実現させるプログラムをコンピュータ等が読み取り可能な記録媒体に記録してもよい。コンピュータ等に、この記録媒体のプログラムを読み込ませて実行させることにより、上記いずれかの機能が提供される。ここで、コンピュータ等が読み取り可能な記録媒体とは、データやプログラム等の情報を電気的、磁気的、光学的、機械的、または化学的作用によって蓄積し、コンピュータ等から読み取り可能な記録媒体をいう。このような記録媒体のうちコンピュータ等から取り外し可能なものとしては、例えばフレキシブルディスク、光磁気ディスク、CD−ROM、CD−R/W、DVD、ブルーレイディスク、DAT、8mmテープ、フラッシュメモリなどのメモリカード等がある。また、コンピュータ等に固定された記録媒体としてハードディスクやROM等がある。
第1の領域及び第2の領域を有する基板と、
前記基板に形成され、前記第1の領域及び前記第2の領域のそれぞれを画定する素子分離絶縁膜と、
前記基板内に形成されたウェルと、
前記第1の領域の前記ウェル内であって、前記素子分離絶縁膜よりも浅い位置に形成された第1の導電型であって第1の不純物濃度を有する第1のボディ領域と、
前記第2の領域の前記ウェル内であって、前記素子分離絶縁膜よりも浅い位置に形成された、前記第1の導電型であって、前記第1の不純物濃度とは異なる第2の不純物濃度を有する第2のボディ領域と、
前記第1のボディ領域上に形成され、前記第1のボディ領域と電気的に接続された第1のゲート電極と、
前記第2のボディ領域上に形成され、前記第2のボディ領域と電気的に接続された第2のゲート電極と、
を備えることを特徴とする半導体装置。
前記第1のボディ領域内に形成され、前記第1の導電型であって第3の不純物濃度を有する第1のチャネル領域と、
前記第2のボディ領域内に形成され、前記第1の導電型であって前記第3の不純物濃度と異なる第4の不純物濃度を有する第2のチャネル領域と、
を備えることを特徴とする付記1に記載の半導体装置。
前記第1の不純物濃度は、前記第2の不純物濃度よりも低く、
前記第3の不純物濃度は、前記第4の不純物濃度よりも低い、
ことを特徴とする付記2に記載の半導体装置。
前記第1の不純物濃度は、前記第2の不純物濃度よりも低く、
前記第3の不純物濃度は、前記第4の不純物濃度よりも高い、
ことを特徴とする付記2に記載の半導体装置。
前記第1のボディ領域内に形成され、前記第1の導電型であって第3の不純物濃度を有する第1のチャネル領域と、
前記第2のボディ領域内に形成され、前記第1の導電型であって前記第3の不純物濃度を有する第2のチャネル領域と、
を備えることを特徴とする付記1に記載の半導体装置。
基板に素子分離絶縁膜を形成する工程と、
前記基板内にウェルを形成する工程と、
前記ウェル内であって、前記素子分離絶縁膜によって画定された第1の部分に第1の導電型であって第1の不純物濃度を有する第1のボティ領域を形成する工程と、
前記ウェル内であって、前記素子分離絶縁膜によって画定された第2の部分に、前記第1の導電型であって前記第1の不純物濃度と異なる第2の不純物濃度を有する第2のボティ領域を形成する工程と、
前記第1のボティ領域上に第1のゲート電極と、前記第2のボティ領域上に第2のゲート電極と、を形成する工程と、
前記第1のゲート電極と前記第1のボディ領域とを電気的に接続する第1の導電性プラグ及び第1の配線と、前記第2のゲート電極と前記第2のボディ領域とを電気的に接続す
る第2の導電性プラグ及び第2の配線を形成する工程と、
を備える半導体装置の製造方法。
前記第1のボディ領域内に、前記第1の導電型であって第3の不純物濃度を有する第1のチャネル領域を形成する工程と、
前記第2のボディ領域内に、前記第1の導電型であって前記第3の不純物濃度と異なる第4の不純物濃度を有する第2のチャネル領域を形成する工程と、
を備えることを特徴とする付記6に記載の半導体装置の製造方法。
前記第1の不純物濃度は、前記第2の不純物濃度よりも低く、
前記第3の不純物濃度は、前記第4の不純物濃度よりも低い、
ことを特徴とする付記7に記載の半導体装置の製造方法。
前記第1の不純物濃度は、前記第2の不純物濃度よりも低く、
前記第3の不純物濃度は、前記第4の不純物濃度よりも高い、
ことを特徴とする付記7に記載の半導体装置の製造方法。
前記第1のボディ領域内に、前記第1の導電型であって第3の不純物濃度を有する第1のチャネル領域を形成する工程と、
前記第2のボディ領域内に、前記第1の導電型であって前記第3の不純物濃度を有する第2のチャネル領域を形成する工程と、
を備えることを特徴とする付記6に記載の半導体装置の製造方法。
論理ゲートを組み合わせて論理回路を設計する設計部と、
前記論理回路の動作を検証する検証部と、
前記論理回路において動作不良を起こすパスを抽出する抽出部と、
前記抽出されたパスに存在する前記論理ゲートについて、同じ導電型であって互いに異なる不純物濃度を有するボディ領域を備えた少なくとも2種のDTMOSのうち、入力スルーレートの値に応じて、何れか1種の前記DTMOSを用いた論理ゲートに置き換える置換部と、
を備えることを特徴とする設計支援装置。
前記検証部は、前記論理ゲートを置き換えた前記論理回路の動作を再検証することを特徴とする付記11に記載の設計支援装置。
設計支援装置が、
論理ゲートを組み合わせて論理回路を設計する工程と、
前記論理回路の動作を検証する工程と、
前記論理回路において動作不良を起こすパスを抽出する工程と、
前記抽出されたパスに存在する前記論理ゲートについて、同じ導電型であって互いに異なる不純物濃度を有するボディ領域を備えた少なくとも2種のDTMOSのうち、入力スルーレートの値に応じて、何れか1種の前記DTMOSを用いた論理ゲートに置き換える工程と、
を実行することを特徴とする設計支援方法。
前記設計支援装置が、前記論理ゲートを置き換えた前記論理回路の動作を再検証する工程を実行することを特徴とする付記13に記載の設計支援方法。
設計支援装置に、
論理ゲートを組み合わせて論理回路を設計する工程と、
前記論理回路の動作を検証する工程と、
前記論理回路において動作不良を起こすパスを抽出する工程と、
前記抽出されたパスに存在する前記論理ゲートについて、同じ導電型であって互いに異なる不純物濃度を有するボディ領域を備えた少なくとも2種のDTMOSのうち、入力スルーレートの値に応じて、何れか1種の前記DTMOSを用いた論理ゲートに置き換える工程と、
を実行させることを特徴とする設計支援プログラム。
前記設計支援装置に、前記論理ゲートを置き換えた前記論理回路の動作を再検証する工程を実行させることを特徴とする付記15に記載の設計支援プログラム。
2 半導体基板
3 素子分離絶縁膜
4A、4B DTMOSトランジスタ
5 層間絶縁膜
6 コンタクトプラグ
7 配線
8A、8B DTMOSトランジスタ領域
11 ウェル
12A、12B ボディ領域
13A、13B、13C、13D、13E、13F チャネル領域
14A、14B LDD領域
15A、15B ソース・ドレイン領域
16A、16B タップ領域
17A、17B 領域分離絶縁膜
21A、21B ゲート絶縁膜
22A、22B ゲート電極
23A、23B サイドウォール絶縁膜
24 金属シリサイド層
Claims (10)
- 第1の領域及び第2の領域を有する基板と、
前記基板に形成され、前記第1の領域及び前記第2の領域のそれぞれを画定する素子分離絶縁膜と、
前記基板内に形成されたウェルと、
前記第1の領域の前記ウェル内であって、前記素子分離絶縁膜よりも浅い位置に形成された第1の導電型であって第1の不純物濃度を有する第1のボディ領域と、
前記第2の領域の前記ウェル内であって、前記素子分離絶縁膜よりも浅い位置に形成された、前記第1の導電型であって、前記第1の不純物濃度よりも高い濃度の第2の不純物濃度を有する第2のボディ領域と、
前記第1のボディ領域上に形成され、前記第1のボディ領域と電気的に接続された第1のゲート電極と、
前記第2のボディ領域上に形成され、前記第2のボディ領域と電気的に接続された第2のゲート電極と、
を備え、
前記第1のゲート電極に入力される信号のスルーレートは、一定値未満であり、
前記第2のゲート電極に入力される信号のスルーレートは、前記一定値以上であることを特徴とする半導体装置。 - 前記第1のボディ領域内に形成され、前記第1の導電型であって第3の不純物濃度を有する第1のチャネル領域と、
前記第2のボディ領域内に形成され、前記第1の導電型であって前記第3の不純物濃度と異なる第4の不純物濃度を有する第2のチャネル領域と、
を備えることを特徴とする請求項1に記載の半導体装置。 - 前記第1の不純物濃度は、前記第2のボディ領域の不純物濃度よりも低く、
前記第3の不純物濃度は、前記第4の不純物濃度よりも低い、
ことを特徴とする請求項2に記載の半導体装置。 - 前記第1の不純物濃度は、前記第2の不純物濃度よりも低く、
前記第3の不純物濃度は、前記第4の不純物濃度よりも高い、
ことを特徴とする請求項2に記載の半導体装置。 - 前記第1のボディ領域内に形成され、前記第1の導電型であって第3の不純物濃度を有する第1のチャネル領域と、
前記第2のボディ領域内に形成され、前記第1の導電型であって前記第3の不純物濃度を有する第2のチャネル領域と、
を備えることを特徴とする請求項1に記載の半導体装置。 - 基板に素子分離絶縁膜を形成する工程と、
前記基板内にウェルを形成する工程と、
前記ウェル内であって、前記素子分離絶縁膜によって画定された第1の部分に第1の導電型であって第1の不純物濃度を有する第1のボティ領域を形成する工程と、
前記ウェル内であって、前記素子分離絶縁膜によって画定された第2の部分に、前記第1の導電型であって前記第1の不純物濃度よりも高い濃度の第2の不純物濃度を有する第2のボティ領域を形成する工程と、
前記第1のボティ領域上に第1のゲート電極と、前記第2のボティ領域上に第2のゲート電極と、を形成する工程と、
前記第1のゲート電極と前記第1のボディ領域とを電気的に接続する第1の導電性プラグ及び第1の配線と、前記第2のゲート電極と前記第2のボディ領域とを電気的に接続する第2の導電性プラグ及び第2の配線を形成する工程と、
を備え、
前記第1のゲート電極に入力される信号のスルーレートは、一定値未満であり、
前記第2のゲート電極に入力される信号のスルーレートは、前記一定値以上であることを特徴とする半導体装置の製造方法。 - 前記第1のボディ領域内に、前記第1の導電型であって第3の不純物濃度を有する第1のチャネル領域を形成する工程と、
前記第2のボディ領域内に、前記第1の導電型であって前記第3の不純物濃度と異なる第4の不純物濃度を有する第2のチャネル領域を形成する工程と、
を備えることを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記第1の不純物濃度は、前記第2の不純物濃度よりも低く、
前記第3の不純物濃度は、前記第4の不純物濃度よりも低い、
ことを特徴とする請求項7に記載の半導体装置の製造方法。 - 前記第1の不純物濃度は、前記第2の不純物濃度よりも低く、
前記第3の不純物濃度は、前記第4の不純物濃度よりも高い、
ことを特徴とする請求項7に記載の半導体装置の製造方法。 - 前記第1のボディ領域内に、前記第1の導電型であって第3の不純物濃度を有する第1のチャネル領域を形成する工程と、
前記第2のボディ領域内に、前記第1の導電型であって前記第3の不純物濃度を有する第2のチャネル領域を形成する工程と、
を備えることを特徴とする請求項6に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013095952A JP6123462B2 (ja) | 2013-04-30 | 2013-04-30 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
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