TWI523082B - 於積體電路產品之不同結構上形成不對稱間隔件之方法 - Google Patents

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Description

於積體電路產品之不同結構上形成不對稱間隔件之方法
本揭示內容大體有關於精密半導體裝置的製造，且更特別的是，有關於在可形成於積體電路產品上之各種不同結構上形成不對稱間隔件的各種方法。
製造諸如CPU、儲存裝置、ASIC(特殊應用積體電路)之類的先進積體電路需要根據指定的電路佈局在給定晶片區中形成大量電路元件。場效電晶體(FET)為實質決定積體電路之效能的重要電路元件之一。場效電晶體通常為NMOS裝置或者是PMOS裝置。在製造複雜的積體電路期間，在包含結晶半導體層的基板上形成數百萬個電晶體，例如NMOS電晶體及/或PMOS電晶體。不論是納入考慮的是NMOS電晶體還是PMOS電晶體，場效電晶體通常包含所謂的PN接面，其係由被稱作汲極及源極區域的重度摻雜區域與配置於高度摻雜源極/汲極區之間被稱作通道區的輕度摻雜或無摻雜區域之間的介面形成。MOS電晶體的通道長度大體被視為源極/汲極區之間的橫向距離。
製造半導體裝置的持續驅動力是增加某些積體電路裝置(例如，微處理器、記憶體裝置及其類似者)的操作速度。由 於有增加速度的需求，半導體裝置(例如，電晶體)的尺寸已持續減小。例如，在例如場效電晶體(FET)的裝置中，裝置參數(例如，通道長度、接面深度及閘極電介質厚度等等)都被持續地縮減。一般而言，FET的通道長度愈小，電晶體的操作速度會愈快。此外，藉由減少典型電晶體之組件的大小及/或比例，也可增加電晶體可製作於給定數量之晶圓不動產(wafer real estate)上的密度及數目，從而降低每個電晶體的總成本以及包含此類電晶體之積體電路裝置的成本。
可惜，減少電晶體的通道長度也會增加“短通道”效應，以及在長通道電晶體中相對不重要的“邊緣效應”。短通道效應的例子之一主要包括：由於空乏區相對於較短的通道長度變大，源極至汲極的洩露電流在電晶體應該處於“關閉”或不導電狀態時增加。此外，也對電晶體效能有不利影響的邊緣效應之一是所謂的米勒電容(Miller capacitance)。米勒電容為寄生重疊電容，其係起因於摻雜多晶矽閘極及閘極電介質與FET中強重度摻雜源極/汲極區及/或弱重度摻雜源極/汲極延伸(SDE)區(若有的話)的傳導部份(幾乎總是)重疊。
不對稱間隔件在半導體裝置製造期間有各種功能。例如，如果對於在閘極結構附近的源極區或汲極區之不同摻雜需求而言需要差分偏移(differential offset)時，常常利用不對稱間隔件來實現此偏移。常用來形成不對稱間隔體的技術係利用多重閘極結構側壁絕緣層以及多重植入用許多光阻遮罩及蝕刻製程來產生想要的偏移。此技術既耗時，而且多個遮罩與蝕刻步驟相應地增加製造成本。
本揭示內容針對在可形成於積體電路產品上之各種不同結構上形成不對稱間隔件的各種方法，這可避免或至少減少上述問題中之一個或多個影響。
為供基本理解本發明的一些態樣，提出以下簡化的總結。此總結並非本發明的窮舉式總覽。它不是想要識別本發明的關鍵或重要元件或者是描繪本發明的範疇。唯一的目的是要以簡要的形式提出一些概念作為以下更詳細之說明的前言。
本揭示內容大體針對在可形成於積體電路產品上之各種不同結構上形成不對稱間隔件的各種方法。本文揭示一種示範方法，係包含：在半導體基板之上形成結構，進行保形沉積製程(conformal deposition process)以形成未摻雜間隔件材料層於該結構之上，進行傾角離子植入製程(angled ion implant process)以形成摻雜間隔件材料區於該未摻雜間隔件材料層中，並使該未摻雜間隔件材料層的其他部份不被摻雜，在進行該傾角離子植入製程後，進行移除該未摻雜間隔件材料層之該等未摻雜部份的至少一個蝕刻製程，藉此產生由鄰近該結構之至少一個側面但不是所有側面的該摻雜間隔件材料構成的側壁間隔件。
本文揭示另一種示範方法，係包含：在半導體基板之上形成結構，進行保形沉積製程以形成未摻雜間隔件材料層於該結構之上，用由二氟化硼、硼或碳之其中一者構成的摻質材料進行傾角離子植入製程以在該未摻雜間隔件材料層中形成包含該摻質材料的摻雜間隔件材料區，並使該未摻雜間隔件材料層的其他部份不被摻雜，在進行該傾角離子植入製程後，進行選擇性地 移除該未摻雜間隔件材料層之該等未摻雜部份並留下該摻雜間隔件材料區的第一蝕刻製程，以及進行第二非等向性蝕刻製程以移除該摻雜間隔件材料區中方向與該基板之上表面實質平行的部份，以藉此定義由鄰近該結構之至少一個側面但不是所有側面的該摻雜間隔件材料構成的側壁間隔件。
10‧‧‧示範積體電路產品或裝置
12‧‧‧示範半導體基板
13‧‧‧示範結構
14‧‧‧示範閘極結構
14A‧‧‧示範閘極絕緣層
14B‧‧‧傳導閘極層
16‧‧‧閘極覆蓋層
18‧‧‧蝕刻中止或保護襯裡/保護層
20‧‧‧未摻雜間隔件材料層
22‧‧‧傾角離子植入製程
22A‧‧‧摻雜間隔件材料
22B‧‧‧植入角度
24‧‧‧蝕刻製程
26‧‧‧非等向性蝕刻製程
28‧‧‧不對稱間隔件
28X‧‧‧氧化物材料
30‧‧‧加熱製程
GL‧‧‧閘極長度
GW‧‧‧閘極寬度
參考以下結合附圖的說明可明白本揭示內容，其中類似的元件係以相同的元件符號表示。
第1A圖至第1F圖圖示揭示於本文的各種新穎方法，彼等可用來在積體電路產品上的各種不同結構上形成不對稱間隔件；以及第2A圖至第2C圖圖示可用揭示於本文之新穎方法來形成的不對稱間隔件配置之各種示範實施例。
儘管本發明容易做出各種修改及替代形式，本文仍以附圖為例圖示幾個本發明的特定具體實施例且詳述其中的細節。不過，應瞭解本文所描述的特定具體實施例不是想要把本發明限定成本文所揭示的特定形式，反而是，本發明是要涵蓋落入由隨附申請專利範圍定義之本發明精神及範疇內的所有修改、等價及替代性陳述。
以下描述本發明的各種示範具體實施例。為了清楚說明，本專利說明書沒有描述實際具體實作的所有特徵。當然，應瞭解，在開發任一此類的實際具體實施例時，必需做許多與具體實作有關的決策以達成開發人員的特定目標，例如遵循與系統 相關及商務有關的限制，這些都會隨著每一個具體實作而有所不同。此外，應瞭解，此類開發即複雜又花時間，但對本技藝一般技術人員而言在閱讀本揭示內容後仍將是例行工作。
此時以參照附圖來描述本發明。示意圖示於附圖的各種結構、系統及裝置係僅供解釋以及避免熟諳此藝者所習知的細節混淆本發明。儘管如此，仍納入附圖用來描述及解釋本揭示內容的示範實施例。應使用與相關技藝技術人員所熟悉之意思一致的方式理解及解釋用於本文的字彙及片語。本文沒有特別定義的術語或片語(亦即，與熟諳此藝者所理解之普通慣用意思不同的定義)是想要用術語或片語的一致用法來暗示。在這個意義上，希望術語或片語具有特定的意思時(亦即，不同於熟諳此藝者所理解的意思)，則會在本專利說明書中以直接明白地提供特定定義的方式清楚地陳述用於該術語或片語的特定定義。
本揭示內容針對在可形成於積體電路產品上之各種不同結構上形成不對稱間隔件的各種方法。熟諳此藝者在讀完本申請案後會明白，揭示於本文的方法可用來形成運用各種裝置及技術的積體電路產品，例如NMOS、PMOS、CMOS等等，而且可立即用來形成各種積體電路產品，包括但不限於：ASIC、邏輯裝置、記憶體裝置、等等。此時參考附圖更詳細地描述揭示於本文之各種方法的示範具體實施例。
第1A圖圖示在早期製造階段的示範積體電路產品或裝置10。裝置10形成於示範半導體基板12中及上面。基板12可具有各種組構，例如圖示的塊矽組構。基板12也可具有包含塊矽層、埋藏絕緣層及主動層的絕緣體上覆矽(SOI)組構，其中半導 體裝置皆形成於主動層中及上面。基板12也可由除矽以外的材料製成。因此，應瞭解，用語“基板”或“半導體基板”係涵蓋半導體結構的所有形式以及所有半導體材料。
第1A圖也圖示在基板12上面的複數個示範結構13。圖示於此的結構13旨在示意圖示及表示結構13的大小、形狀、目的、用途、功能、組構及/或構造材料實際上可隨著特定應用而有所不同。在一個示範具體實施例中，結構13可由示範閘極結構14構成以用於將形成於基板12中及上面的各種電晶體裝置或可為硬遮罩層的殘留部份。此類電晶體結構通常在基板12中用溝槽隔離結構(未圖示)電性隔離。在圖示實施例中，結構13也包含閘極覆蓋層16。示範閘極結構14一般包含示範閘極絕緣層14A與一個或多個傳導閘極層14B。可由材料(例如，氮化矽)製成的閘極覆蓋層16位在每個閘極結構14的上面。圖示於此的閘極結構14旨在示意圖示及表示用於閘極結構14的構造材料實際上可隨著特定應用而有所不同。閘極絕緣層14A可由各種材料構成，例如二氧化矽、氮氧化矽，高k(k值大於7)絕緣材料、等等。閘極電極層14B可由一層或多層的導電材料構成，例如多晶矽、非晶矽、金屬、等等。用各種已知技術可形成圖示於第1A圖的結構13。例如，構成結構13的材料層初始可均厚沉積(blanket-deposit)於基板12上面。之後，通過帶圖案遮罩層(未圖示)可進行一個或多個蝕刻製程以定義圖示於第1A圖的基本結構13。
接下來，如第1B圖所示，可進行保形沉積製程以形成橫越裝置10的蝕刻中止或保護襯裡18。保護襯裡18可由各種不同材料構成，例如二氧化矽、氮化矽、等等，它可藉由例如進 行化學氣相沉積(CVD)或原子層沉積(ALD)製程來形成。保護襯裡18的厚度可隨著特定應用而有所不同，例如，約1至3奈米。在有些情形下，可能不需要保護層18。
之後，繼續參考第1B圖，可進行另一保形沉積製程以形成未摻雜間隔件材料層20於保護層18上。該未摻雜間隔件材料層20可由各種不同材料構成，例如未摻雜非晶矽、等等，以及它可藉由進行例如CVD或ALD製程來形成。未摻雜間隔件材料層20的厚度可隨著特定應用而有所不同，例如，約5至6奈米。應注意，間隔件材料層20被稱為“未摻雜”只是意指沒有採用刻意的步驟以刻意添加摻質材料至初始未摻雜間隔件材料層20。
接下來，如第1C圖所示，進行傾角離子植入製程22以在未摻雜間隔件材料層20的數個部份中形成摻雜間隔件材料22A的區域。應注意，由於植入製程22的角度，並非所有的未摻雜間隔件材料層20會植入用於植入製程22的摻質材料。離子植入製程22的細節，例如植入的材料、植入劑量、植入角度及植入能量可隨著特定應用而有所不同。在一個示範具體實施例中，可以落在約5至45度之範圍內的植入角度22B進行傾角離子植入製程22。在一個實施例中，傾角離子植入製程22，例如，使用二氟化硼、硼或碳等等，約在1e14至1e15個離子/平方公分之間的摻質劑量範圍，約在1-20keV之間的能階範圍。
然後，如第1D圖所示，進行蝕刻製程24以選擇性地移除未摻雜間隔件材料層20在傾角離子植入製程22期間沒有摻雜摻質材料的部份。一般而言，未摻雜間隔件材料層20的未摻雜部份會以快於摻雜間隔件材料22A之區域的速率蝕刻。在蝕刻 製程24期間，保護襯裡18保護結構13及基板12。在一個示範具體實施例中，蝕刻製程24可為用蝕刻劑(例如，氨水、KOH或TMAH)實施的濕蝕刻製程。
然後，如第1E圖所示，進行非等向性蝕刻製程26(例如，乾式反應性離子蝕刻製程)以移除摻雜間隔件材料22A之剩餘區域的橫臥部份(horizontally positioned portion)。此蝕刻製程導致定義由摻雜間隔件材料構成及鄰近結構13之一個側面的不對稱間隔件28。取決於特定應用，間隔件28可能實際接觸或不接觸結構13。
第1F圖圖示可用來把間隔件28轉換成氧化物材料的視需要加工操作。更特別的是，在間隔件28由摻雜非晶矽製成的情形下，可進行加熱製程30以把部份或所有的間隔件28轉換成氧化物材料28X(第1F圖圖示完全轉換)。氧化加熱製程的參數可隨著特定應用以及可利用的熱預算而有所不同。可在快速熱退火室或傳統火爐中進行加熱製程30。
第2A圖至第2C圖的平面圖圖示可用揭示於本文之新穎方法形成由鄰近示範結構13之一個或多個不對稱間隔件28組成之可能配置的各種示範實施例。在圖示於第2A圖至第2C圖的示範具體實施例中，結構13可為電晶體的閘極電極結構，其係朝閘極寬度(GW)及閘極長度(GL)方向延伸。在圖示於第2A圖的具體實施例中，以圖示方向進行單一傾角離子植入製程22以及上述其他加工，產生只鄰近結構13之一個側面的單一不對稱間隔件28。在圖示於第2B圖的具體實施例中，以圖示方向進行單一傾角離子植入製程22以及上述其他加工，產生只鄰近結構13之兩個 側面的不對稱間隔件28。在圖示於第2C圖的具體實施例中，以圖示方向進行第一、第二傾角離子植入製程22、22X以及上述其他加工，產生只鄰近結構13之三個側面的不對稱間隔件28。由上述可明白，對於在形成積體電路產品時形成的結構，揭示於本文的新穎方法使得裝置設計者很有彈性地形成不對稱間隔件於與該結構之選定部份鄰近的特定位置。
以上所揭示的特定具體實施例均僅供圖解說明，因為熟諳此藝者在受益於本文的教導後顯然可以不同但等價的方式來修改及實施本發明。例如，可用不同的順序完成以上所提出的製程步驟。此外，除非在以下申請專利範圍有提及，不希望本發明受限於本文所示之構造或設計的細節。因此，顯然可改變或修改以上所揭示的特定具體實施例而所有此類變體都被認為仍然是在本發明的範疇與精神內。因此，本文提出以下的申請專利範圍尋求保護。
10‧‧‧示範積體電路產品或裝置
12‧‧‧示範半導體基板
13‧‧‧示範結構
14A‧‧‧示範閘極絕緣層
14B‧‧‧傳導閘極層
16‧‧‧閘極覆蓋層
18‧‧‧蝕刻中止或保護襯裡/保護層
20‧‧‧未摻雜間隔件材料層
26‧‧‧非等向性蝕刻製程
28‧‧‧不對稱間隔件

Claims (23)

  1. 一種製造半導體裝置之方法，係包含：在半導體基板之上形成結構；進行保形沉積製程，以在該結構之上形成未摻雜間隔件材料層；進行傾角離子植入製程，以在該未摻雜間隔件材料層中形成摻雜間隔件材料區，並使該未摻雜間隔件材料層的其他部份不被摻雜；以及在進行該傾角離子植入製程後，進行移除該未摻雜間隔件材料層之該等未摻雜部份的至少一個蝕刻製程，以及藉此產生由鄰近該結構之至少一個側面但不是所有側面的該摻雜間隔件材料所構成的側壁間隔件。
  2. 如申請專利範圍第1項所述之方法，更包括：在形成該未摻雜間隔件材料層之前，在該結構及該基板上形成保護層，該未摻雜間隔件材料層係形成於該保護層上。
  3. 如申請專利範圍第1項所述之方法，其中，該未摻雜間隔件材料層係由未摻雜非晶矽所構成。
  4. 如申請專利範圍第1項所述之方法，其中，以對於與該基板之上表面垂直之直線落在約5至45度之範圍內的角度，進行該傾角離子植入製程。
  5. 如申請專利範圍第1項所述之方法，其中，使用二氟化硼、硼或碳之其中一者進行該傾角離子植入製程。
  6. 如申請專利範圍第1項所述之方法，其中，使用約在1e14至1e15個離子/平方公分之間的摻質劑量及約在1至20keV之間的能 階，進行該傾角離子植入製程。
  7. 如申請專利範圍第1項所述之方法，更包括：進行加熱製程，以將該側壁間隔件之至少一部份轉換成氧化物材料。
  8. 如申請專利範圍第7項所述之方法，其中，在火爐或RTA室之其中一者中進行該加熱製程。
  9. 如申請專利範圍第1項所述之方法，其中，進行至少一個蝕刻製程包括：進行選擇性地移除該未摻雜間隔件材料層之該等未摻雜部份並留下該摻雜間隔件材料區的第一蝕刻製程；以及進行第二非等向性蝕刻製程，以移除該摻雜間隔件材料區的數個部份，以便藉此定義該側壁間隔件。
  10. 如申請專利範圍第1項所述之方法，其中，該結構包含用於電晶體的閘極電極結構。
  11. 如申請專利範圍第1項所述之方法，其中，該側壁間隔件只鄰近該結構的一個側面。
  12. 如申請專利範圍第1項所述之方法，其中，該側壁間隔件只鄰近該結構的兩個側面。
  13. 如申請專利範圍第1項所述之方法，更包括：進行附加的傾角離子植入製程，其中，該側壁間隔件只鄰近該結構的三個側面。
  14. 一種製造半導體裝置之方法，係包含：在半導體基板之上形成結構；進行保形沉積製程，以在該結構之上形成未摻雜間隔件材料層；以由二氟化硼、硼或碳之其中一者所構成的摻質材料進行 傾角離子植入製程，以在該未摻雜間隔件材料層中形成包含該摻質材料的摻雜間隔件材料區，並使該未摻雜間隔件材料層的其他部份不被摻雜；在進行該傾角離子植入製程後，進行選擇性地移除該未摻雜間隔件材料層之該等未摻雜部份並留下該摻雜間隔件材料區的第一蝕刻製程；以及進行第二非等向性蝕刻製程，以移除該摻雜間隔件材料區中方向與該基板之上表面實質平行的部份，以便藉此定義由鄰近該結構之至少一個側面但不是所有側面的該摻雜間隔件材料所構成的側壁間隔件。
  15. 如申請專利範圍第14項所述之方法，更包括：在形成該未摻雜間隔件材料層之前，在該結構及該基板上形成保護層，該未摻雜間隔件材料層係形成於該保護層上。
  16. 如申請專利範圍第14項所述之方法，其中，該未摻雜間隔件材料層係由未摻雜非晶矽所構成。
  17. 如申請專利範圍第14項所述之方法，其中，以對於與該基板之上表面垂直之直線落在約5至45度之範圍內的角度，進行該傾角離子植入製程。
  18. 如申請專利範圍第14項所述之方法，其中，使用約在1e14至1e15個離子/平方公分之間的摻質劑量及約在1至20keV之間的能階，進行該傾角離子植入製程。
  19. 如申請專利範圍第14項所述之方法，更包括：進行加熱製程，以將該側壁間隔件之至少一部份轉換成氧化物材料。
  20. 一種製造半導體裝置之方法，係包含： 在半導體基板之上形成結構；進行保形沉積製程，以在該結構之上形成未摻雜間隔件材料層，其中，該未摻雜間隔件材料層係由未摻雜非晶矽所構成；以由二氟化硼、硼或碳之其中一者所構成的摻質材料進行傾角離子植入製程，以在該未摻雜間隔件材料層中形成包含該摻質材料的摻雜間隔件材料區，並使該未摻雜間隔件材料層的其他部份不被摻雜，其中，以對於與該基板之上表面垂直之直線落在約5至45度之範圍內的角度以及使用在1e14至1e15個離子/平方公分之間的摻質劑量，進行該傾角離子植入製程；在進行該傾角離子植入製程後，進行選擇性地移除該未摻雜間隔件材料層之該等未摻雜部份並留下該摻雜間隔件材料區的第一蝕刻製程；以及進行第二非等向性蝕刻製程，以移除該摻雜間隔件材料區中方向與該基板之上表面實質平行的部份，以便藉此定義由鄰近該結構之至少一個側面但不是所有側面的該摻雜間隔件材料所構成的側壁間隔件。
  21. 如申請專利範圍第20項所述之方法，更包括：在形成該未摻雜間隔件材料層之前，在該結構及該基板上形成保護層，該未摻雜間隔件材料層係形成於該保護層上。
  22. 如申請專利範圍第20項所述之方法，其中，係以約在1至20keV之間的能階，進行該傾角離子植入製程。
  23. 如申請專利範圍第20項所述之方法，更包括：進行加熱製程，以將該側壁間隔件之至少一部份轉換成氧化物材料。
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