CN109545674B - 半导体器件的形成方法及半导体器件 - Google Patents
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Abstract
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法及半导体器件。所述半导体器件的形成方法包括如下步骤：提供一衬底；形成掩膜层于所述衬底表面，所述掩膜层中具有一开口，所述开口具有第一宽度；沿所述开口注入第一类型离子至所述衬底，形成第一阱区；调整所述开口的大小，使得所述开口具有不同于所述第一宽度的第二宽度；沿调整后的所述开口注入第二类型离子至所述衬底，形成在沿垂直于所述衬底的方向与所述第一阱区相互叠置的第二阱区。本发明在简化半导体器件形成工艺、降低半导体器件制造成本的同时，改善了半导体器件的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法及半导体器件。
背景技术
随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND(三维NAND)存储器；随着集成度的越来越高，3D NAND存储器已经从32层发展到64层、128层，甚至更高的层数。
在3D NAND存储器等集成电路中，于有限芯片面积上提供并操作着数量庞大的电路组件，例如晶体管。在使用金属氧化物半导体(Metal Oxide Semiconductor，MOS)技术所制作的集成电路中，所运用的是场效应晶体管(Field Effect Transistor，FET)。一般来说，场效应晶体管包括n-型MOS管(即NMOS)和p-型MOS管(即PMOS)。在集成电路的制造过程中，场效应晶体管可以被制造为各种形式及组态，例如平面型FET装置或者三维FET装置等。
但是，现有的晶体管由于其结构的限制，导致其性能较差，从而对三维存储器中存储单元的控制性能较差，降低了三维存储器产品的良率。
因此，如何改善半导体器件的性能，提高半导体产品的良率，是目前亟待解决的技术问题。
发明内容
本发明提供一种半导体器件的形成方法及半导体器件，用于解决现有的半导体器件性能较差的问题。
为了解决上述问题，本发明提供了一种半导体器件的形成方法，包括如下步骤：
提供一衬底；
形成掩膜层于所述衬底表面，所述掩膜层中具有一开口，所述开口具有第一宽度；
沿所述开口注入第一类型离子至所述衬底，形成第一阱区；
调整所述开口的大小，使得所述开口具有不同于所述第一宽度的第二宽度；
沿调整后的所述开口注入第二类型离子至所述衬底，形成在沿垂直于所述衬底的方向与所述第一阱区相互叠置的第二阱区。
优选的，所述衬底为第一类型离子掺杂的衬底，所述第一阱区为高压阱区，所述第二阱区为深阱区；
调整所述开口的具体步骤包括：
扩大所述开口，使得所述开口具有大于所述第一宽度的第二宽度。
优选的，扩大所述开口的具体步骤包括：
对所述开口的侧壁进行横向刻蚀，形成具有第二宽度的所述开口。
优选的，对所述开口的侧壁进行横向刻蚀的具体步骤包括：
采用氧气对所述开口的侧壁进行氧化处理。
优选的，形成在沿垂直于所述衬底的方向与所述第一阱区相互叠置的第二阱区之后还包括如下步骤：
去除所述掩膜层；
于所述高压阱区的相对两侧注入第二类型离子，形成源极区和漏极区，所述深阱区同时覆盖部分所述源极区和部分所述漏极区。
优选的，所述高压阱区为高压N阱区；
所述第一类型离子为N-型离子，所述第二类型离子为P-型离子。
优选的，所述高压阱区为高压P阱区；
所述第一类型离子为P-型离子，所述第二类型离子为N-型离子。
优选的，所述深阱区中所述第二类型离子的掺杂浓度为1×1016/cm3～1×1018/cm3。
优选的，所述半导体器件为3D NAND存储器的外围电路结构。
为了解决上述问题，本发明还提供了一种半导体器件，包括：
衬底；
第一阱区，位于所述衬底内部，且掺杂有第一类型离子；
第二阱区，位于所述衬底内部且与所述第一阱区在沿平行于所述衬底的方向上具有不同在宽度，所述第一阱区与所述第二阱区在沿垂直于所述衬底的方向相互叠置；
所述第二阱区是对形成所述第一阱区的掩膜层中的开口大小进行调整后再注入第二类型离子形成的。
优选的，沿垂直于所述衬底的方向，所述第一阱区位于所述第二阱区上方。
优选的，所述衬底为第一类型离子掺杂的衬底，所述第一阱区为高压阱区，所述第二阱区为深阱区；
所述深阱区在沿平行于所述衬底方向上的宽度大于所述高压阱区。
优选的，还包括：
位于所述高压阱区相对两侧的源极区和漏极区；
所述深阱区同时覆盖部分所述源极区和部分所述漏极区。
优选的，所述高压阱区为高压N阱区；
所述第一类型离子为N-型离子，所述第二类型离子为P-型离子。
优选的，所述高压阱区为高压P阱区；
所述第一类型离子为P-型离子，所述第二类型离子为N-型离子。
优选的，所述深阱区中所述第二类型离子的掺杂浓度为1×1016/cm3～1×1018/cm3。
优选的，所述半导体器件为3D NAND存储器的外围电路结构。
本发明提供的半导体器件的形成方法及半导体器件，使用同一掩膜层形成沿垂直于衬底的方向相互叠置的第一阱区和第二阱区，并且在形成第二阱区的过程中，通过对所述掩膜层中用于形成第一阱区的开口的大小进行调整，使得最终形成的第一阱区与第二阱区在沿平行于所述衬底的方向上具有不同的宽度，在简化半导体器件形成工艺、降低半导体器件制造成本的同时，宽度较大的阱区能够对宽度较小的阱区进行有效的电性隔绝，最终实现对半导体器件性能的改进。
附图说明
附图1是本发明具体实施方式中半导体器件的形成方法流程图；
附图2A-2E是本发明具体实施方式在制造半导体器件过程中的主要工艺截面示意图；
附图3是本发明具体实施方式中半导体器件的结构示意图。
具体实施方式
下面结合附图对本发明提供的半导体器件的形成方法及半导体器件的具体实施方式做详细说明。
三维存储器(尤其是3D NAND存储器)一般包括存储区域以及围绕所述存储区域设置的外围区域，而外围区域中的高压MOS(Metal Oxide Semiconductor，金属氧化物半导体)器件是实现存储单元编程和擦除的重要电子元件。高压MOS器件一般包括N型MOS(即NMOS)高压器件和P型MOS(即PMOS)高压器件。无论是N型高压MOS器件还是P型高压MOS器件，其高压阱区都需要与衬底有良好的电性隔绝。目前，通常都是采用深注入形成用于电性隔绝的深阱区。
为了减少掩膜版的数量，并简化光刻工艺的步骤，在半导体的制造工艺中，深阱区和高压阱区通常是由一道掩膜版注入完成。具体来说，采用具有一开口的掩膜版，依次自所述开口注入形成两种不同类型的离子，以形成高压阱区和覆盖于高压阱区底端的深阱区。
在通用的逻辑CMOS工艺设计规则中，深阱区图形的尺寸应大于高压阱区，以确保高压阱区与衬底的电性隔绝。但是，现有技术采用一道掩膜工艺先后形成高压阱区和深阱区的方式，虽然能够简化半导体制造工序，但是由于形成的深阱区和高压阱区沿平行于衬底方向的截面尺寸几乎相同，会造成深阱区电连接性能以及衬底与高压阱区之间隔绝性能下降的问题。以P型离子掺杂的衬底为例，为了避免NMOS中的高压P阱(HVPW)与衬底隔绝失效，现有技术大多采用加深PMOS中高压N阱(HVNW)结深度以及在HVNW较深的位置进行高浓度的掺杂，但这种方式会限制阱区(包括高压阱区和深阱区)电阻的可调范围，还会使得CMOS器件中的高压P阱(HVPW)与高压N阱(HVNW)的结深不匹配。
为了有效隔绝衬底与高压阱区，改善半导体器件的性能，本具体实施方式提供了一种半导体器件的形成方法，附图1是本发明具体实施方式中半导体器件的形成方法流程图，附图2A-2E是本发明具体实施方式在制造半导体器件过程中的主要工艺截面示意图。本具体实施方式中所述的半导体器件优选为3D NAND存储器的外围电路结构。
如图1、图2A-图2E所示，本具体实施方式提供的半导体器件的形成方法包括如下步骤：
步骤S11，提供一衬底20。本具体实施方式中所述的衬底20可以是Si衬底、Ge衬底、SiGe衬底、SOI(Silicon On Insulator，绝缘体上硅)或GOI(Germanium On Insulator，绝缘体上锗)等，所述衬底20还可以P型离子掺杂或者N型离子掺杂的衬底。
步骤S12，形成掩膜层21于所述衬底20表面，所述掩膜层21中具有一开口24，所述开口24具有第一宽度。
具体来说，所述掩膜层21的材料可以为光刻胶层或氧化硅、氮化硅、碳化硅等硬掩膜材料层。本具体实施方式以所述掩膜层21的材料为光刻胶层为例进行说明。具体来说，形成所述掩膜层21的具体方法为：首先，在所述衬底20表面旋涂形成光刻胶层21；然后，采用一定义第一阱区22的位置和区域的光罩，对所述光刻胶层21进行曝光、显影等操作，将所述光罩上的图形转移至所述光刻胶层21上，以在所述光刻胶层21中形成所述开口24，通过所述开口暴露待形成所述第一阱区22的衬底区域。
步骤S13，沿所述开口24注入第一类型离子至所述衬底20，形成第一阱区22，如图2B所示。
具体来说，沿垂直于所述衬底20的方向自所述开口24注入第一类型离子至所述衬底20，形成所述第一阱区22，如图2B所示。其中是，所述第一阱区22中注入的所述第一类型离子的浓度可以根据实际需要进行选择。图2B中的箭头方向表示第一类型离子的注入方向。
步骤S14，调整所述开口24的大小，使得所述开口24具有不同于所述第一宽度的第二宽度，如图2C所示。
步骤S15，沿调整后的所述开口24注入第二类型离子至所述衬底20，形成沿垂直于所述衬底20的方向与所述第一阱区22相互叠置的第二阱区23，如图2D所示。
本具体实施方式采用所述掩膜层21先后形成沿垂直于所述衬底20的方向相互叠置的第一阱区22和第二阱区23，并且在形成第二阱区23的过程中，通过对所述掩膜层21中用于形成第一阱区22的开口24的大小进行调整，使得最终形成的第一阱区22与第二阱区23在沿平行于所述衬底20的方向上具有不同的宽度，在简化半导体器件形成工艺、降低半导体器件制造成本的同时，宽度较大的阱区能够对宽度较小的阱区进行有效的电性隔绝，最终实现对半导体器件性能的改进。
本具体实施方式中，沿垂直于所述衬底20的方向，所述第一阱区22位于所述第二阱区23的上方；或者，所述第一阱区22位于所述第二阱区23的下方。
为了进一步有效改善高压MOS器件的性能，优选的，所述衬底20为第一类型离子掺杂的衬底20，所述第一阱区22为高压阱区，所述第二阱区23为深阱区；调整所述开口24的具体步骤包括：
扩大所述开口24，使得所述开口24具有大于所述第一宽度的第二宽度。
图2C中的虚线表示扩大前所述开口24的侧壁位置。本具体实施方式调换了所述高压阱区与所述深阱区的形成顺序，即先形成所述高压阱区、然后扩大所述开口24并采用深注入的方式形成覆盖于所述高压阱区底端的深阱区。由于在形成所述深阱区之前对所述开口24进行了扩大处理，使得最终形成的所述深阱区在沿平行于所述衬底20方向上的宽度大于所述高压阱区，即本具体实施方式可以根据已形成的所述高压阱区的实际位置，形成尺寸大于所述高压阱区的所述深阱区，进一步确保了所述高压阱区与所述衬底的有效电性隔绝。当所述衬底20为第一类型离子掺杂的衬底时，电性隔绝效果更为显著。
具体来说，可以通过控制所述第二类型离子的注入能量，使得所述第二类型离子的注入深度大于形成所述高压阱区的所述第一类型离子的注入深度，最终使得所述深阱区覆盖于所述高压阱区22的底端。图2D中的箭头方向为所述第二类型离子的注入方向。
为了简化所述半导体器件的形成工序，进一步降低半导体器件的成本，优选的，扩大所述开口24的具体步骤包括：
对所述开口24的侧壁进行横向刻蚀，形成具有第二宽度的所述开口24。
更优选的，对所述开口24的侧壁进行横向刻蚀的具体步骤包括：
采用氧气对所述开口24的侧壁进行氧化处理。
以所述掩膜层21为光刻胶层为例，采用氧气等氧化剂在一预设温度下沿所述开口24对所述掩膜层21的侧壁表面进行氧化处理，缩小与所述开口24对应的所述掩膜层21的边界，从而使得所述开口24的尺寸扩大。采用氧气作为氧化剂对所述掩膜层21的边界进行处理，可以更加精确的对所述掩膜层21中所述开口24的边界进行控制，从而进一步提高了对所述深阱区23边界控制的精确度。其中，所述预设温度的具体数值可以根据所述掩膜层21的具体材质进行选择，本具体实施方式对此不作限定。
本具体实施方式在形成所述高压阱区与所述深阱区的过程中，仅使用一套掩膜版，节省了半导体器件的制造成本。而且，对于3D NAND存储器外围电路中的CMOS逻辑器件设计规则以及版图(Graphics Display Systerm，GDS)布局都无需做特殊改变，最大限度的减少了对原有电路结构设计的影响。
优选的，形成在沿垂直于所述衬底20的方向与所述第一阱区22相互叠置的第二阱区23之后还包括如下步骤：
去除所述掩膜层21；
于所述高压阱区的相对两侧注入第二类型离子，形成源极区25和漏极区26，所述深阱区同时覆盖部分所述源极区25和部分所述漏极区26，如图2E所示。
具体来说，在沿所述半导体器件沟道的长度方向上，于所述高压阱区的相对两侧注入所述第二类型离子，形成所述源极区25和所述漏极区26。所述深阱区延伸出所述高压阱区的部分覆盖部分所述源极区25和部分所述漏极区26，从而进一步确保了所述高压阱区与所述衬底20的电性隔离。
优选的，所述高压阱区22为高压N阱区；所述第一类型离子为N-型离子，所述第二类型离子为P-型离子。或者，优选的，所述高压阱区22为高压P阱区；所述第一类型离子为P-型离子，所述第二类型离子为N-型离子。
以所述高压阱区为高压P阱区(HVPW)为例，所述深阱区中通过深注入掺杂有N-型离子，所述衬底20中掺杂有P-型离子。所述深阱区形成于所述高压阱区之后，且所述深阱区沿平行于所述衬底20方向的截面尺寸大于所述高压阱区，使得后续进行高压N阱区(HVNW)的制备工艺时，HVNW离子注入的深度和剂量不必局限在HVPW隔绝的要求中，对于高压MOS器件(尤其是高压PMOS器件)性能的调整带来更多的自由。同时，HVPW与HVNW之间阱隔绝的性能也得到了提高。
优选的，所述深阱区23中所述第二类型离子的掺杂浓度为1×1016/cm3～1×1018/cm3。本领域技术人员也可以根据实际需要选择其他的掺杂浓度。
本具体实施方式是以第一阱区为高压阱区、第二阱区为深阱区，即先沿掩膜层中的开口进行离子注入形成宽度较小的高压阱区，然后扩大掩膜层中的所述开口并沿扩大后的所述开口进行离子注入形成深阱区，使得后形成的深阱区具有大于先形成的高压阱区的宽度为例进行说明。在其他具体实施方式中，所述第一阱区也可以为深阱区、所述第二阱区为高压阱区，即先沿掩膜层中的开口进行离子注入形成宽度较大的深阱区，然后缩小掩膜层中的所述开口并沿缩小后的所述开口进行离子注入形成高压阱区，使得后形成的高压阱区具有小于先形成的深阱区的宽度。其中，缩小所述开口的具体方式，本领域技术人员可以根据实际需要进行选择，例如于所述开口的侧壁表面沉积掩膜层材料等。
不仅如此，本具体实施方式还提供了一种半导体器件，附图3是本发明具体实施方式中半导体器件的结构示意图。本具体实施方式提供的半导体器件可以采用如图1、图2A-图2E所示的方法制造而成。本具体实施方式中所述的半导体器件优选为3D NAND存储器的外围电路结构。如图3所示，本具体实施方式提供的半导体器件包括：
衬底20；
第一阱区22，位于所述衬底20内部，且掺杂有第一类型离子；
第二阱区23，位于所述衬底20内部且与所述第一阱区22在沿平行于所述衬底20的方向上具有不同在宽度，所述第一阱区22与所述第二阱区23在沿垂直于所述衬底的方向相互叠置；
所述第二阱区23是对形成所述第一阱区23的掩膜层中的开口大小进行调整后再注入第二类型离子形成的。
优选的，沿垂直于所述衬底的方向，所述第一阱区22位于所述第二阱区23上方。
当所述衬底20为第一类型离子掺杂的衬底时，为了进一步改善半导体器件的性能，优选的，所述衬底20为第一类型离子掺杂的衬底，所述第一阱区22为高压阱区，所述第二阱区23为深阱区；
所述深阱区在沿平行于所述衬底20方向上的宽度大于所述高压阱区。
优选的，所述半导体器件还包括：
位于所述高压阱区相对两侧的源极区25和漏极区26；
所述深阱区同时覆盖部分所述源极区25和部分所述漏极区26。
优选的，所述高压阱区22为高压N阱区；所述第一类型离子为N-型离子，所述第二类型离子为P-型离子。或者，优选的，所述高压阱区22为高压P阱区；所述第一类型离子为P-型离子，所述第二类型离子为N-型离子。
优选的，所述深阱区23中所述第二类型离子的掺杂浓度为1×1016/cm3～1×1018/cm3。
本具体实施方式提供的半导体器件的形成方法及半导体器件，使用同一掩膜层形成沿垂直于衬底的方向相互叠置的第一阱区和第二阱区，并且在形成第二阱区的过程中，通过对所述掩膜层中用于形成第一阱区的开口的大小进行调整，使得最终形成的第一阱区与第二阱区在沿平行于所述衬底的方向上具有不同的宽度，在简化半导体器件形成工艺、降低半导体器件制造成本的同时，宽度较大的阱区能够对宽度较小的阱区进行有效的电性隔绝，最终实现对半导体器件性能的改进。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (12)
1.一种半导体器件的形成方法，其特征在于，包括如下步骤：
提供一衬底；
形成掩膜层于所述衬底表面，所述掩膜层中具有一开口，所述开口具有第一宽度；
沿所述开口注入第一类型离子至所述衬底，形成第一阱区；
调整所述开口的大小，使得所述开口具有不同于所述第一宽度的第二宽度；
沿调整后的所述开口注入第二类型离子至所述衬底，形成在沿垂直于所述衬底的方向与所述第一阱区相互叠置的第二阱区；
所述第一阱区为高压阱区，所述第二阱区为深阱区，所述第二类型离子的注入深度大于所述第一类型离子的注入深度，使得所述深阱区覆盖且仅覆盖于所述高压阱区的底端。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，调整所述开口的具体步骤包括：
扩大所述开口，使得所述开口具有大于所述第一宽度的第二宽度。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，扩大所述开口的具体步骤包括：
对所述开口的侧壁进行横向刻蚀，形成具有第二宽度的所述开口。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，对所述开口的侧壁进行横向刻蚀的具体步骤包括：
采用氧气对所述开口的侧壁进行氧化处理。
5.根据权利要求2所述的半导体器件的形成方法，其特征在于，形成在沿垂直于所述衬底的方向与所述第一阱区相互叠置的第二阱区之后还包括如下步骤：
去除所述掩膜层；
于所述高压阱区的相对两侧注入第二类型离子，形成源极区和漏极区，所述深阱区同时覆盖部分所述源极区和部分所述漏极区。
6.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述高压阱区为高压N阱区；
所述第一类型离子为N-型离子，所述第二类型离子为P-型离子。
7.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述高压阱区为高压P阱区；
所述第一类型离子为P-型离子，所述第二类型离子为N-型离子。
8.一种半导体器件，其特征在于，包括：
衬底；
第一阱区，位于所述衬底内部，且掺杂有第一类型离子；
第二阱区，位于所述衬底内部且与所述第一阱区在沿平行于所述衬底的方向上具有不同宽度，所述第一阱区与所述第二阱区在沿垂直于所述衬底的方向相互叠置；
所述第二阱区是对形成所述第一阱区的掩膜层中的开口大小进行调整后再注入第二类型离子形成的；
所述第一阱区为高压阱区，所述第二阱区为深阱区，所述第二类型离子的注入深度大于所述第一类型离子的注入深度，使得所述深阱区覆盖且仅覆盖于所述高压阱区的底端。
9.根据权利要求8所述的半导体器件，其特征在于，所述深阱区在沿平行于所述衬底方向上的宽度大于所述高压阱区。
10.根据权利要求9所述的半导体器件，其特征在于，还包括：
位于所述高压阱区相对两侧的源极区和漏极区；
所述深阱区同时覆盖部分所述源极区和部分所述漏极区。
11.根据权利要求8所述的半导体器件，其特征在于，所述高压阱区为高压N阱区；
所述第一类型离子为N-型离子，所述第二类型离子为P-型离子。
12.根据权利要求8所述的半导体器件，其特征在于，所述高压阱区为高压P阱区；
所述第一类型离子为P-型离子，所述第二类型离子为N-型离子。
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