TWI608571B - 塊體以及絕緣層覆矽半導體裝置之協整 - Google Patents

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漢斯 彼特 摩爾
詹 候尼史奇爾
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Description

塊體以及絕緣層覆矽半導體裝置之協整
本發明涉及在先進技術節點協整塊體及SOI半導體裝置，尤其涉及半導體基板的SOI基板部分上的FET半導體裝置及半導體基板的塊體基板部分上的FET或非FET半導體裝置的整合。
在當前的電子設備中，積體電路(IC)在不斷擴大的應用範圍中具有廣闊的適用性。尤其，在高性能及低能耗方面增加電子裝置的靈活性的需求推動開發愈加小型化的裝置，其特徵尺寸顯著小於1微米(μm)，從而使當前的半導體技術傾向於生產尺寸在100奈米或更小級的結構。由於積體電路表示在通常為矽的半導體材料上整合的一組電子電路元件，因此與由分離獨立電路元件組成的分立電路相比，可將積體電路製作得較小。實際上，當今積體電路的大多數通過在給定表面面積的半導體基板上整合多個電路元件來實現，例如場效電晶體(field effect transistor；FET)，也稱作金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor；MOSFET) 或簡稱為MOS電晶體，以及被動元件，如電阻器(例如擴散電阻器)以及電容器。通常，當今積體電路包括形成於半導體基板上的數以百萬計的單個電路元件。
FET的基本功能是電子開關元件的功能，流過兩個接面區(被稱為源極及汲極)之間的通道區的電流由設於該通道區上方且相對源極汲極施加電壓的閘極電極控制。在普通FET中，通道區沿源極區與漏區之間的平面延伸。通常，當在閘極電極上施加超過特徵電壓電平的電壓時，可改變通道的電導率狀態，使其在導電狀態或“開狀態”與不導電狀態或“關狀態”之間切換。重要的是，注意電導率狀態改變時的特徵電壓電平(通常被稱作“閾值電壓”)因此特徵化FET的開關行為，且重點是使閾值電壓電平保持低變化來實現良好定義的開關特徵。不過，由於閾值電壓主要依賴於電晶體的屬性，例如材料、尺寸等，因此在製程期間實現想要的閾值電壓值包括在製程期間的仔細調整及微調，從而使先進半導體裝置的製造愈加複雜。
半導體裝置向深亞微米領域的持續小型化因更小的尺寸而變得越來越具有挑戰性。這裡所使用的數個製造策略的其中一種是實施SOI技術。SOI(silicon-on-insulator；絕緣體覆矽)是指在半導體製造中，尤其微電子領域中，使用層式矽-絕緣體-矽基板來取代傳統的矽基板，以降低寄生裝置電容及短通道效應，從而提升性能。基於SOI的半導體裝置與在塊體基板上形成的傳統半導體裝置的不同之處在於在電性絕緣體(通常為二氧 化矽或藍寶石(這些裝置類型被稱為藍寶石上矽或SOS(silicon-on-sapphire)裝置))上方形成矽接面(silicon junction)。絕緣體的選擇主要取決於預期應用，藍寶石通常用於高性能射頻應用及輻射敏感應用中，而二氧化矽用於降低微電子裝置中的短通道效應。
在PDSOI(partially depleted SOI；部分耗盡SOI)裝置與FDSOI(fully depleted SOI；完全耗盡SOI)裝置兩種類型SOI裝置之間作基本的區分。PDSOI與FDSOI裝置的不同之處在於設於氧化物埋層上方的半導體層的厚度，下面將參照第1圖進行解釋。詳而言之，PDSOI裝置的半導體層的厚度足夠大，使得形成於半導體層中的耗盡層不會覆蓋設於半導體層中的整個通道區。因此，在一定程度上，PDSOI裝置表現類似塊體半導體裝置。另一方面，FDSOI裝置具有形成於氧化物埋層上的半導體膜，以使FDSOI裝置中的耗盡區基本覆蓋該整個半導體膜。由於FDSOI裝置中的反型電荷增加，因此這些裝置具有較高的開關速度。而且，FDSOI裝置無需在通道區中進行任何摻雜。一般來說，減少塊體半導體裝置的缺點，如閾值漂移(threshold roll-off)、亞閾值斜率體效應、短通道效應等。
如第1圖的右側所示意的傳統SOI基半導體裝置通常包括例如基於矽和/或鍺的半導體層4-1，半導體層4-1形成於例如二氧化矽的絕緣層4-2上，絕緣層4-2常常被稱作氧化物埋層(buried oxide layer；BOX層)。相應地，BOX層4-2設於例如為矽基板的半導體基板4-3上。 因此，形成SOI基板4。
從物理的角度來看，若選擇適當厚度的半導體膜4-1，位於BOX層4-2上方的極薄半導體膜4-1使電晶體的閘極6下方(也就是半導體裝置的通道區中)的半導體材料能夠完全耗盡電荷。淨效應是設於SOI基板4上方的閘極6(由閘極電極6-1及閘極氧化物6-2形成)現在能夠很嚴格地控制包括閘極6的電晶體2的基體的全體積。與SOI裝置2對照，第1圖的左側示意塊體裝置1。這裡，包括閘極電極5-1及閘極絕緣結構5-2的塊體裝置1的閘極5設於例如為矽和/或鍺基板的半導體塊體基板3上。一般來說，由於SOI裝置2中的全體積的嚴格控制，SOI裝置2的表現好於塊體裝置1，尤其因為供應電壓(也就是閘極電壓)較低，且可縮小裝置尺寸而不受短通道效應影響。
當建於適合FDSOI裝置的SPICE模型上時，設計FDSOI裝置的設計流程及設計方法與塊體CMOS技術傳統使用的那些相同。與塊體裝置相比，FDSOI裝置的基本優點是沒有與PDSOI相關聯的浮體效應(floating body effect)或翹曲效應(kink effect)。使用SOI技術仍在製程期間保留選擇權來局部移除頂部矽及BOX層以到達半導體基板，例如基礎矽(base silicon)，以及協整SOI上裝置與塊體裝置(非幾何臨界)。不過，如第1圖所示，塊體與SOI裝置的協整表明在SOI基板4與塊體基板3之間具有臺階高度，如第1圖中的高度差h所示。由於頂部矽層4-1及BOX層4-2具有約20奈米的傳統厚度，高度差h基 本在約30至50奈米的範圍內。
另一方面，往往想要在單個晶圓上實現不同的結構，例如將更多功能整合至給定晶圓表面部分中。因此，在先進半導體裝置結構中，可能想要在平行於SOI裝置的塊體基板上形成非FET裝置，例如電容器、電阻器、二極體等。
在任何情況下，SOI及塊體裝置的協整都導致移除大面積SOI基板上方的頂部矽層及BOX層，從而留下一個巨大的拓撲結構。由於整合FDSOI裝置的傳統方法通常採用先閘極技術，因此第1圖中由h表示的拓撲結構為現有的整合製程增加了額外的複雜度及問題。例如，最終證明，在製程期間難以形成通道矽鍺(channel silicon germanium；cSiGe)層並提供足夠可靠的高k材料封裝。
因此，針對上述情況，想要提供形成半導體裝置結構的方法，以克服與塊體裝置及FDSOI裝置的協整相關聯的拓撲結構問題，並提供協整的塊體及SOI半導體裝置。
下面提供本發明的簡要總結，以提供本發明的一些態樣的基本理解。本發明內容並非詳盡概述本發明。其並非意圖識別本發明的關鍵或重要元件或劃定本發明的範圍。其唯一目的在於提供一些簡化的概念，作為後面所討論的實施方式的前言。
依據本發明的第一態樣，提供一種形成半導 體裝置結構的方法。依據這裡的一些示例實施例，該方法包括：提供具有絕緣體上半導體(semiconductor-on-insulator；SOI)配置的基板，該SOI基板包括形成於氧化物埋層(buried oxide layer；BOX層)上的半導體層，該BOX層設於半導體塊體基板上，形成溝槽隔離結構，以在該SOI基板內劃定第一區及第二區，移除該第一區中的該半導體層及該BOX層，以暴露該第一區內的該半導體塊體基板，在該第一區中的被暴露之該半導體塊體基板中及上方形成具有電極的第一半導體裝置，在該第二區中形成第二半導體裝置，該第二半導體裝置包括設於該第二區中的該半導體層及該BOX層上方的閘極結構，以及執行拋光製程，以定義該電極與該閘極結構實質上延伸到的共同高度水平。
依據本發明的第二態樣，提供一種形成具有塊體半導體裝置及SOI半導體裝置的半導體裝置結構的方法。依據這裡的一些示例實施例，該方法包括：提供具有絕緣體上半導體(SOI)配置的基板，其中，該SOI基板包括形成於氧化物埋層(BOX層)上的半導體層，該BOX層設於半導體基板上，形成溝槽隔離結構，以在該SOI基板內劃定第一區及第二區，暴露該第一區內的該半導體基板，在該第一區中的被暴露之該半導體基板中及上方形成該塊體半導體裝置，該塊體半導體裝置包括位於該第一區中的被暴露之該半導體塊體基板上方的第一閘極結構，在該第二區中形成該SOI半導體裝置，該SOI半導體裝置包括設於該第二區中的該半導體層及該BOX層上方的第二閘極 結構，以及執行拋光製程，以定義該第一及第二閘極結構實質上延伸到的共同高度水平。依據這裡的一些示例實施例，該SOI半導體裝置可為FDSOI(fulley depleted SOI；完全耗盡SOI)半導體裝置。
依據本發明的第三態樣，提供一種半導體裝置結構。依據這裡的一些示例實施例，該半導體裝置結構包括：形成於半導體基板中的第一區以及由半導體層及設於該半導體層下方的氧化物埋層(BOX層)形成的第二區，該半導體層及該BOX層兩者都設於該半導體基板上，半導體塊體裝置包括設於該第一區中的該半導體基板上的第一閘極結構，以及SOI半導體裝置包括設於該第二區中的該半導體層上的第二閘極結構，其中，該第一及第二閘極結構實質上延伸到該半導體基板上方的共同高度水平。依據這裡的一些示例實施例，該SOI半導體裝置可為FDSOI半導體裝置。
依據本發明的第四態樣，提供一種半導體裝置結構。依據這裡的一些示例實施例，該半導體裝置結構包括：形成於半導體基板中的第一區以及由半導體層及設於該半導體層下方的氧化物埋層(BOX層)形成的第二區，該半導體層及該BOX層兩者都設於該半導體基板上，電阻器裝置設於該第一區中的該半導體基板上，該電阻器裝置由電阻器材料形成，以及SOI半導體裝置包括設於該第二區中的該半導體層上的閘極結構，其中，該電阻器材料及該閘極結構實質上延伸到該半導體基板上方的共同水 準。依據這裡的一些示例實施例，該SOI半導體裝置可為FDSOI半導體裝置。
依據本發明的第五態樣，提供一種半導體裝置結構。依據這裡的一些示例實施例，該半導體裝置結構包括：形成於半導體基板中的第一區以及由半導體層及設於該半導體層下方的氧化物埋層(BOX層)形成的第二區，該半導體層及該BOX層兩者都設於該半導體基板上，由電容器材料構成的電容器裝置，設於該第一區中的該半導體基板上，以及SOI半導體裝置包括設於該第二區中的該半導體層上的閘極結構，其中，該電容器材料及該閘極結構實質上延伸到該半導體基板上方的共同高度水平。依據這裡的一些示例實施例，該SOI半導體裝置可為FDSOI半導體裝置。
1‧‧‧塊體裝置
2‧‧‧電晶體、SOI裝置
3‧‧‧塊體基板
4‧‧‧SOI基板
4-1‧‧‧半導體層、半導體膜、頂部矽層
4-2‧‧‧絕緣層、氧化物埋層、BOX層
4-3‧‧‧半導體基板
5、6‧‧‧閘極
5-1、6-1‧‧‧閘極電極
5-2‧‧‧閘極絕緣結構
6-2‧‧‧閘極氧化物
10‧‧‧半導體基板
20‧‧‧氧化物埋層、BOX層
30‧‧‧半導體材料層、半導體層
42‧‧‧氮化物層
43‧‧‧圖案化樹脂層
44‧‧‧圖案化硬遮罩
45‧‧‧溝槽、STI結構
46‧‧‧選擇性氧化物襯裡
47‧‧‧深STI溝槽、深STI結構、深STI區、溝槽、深溝槽隔離結構
48‧‧‧平坦化層
50‧‧‧氮化物層、硬遮罩系統
52‧‧‧圖案化感光樹脂，硬遮罩系統
54‧‧‧絕緣層、平坦化材料
56‧‧‧硬遮罩、圖案化感光樹脂、光阻
58‧‧‧硬遮罩、氮化物層、氮化物材料
59‧‧‧反應性離子蝕刻步驟、RIE步驟
60‧‧‧凹槽
60’‧‧‧凹坑
60a、60b‧‧‧側壁部分
62‧‧‧層、材料
62’‧‧‧閘極絕緣結構、薄氧化矽層、層
64‧‧‧半導體塊體基板部分、半導體塊體基板區
66、68‧‧‧SOI基板部分、SOI基板區
70‧‧‧閘極電極材料、偽閘極電極材料、閘極電極材料層、偽閘極電極材料層、材料
71‧‧‧氮化物層、閘極覆蓋層
72‧‧‧拋光製程
74‧‧‧圖案化硬遮罩
76、79‧‧‧蝕刻製程
78‧‧‧阻擋遮罩
80‧‧‧凸起源極/汲極區
82‧‧‧側壁間隔物、矽化物區
84‧‧‧氮化物襯裡、ILD材料
85‧‧‧拋光製程
86‧‧‧閘極溝槽
90‧‧‧高k閘極絕緣材料
92‧‧‧功函數調整材料
94‧‧‧閘極電極材料
96‧‧‧拋光製程
100‧‧‧SOI基板、SOI結構
200‧‧‧半導體裝置結構
210‧‧‧塊體半導體裝置
215、225、235‧‧‧閘極結構、偽閘極結構
220‧‧‧SOI裝置、半導體裝置、NMOS裝置、SOI半導體裝置
230‧‧‧SOI裝置、半導體裝置、PMOS裝置、SOI半導體裝置h高度差
結合附圖參照下面的說明可理解本發明，這些附圖中相同的元件符號代表類似的元件，以及其中：第1圖示意現有技術已知的塊體半導體裝置及SOI半導體裝置的剖視圖；第2a至2d圖示意依據本發明的一些示例實施例形成具有溝槽隔離結構的SOI半導體基板的剖視圖；第3a至3c圖示意依據本發明的一些示例實施例在SOI基板中形成塊體半導體部分的剖視圖；第4a至4f圖示意依據本發明的一些示例實施例在半導體塊體基板及SOI基板上方形成閘極結構的剖視圖； 第5a至5c圖示意依據本發明的一些示例實施例鄰近第4a至4f圖的閘極結構形成具有接觸的凸起源極/漏極區的剖視圖；以及第6a至6b圖示意依據本發明的一些示例實施例位於塊體及SOI基板上的協整半導體裝置的剖視圖。
儘管這裡所揭露的發明主題容許各種修改及替代形式，但附圖中以示例形式顯示本發明主題的特定實施例，並在此進行詳細說明。不過，應當理解，這裡對特定實施例的說明並非意圖將本發明限於所揭露的特定形式，但相反地，意圖涵蓋落入由所附申請專利範圍定義的本發明的精神及範圍內的所有修改、等同及替代。
下面說明本發明的各種示例實施例。出於清楚目的，不是實際實施中的全部特徵都在本說明書中進行說明。當然，應當瞭解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以滿足開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些約束條件因不同實施而異。而且，應當瞭解，此類開發努力可能複雜而耗時，但其仍然是本領域技術人員借助本發明所執行的例行工作。
現在將參照附圖來說明本發明。附圖中示意各種結構、系統及裝置僅是出於解釋目的以及避免使本發明與本領域技術人員熟知的細節混淆，但仍包括該些附圖以說明並解釋本發明的示例。這裡所使用的詞語和片語 的意思應當被理解並解釋為與相關領域技術人員對這些詞語及片語的理解一致。這裡的術語或片語的連貫使用並不意圖暗含特別的定義，也就是與本領域技術人員所理解的通常慣用意思不同的定義。若術語或片語意圖具有特定意思，也就是不同於本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或片語的特定定義的定義方式明確表示於說明書中。
本發明涉及半導體電路元件，其包括整合於晶片上或晶片中的半導體裝置，例如FET，舉例來說MOSFET或MOS裝置。當提到MOS裝置時，本領域的技術人員將瞭解，儘管使用“MOS裝置”的說法，但並非意圖限於含金屬閘極材料和/或含氧化物閘極介電材料。
本發明的半導體電路元件，尤其是通過一些示例實施例示例的半導體裝置，涉及利用先進技術製造的元件及裝置。用於製造本發明的半導體電路元件的技術接近小於100奈米的技術節點，例如小於50奈米或小於35奈米，也就是可施加小於或等於45奈米的基本規則。本領域的技術人員將瞭解，本發明是指具有小於100奈米(例如小於50奈米或小於35奈米)的最小長度和/或寬度尺寸的結構的半導體電路元件。例如，本發明可提供利用45奈米技術或更低節點技術(例如28奈米技術或更低節點技術)製造的半導體裝置。
本領域的技術人員理解，半導體裝置可製造為MOS裝置，例如P通道MOS電晶體或PMOS電晶體 以及N通道MOS電晶體或NMOS電晶體，且兩者都可經製造而具有或不具有遷移率增強應力源(stressor)特徵或應變誘導特徵。通過使用PMOS及NMOS裝置、施加應力及不施加應力，電路設計人員能夠混合並匹配裝置類型，以利用最適合所設計的半導體電路元件的各裝置類型的最好特徵。
下面將說明本發明的各種示例實施例，其中將形成具有溝槽隔離結構例如淺溝槽隔離(shallow trench isolation；STI)結構的SOI基板。下面將參照第2a圖。其中顯示SOI基板100，通過在半導體基板10上方設置半導體材料層30來形成SOI基板100，其中，氧化物埋層(BOX層)20設於半導體材料層30與半導體基板10之間。依據本發明的一些示例實施例，半導體材料層30可包括矽及鍺的至少其中一種。依據本發明的一些實施例，半導體材料層30可具有在約5至10奈米範圍內的厚度，例如約7奈米，且BOX層20可具有在約20至30奈米範圍內的厚度，例如約25奈米。
如第2a圖所示的SOI基板100可通過傳統技術獲得，例如在SIMOX(separation by implantation of oxygen；注氧隔離)製程中，向矽晶圓中注入氧化物離子至特定深度，以在該矽晶圓中的特定深度形成富氧層(oxygen-rich layer)，執行高溫退火製程以自特定深度的富氧層形成氧化矽層，從而使該氧化矽層代表氧化物埋層。製造該SOI基板的另一種方式可採用例如智慧切割製程。 這裡，SOI基板100通過以下方式製造：在半導體晶圓上執行表面氧化，以在該半導體晶圓的上表面上形成氧化物層；執行氫注入步驟，以向該半導體晶圓內該氧化物層下方的特定深度注入氫；翻轉該晶圓並將該晶圓與操作晶圓(handle wafer)結合，以使該氧化物層位於該半導體晶圓與該操作晶圓的介面處；引發氣泡形成步驟以自所注入的氫層形成氣泡並在該氣泡處斷開該複合晶圓；以及執行CMP(chemical mechanical polishing；化學機械拋光)製程以使該斷裂表面平滑，其中，通過適當切割該操作晶圓來調整位於該氧化物層下方的該操作晶圓的寬度尺寸。
在提供如第2a圖所示的SOI基板100以後，形成第一淺溝槽隔離(STI)結構，下面將參照第2b至2d圖進行解釋。第2b圖示意處於一個製造階段的第2a圖的SOI基板100，在該製造階段以後，在SOI基板100的半導體層30上方形成圖案化硬遮罩44。圖案化硬遮罩44可包括設於半導體層30上的氮化物層42以及設於氮化物層42上的圖案化樹脂層43。圖案化樹脂層43可通過普通微影技術圖案化。依據本發明的一些替代實施例，可形成氧化物材料及氮化物材料的堆疊，例如覆蓋氧化物-襯墊氮化物-襯墊氧化物來替代氮化物層42。
接著將參照第2c圖。在通過圖案化硬遮罩44執行蝕刻製程以後，可在半導體層30及BOX層20中形成溝槽45，該些溝槽終止於半導體基板10上，以暴露半導體基板10的上表面區域。接著，移除圖案化硬遮罩44， 且可沉積選擇性氧化物襯裡46，以在後續製程期間保護半導體基板10的暴露區域。
隨後，如第2d圖所示，在SOI基板100上方沉積平坦化層48，以過填充溝槽45。依據一些示例實施例，可通過旋塗技術形成平坦化層48。可在該平坦化層上形成另一硬遮罩，例如通過沉積氮化物層50並例如通過用以形成深STI溝槽的Rx微影步驟在氮化物層50上形成圖案化感光樹脂52。本領域的技術人員將瞭解，如第2d圖所示的圖案化硬遮罩系統經圖案化以形成基本延伸至半導體基板10內的深的淺溝槽隔離(STI)結構。與終止於半導體基板10的上表面的STI結構45相比，如此形成的深STI結構(如第3a圖所示並使用元件符號47表示)具有較大的深度。
第3a圖示意通過如第2d圖所示的硬遮罩系統50、52執行蝕刻製程(未圖示)以後的SOI基板100，其中，深STI溝槽47蝕刻進入半導體基板10中。因此，依據如第2d圖所示的硬遮罩系統50、52，深STI溝槽47及STI結構45形成於SOI基板100中，其中，深STI溝槽47延伸至半導體基板中，而STI結構45終止於半導體基板10的上表面上。在執行清洗製程(未圖示)以後，執行抗蝕劑及硬遮罩剝離製程(未圖示)，暴露溝槽47、45並使用例如氧化矽的絕緣材料過填充溝槽47、45，將絕緣材料暴露於化學機械拋光(CMP)製程(未圖示)，以形成如第3a圖所示的絕緣層54。儘管未明確圖示，但可在第2d與3a圖中 所示的階段之間所執行的製程中進一步執行乾式除渣製程及氮化物剝離。
第3b圖示意執行進一步的製程(也就是在SOI基板100上方沉積另一硬遮罩56、58)以後的SOI基板100，硬遮罩56、58包括圖案化感光樹脂56以及氮化物層58，在第3b圖所示的階段中，已通過反應性離子蝕刻(reactive ion etch；RIE)步驟59打開硬遮罩56、58，以形成與硬遮罩56、58對齊的凹槽60。
第3c圖示意在完成RIE步驟59並在兩個深STI結構47之間形成凹槽60以使半導體基板10暴露於深STI結構47之間以後如第3b圖所示的SOI結構100。因此，在RIE步驟59期間暴露的半導體基板10的區域代表與SOI基板部分66、68相鄰的半導體塊體基板部分64，SOI基板部分66、68由STI結構45相互隔開，並通過深STI結構47與半導體塊體基板部分64隔開，如第3c圖所示。在該製造階段，可執行阱注入(未圖示)，以摻雜半導體塊體基板部分64。這裡，可沉積分散氧化物襯裡(未圖示)，以支持阱注入製程(未圖示)。
依據這裡的一些示例實施例，可剝離光阻56，並通過將氮化物材料58用作硬遮罩來向下蝕刻半導體塊體基板部分64上方的平坦化材料54、半導體材料層30以及BOX層20至半導體基板10的上表面。接著，可施加剝離製程(未圖示)，以移除氮化物材料58，並可選擇性形成分散氧化物襯裡(未圖示)。
依據本發明的一些示例實施例，接著可依據先閘極技術在該塊體及SOI區域的至少其中一個上方形成閘極結構。或者，可依據後閘極技術在該塊體及SOI區域的至少其中一個上方形成偽閘極結構。下面將參照第4a至4f圖詳細說明閘極結構或偽閘極結構的形成。
第4a圖示意包括半導體塊體基板區64及SOI基板區66、68的半導體裝置結構200的剖視圖。在上述製程以後，例如通過在半導體塊體基板部分64及SOI基板部分66、68上方沉積閘極絕緣材料和/或功函數調整材料(function adjusting material)，可在半導體裝置結構200上方形成閘極絕緣結構，如第4a圖的層62所示。本領域的技術人員將瞭解，依據一些示例實施例，實際上，層62可代表包括例如氧化鉿的高k閘極絕緣材料和/或例如TiN的功函數調整材料的一個或多個子層。
接著，如第4b圖所示，可在層62上方沉積閘極電極材料或偽閘極電極材料70。依據本發明的一些示例實施例，可沉積閘極電極材料層或偽閘極電極材料層70至約100奈米的高度。
本領域的技術人員將瞭解，依據採用先閘極製程的本發明的示例實施例，閘極電極材料70可包括矽，例如非晶矽或多晶矽。或者，依據採用後閘極技術的本發明的其它示例實施例，偽閘極電極材料70可包括鎢及矽的其中一種，例如多晶矽或非晶矽。依據採用沉積鎢作為偽閘極電極材料70的具體例子，與其它材料相比，鎢具 有良好的拋光屬性且容易移除。例如，拋光後多晶矽的變化可在例如約10至15奈米的範圍內。
在沉積偽閘極電極材料或閘極電極材料70以後，執行拋光製程72，以向下拋光偽閘極電極材料或閘極電極材料70至SOI基板區66/68及半導體塊體基板區64上方的所需高度水平，如第4b圖的虛線所示，例如處於半導體材料層30上方約30奈米的所需高度水平。相應地，可去除偽閘極電極材料或閘極電極材料70的高度變化，例如由凹槽60引起的凹坑60’。
第4c圖示意處於下一製造階段的半導體裝置結構200，尤其是在完成拋光製程72並在偽閘極電極材料或閘極電極材料70上方形成圖案化硬遮罩74以後。圖案化硬遮罩74可通過例如沉積氮化物層71，接著沉積氧化物層及樹脂層，微影圖案化該氧化物層及該樹脂層來形成。該微影圖案化可通過使用SOH/aC方法或TRL HM方法來執行。
接著，可通過圖案化硬遮罩74執行蝕刻製程76，蝕刻製程76定義SOI基板區66、68上方的閘極結構或偽閘極結構，如第4d圖所示。本領域的技術人員將瞭解，蝕刻製程76可為非等向性蝕刻製程，其停止於半導體材料層30上，例如RIE蝕刻製程。重要的是，要注意偽閘極電極材料或閘極電極材料70未完全蝕刻於半導體塊體基板部分64上方。或者，蝕刻製程76可為對氧化物材料具有極高選擇性的閘極蝕刻製程，以使蝕刻製程76停止於 層62的氧化物材料上。
第4e圖示意處於蝕刻製程76對氧化物材料不具有足夠高的選擇性且蝕刻製程76終止於如第4d圖所示的製造階段的半導體裝置結構200。隨後，可在半導體基板10上方形成阻擋遮罩78，以使塊體半導體裝置210暴露於進一步製程，而SOI裝置220、230被阻擋遮罩78覆蓋。接著，可通過阻擋遮罩78執行蝕刻製程79，以非等向性蝕刻塊體半導體裝置210的閘極電極材料或偽閘極電極材料70。本領域的技術人員將瞭解，相對半導體塊體基板部分64及深STI結構47佈置阻擋遮罩78，以使深STI結構47僅被阻擋遮罩78部分覆蓋。以此方式，可實現半導體塊體基板部分64上方的暴露閘極電極材料或偽閘極電極材料70的完全移除，並避免形成“導電間隔物”，也就是由覆蓋深溝槽隔離結構47的側壁表面的閘極電極材料或偽閘極電極材料70和/或層62形成的間隔物。在蝕刻製程79以後，可執行抗蝕劑剝離清洗製程程序(未圖示)。
第4f圖示意處於下一製造階段的半導體裝置結構200，尤其是形成閘極結構或偽閘極結構215、225、235以後。各閘極結構或偽閘極結構215、225、235可包括具有一個或多個閘極絕緣材料層(例如氧化鉿材料層)和/或功函數調整材料(例如TiN)的閘極絕緣結構62’、閘極電極或偽閘極電極層70、以及閘極覆蓋層71。依據本發明的一些示例實施例，閘極絕緣結構62’還可包括cSiGe(未圖示)層。
本領域的技術人員將瞭解，在面向半導體塊體基板部分64的深STI區47的暴露側壁部分60a、60b處，未形成“導電間隔物”。因此，由於蝕刻製程79，自側壁部分60a、60b可靠地移除各材料62、70。
接著，可執行一個或多個注入程序，以在半導體塊體基板部分64和/或SOI基板部分66、68的至少其中一個中形成源極/汲極區(未圖示)和/或中空區(未圖示)。在本發明的一些具體示例實施例中，可僅向塊體半導體裝置210中注入環狀區(未圖示)，而可省略向SOI裝置220、230中注入環狀摻雜物。
第5a圖示意處於形成側壁間隔物82以調整源極/汲極區與閘極結構或偽閘極結構215、225、235的間隔的製造階段的半導體裝置結構，不論是注入源極/汲極區還是生長源極/汲極區而通過在半導體基板10的暴露半導體材料上(也就是半導體塊體基板部分64的暴露部分以及SOI基板部分66、68的半導體層30的暴露部分上)磊晶生長半導體材料(例如若為PMOS裝置，則為矽及鍺的至少其中一種)來形成凸起源極/汲極區80。依據這裡的一些示例實施例，可磊晶生長摻雜半導體材料；或者，可磊晶生長未摻雜半導體材料，隨後可注入摻雜物以形成源極/汲極區。
依據本發明的一些示例實施例，凸起源極/汲極區80的形成可包括沉積磊晶保護氮化物襯裡(未圖示)，施加至少一個微影步驟來打開將要通過適當蝕刻磊晶 保護氮化物襯裡(未圖示)來形成的凸起源極/汲極區上方的半導體材料部分，以及施加磊晶生長製程。依據這裡的一些明確揭露的例子，在將要形成N型及P型半導體裝置的實施例中可執行兩個獨立的微影步驟，以針對N型半導體(NMOS)裝置形成矽磊晶材料以及針對P型半導體(PMOS)裝置形成矽鍺材料。依據本發明的一些示例實施例，半導體裝置220可設為NMOS裝置，且半導體裝置230可設為PMOS裝置，其中，PMOS裝置230具有由磊晶矽鍺材料形成的凸起源極/汲極區80，而NMOS裝置220具有由磊晶矽形成的凸起源極/汲極區80。
請參照第5b圖，其示意處於下一製造階段的半導體裝置結構200，尤其是處於在凸起源極/汲極區80上形成矽化物區82的階段。例如，矽化物區82可代表矽化鎳(NiSi)區。本領域的技術人員將瞭解，矽化物區的形成可包括在半導體裝置結構200上方沉積金屬層，執行退火製程以在半導體材料部分上方形成矽化物材料，以及自半導體裝置結構200上方移除剩餘的金屬層。這裡，可執行傳統的矽化物阻擋程序以阻擋將不被矽化的區域。在該矽化製程以後，在半導體裝置結構200上方沉積氮化物襯裡84，如第5b圖所示。
第5c圖示意處於下一製造階段的半導體裝置結構200，尤其是在沉積ILD(interlayer dielectric；層間介電)材料84並執行拋光製程85以向下拋光所沉積的ILD材料至氮化物襯裡84以後。相應地，閘極結構215、225、 235上方的氮化物襯裡84充當該拋光製程中的停止襯裡(未圖示)。
第6a圖示意處於後閘極製程期間下一階段的半導體裝置結構200。尤其，打開偽閘極結構215、225、235並移除偽閘極電極材料70，從而可在塊體半導體裝置210、SOI半導體裝置220以及SOI半導體裝置230中形成閘極溝槽86。本領域的技術人員將瞭解，在具有薄氧化矽層62’的製程中，可向閘極溝槽86中填充高k閘極絕緣材料及功函數調整材料以及閘極電極材料，例如鋁及矽的其中一種。在層62’具有高k閘極絕緣材料的製程中，可向閘極溝槽86(混合後閘極製程)中填充功函數調整材料以及閘極電極材料。依據本揭露的一些替代實施例，從該偽閘極結構內僅移除偽閘極電極材料，並向閘極溝槽86中填充閘極電極材料。
第6b圖示意處於下一製造階段的半導體裝置結構200，尤其處於使用各閘極材料替代偽材料以後的後閘極製程中。依據這裡的一些具體例子，使用高k閘極絕緣材料90、功函數調整材料92以及閘極電極材料94填充第6a圖的閘極溝槽86。在向該閘極溝槽中填充該閘極材料以後，可執行進一步的拋光製程96，以相對半導體基板10的上表面調整半導體裝置結構200的最終閘極高度。依據本發明的一些示例實施例，最終閘極高度可在約15至25奈米的範圍內，例如約20奈米。
儘管上述及附圖中示意的半導體裝置結構 200代表MOS裝置，但本領域的技術人員將瞭解，本發明不限制塊體半導體裝置210限於MOS裝置。在本發明的替代實施例中，可由電阻器及電容器裝置的其中一種實施塊體半導體裝置210。若為電容器或電阻器，最終閘極高度代表電阻器材料的高度或者電容器裝置的電極材料的高度。因此，不論在半導體塊體基板部分64上形成MOS裝置還是非MOS裝置，在本揭露的流程中所獲得的半導體裝置結構200具有共同高度水平。依據本發明的一些示例實施例，最終閘極高度可在約15至25奈米的範圍內，例如約20奈米。
可依據形成至矽化物區的接觸的標準技術繼續該流程。
本發明解決塊體及SOI裝置的協整中的拓撲結構問題。作為解決方案，以後閘極或先閘極技術形成具有共同高度的塊體及SOI裝置。例如，在後閘極方法中，可選擇適當的初始偽閘極高度厚度，以使該後閘極方法脫離拓撲結構問題，因為最終閘極高度不由初始的閘極堆疊厚度定義，而是在後期製造階段中定義。相應地，這個額外的自由度使完全耗盡裝置及塊體裝置能夠很好地結合。
由於本領域的技術人員借助這裡的教導可以很容易地以不同但等同的方式修改並實施本發明，因此上面揭露的特定實施例僅為示例性質。例如，可以不同的循序執行上述製程步驟。而且，本發明不限於這裡所示架構或設計的細節，而是所附的申請專利範圍所述。因此， 顯然，可對上面揭露的特定實施例進行修改或變更，所有此類變更落入本發明的範圍及精神內。因此，所附的申請專利範圍規定本發明的保護範圍。
10‧‧‧半導體基板
20‧‧‧氧化物埋層、BOX層
30‧‧‧半導體材料層、半導體層
45‧‧‧溝槽、STI結構
47‧‧‧深STI溝槽、深STI結構、深STI區、溝槽、深溝槽隔離結構
54‧‧‧絕緣層、平坦化材料
62’‧‧‧閘極絕緣結構、薄氧化矽層、層
64‧‧‧半導體塊體基板部分、半導體塊體基板區
66、68‧‧‧SOI基板部分、SOI基板區
80‧‧‧凸起源極/汲極區
82‧‧‧側壁間隔物、矽化物區
84‧‧‧氮化物襯裡、ILD材料
90‧‧‧高k閘極絕緣材料
92‧‧‧功函數調整材料
94‧‧‧閘極電極材料
96‧‧‧拋光製程
200‧‧‧半導體裝置結構
210‧‧‧塊體半導體裝置
220‧‧‧SOI裝置、半導體裝置、NMOS裝置、SOI半導體裝置
230‧‧‧SOI裝置、半導體裝置、PMOS裝置、SOI半導體裝置h高度差

Claims (5)

  1. 一種半導體裝置結構，包括：形成於半導體基板中的第一區以及由半導體層及設於該半導體層下方的氧化物埋層形成的第二區，該半導體層及該氧化物埋層兩者都設於該半導體基板上，其中該氧化物埋層未形成於該第一區中；半導體塊體裝置，包括設於該第一區中的該半導體基板上的第一閘極結構；以及絕緣體上半導體半導體裝置，包括設於該第二區中的該半導體層上的第二閘極結構；其中，該第一及第二閘極結構所具有的最終閘極高度實質上延伸到該半導體基板上方的共同高度水平。
  2. 如申請專利範圍第1項所述的半導體裝置結構，其中，該第一及第二閘極結構包括鋁。
  3. 如申請專利範圍第1項所述的半導體裝置結構，還包括與該第一及第二閘極結構對齊位於該第一及第二區中的凸起源極/汲極區，該凸起源極/汲極區由設於該第一區中的該半導體基板上及該第二區中的該半導體層上的摻雜矽材料形成。
  4. 一種半導體裝置結構，包括：形成於半導體基板中的第一區以及由半導體層及設於該半導體層下的氧化物埋層形成的第二區，該半導體層及該氧化物埋層兩者都設於該半導體基板上，其中該氧化物埋層未形成於該第一區中； 電阻器裝置，設於該第一區中的該半導體基板上，該電阻器裝置由電阻器材料形成；以及絕緣體上半導體半導體裝置，包括設於該第二區中的該半導體層上的閘極結構；其中，該電阻器材料及該閘極結構實質上延伸到該半導體基板上方的共同水平。
  5. 一種半導體裝置結構，包括：形成於半導體基板中的第一區以及由半導體層及設於該半導體層下的氧化物埋層形成的第二區，該半導體層及該氧化物埋層兩者都設於該半導體基板上，其中該氧化物埋層未形成於該第一區中；由電容器材料構成的電容器裝置，設於該第一區中的該半導體基板上；絕緣體上半導體半導體裝置，包括設於該第二區中的該半導體層上的閘極結構；以及該第一區及該第二區的凸起源極/汲極區由設於該第一區中的該半導體基板上及該第二區中的該半導體層上的摻雜矽材料形成；其中，該電容器材料及該閘極結構實質上延伸到該半導體基板上方的共同高度水平。
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