JP2014216629A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】半導体装置が備えるボディ領域の不純物濃度を制御することにより、半導体装置の動作速度を向上する。【解決手段】半導体装置は、第１の領域及び第２の領域を有する基板と、基板に形成され、第１の領域及び第２の領域のそれぞれを画定する素子分離絶縁膜と、基板内に形成されたウェルと、第１の領域のウェル内であって、素子分離絶縁膜よりも浅い位置に形成された第１の導電型であって第１の不純物濃度を有する第１のボディ領域と、第２の領域のウェル内であって、素子分離絶縁膜よりも浅い位置に形成された、第１の導電型であって、第１の不純物濃度とは異なる第２の不純物濃度を有する第２のボディ領域と、第１のボディ領域上に形成され、第１のボディ領域と電気的に接続された第１のゲート電極と、第２のボディ領域上に形成され、第２のボディ領域と電気的に接続された第２のゲート電極と、を備える。【選択図】図４

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
ゲート電極とウェル内に形成されたボディ領域とが電気的に接続されたＤＴＭＯＳ（Dynamic Threshold Voltage Metal Oxide Semiconductor）トランジスタが提案されている
。ＤＴＭＯＳトランジスタは、トランジスタをオンとするときのゲート電極への電圧印可に追随してボディ領域への電圧印加を行うことで閾値電圧が下がることにより、低電圧で高速動作する。
特開２０００−９１５７６号公報
ＤＴＭＯＳトランジスタを有する半導体装置の動作速度（回路スピード）を決めるパラメータには、ＤＴＭＯＳトランジスタのボディ容量及びボディ抵抗（ボディ領域の抵抗）がある。ＤＴＭＯＳトランジスタのボディ容量は、例えば、ＤＴＭＯＳトランジスタのボディ領域とウェルとの間の接合容量である。また、ボディ容量及びボディ抵抗は、ボディ領域の不純物濃度に応じて変動する。本件は、半導体装置が備えるボディ領域の不純物濃度を制御することにより、半導体装置の動作速度を向上する技術を提供することを目的とする。
本件の一観点による半導体装置は、第１の領域及び第２の領域を有する基板と、前記基板に形成され、前記第１の領域及び前記第２の領域のそれぞれを画定する素子分離絶縁膜と、前記基板内に形成されたウェルと、前記第１の領域の前記ウェル内であって、前記素子分離絶縁膜よりも浅い位置に形成された第１の導電型であって第１の不純物濃度を有する第１のボディ領域と、前記第２の領域の前記ウェル内であって、前記素子分離絶縁膜よりも浅い位置に形成された、前記第１の導電型であって、前記第１の不純物濃度とは異なる第２の不純物濃度を有する第２のボディ領域と、前記第１のボディ領域上に形成され、前記第１のボディ領域と電気的に接続された第１のゲート電極と、前記第２のボディ領域上に形成され、前記第２のボディ領域と電気的に接続された第２のゲート電極と、を備える。
本件の一観点による半導体装置の製造方法は、基板に素子分離絶縁膜を形成する工程と、前記基板内にウェルを形成する工程と、前記ウェル内であって、前記素子分離絶縁膜によって画定された第１の部分に第１の導電型であって第１の不純物濃度を有する第１のボティ領域を形成する工程と、前記ウェル内であって、前記素子分離絶縁膜によって画定された第２の部分に、前記第１の導電型であって前記第１の不純物濃度と異なる第２の不純物濃度を有する第２のボティ領域を形成する工程と、前記第１のボティ領域上に第１のゲート電極と、前記第２のボティ領域上に第２のゲート電極と、を形成する工程と、前記第１のゲート電極と前記第１のボディ領域とを電気的に接続する第１の導電性プラグ及び第１の配線と、前記第２のゲート電極と前記第２のボディ領域とを電気的に接続する第２の導電性プラグ及び第２の配線を形成する工程と、を備える。
本件によれば、半導体装置が備えるボディ領域の不純物濃度を制御することにより、半導体装置の動作速度を向上することができる。
図１Ａは、ＤＴＭＯＳトランジスタのボディ抵抗及びボディ容量と、半導体装置の動作速度との関係を示す図である。 図１Ｂは、ＤＴＭＯＳトランジスタのボディ抵抗及びボディ容量と、半導体装置の動作速度との関係を示す図である。 図２は、ボディ抵抗及びボディ容量と、ボディ領域を形成する際の不純物のドーズ量との関係を示す図である。 図３は、ＤＴＭＯＳトランジスタの寄生ＲＣ等価回路を示す図である。 図４は、実施例１に係る半導体装置１の断面図である。 図５Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図５Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図５Ａの一点鎖線Ｘ−Ｘ’間の断面を示している。 図６Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図６Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図６Ａの一点鎖線Ｘ−Ｘ’間の断面を示している。 図７Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図７Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図７Ａの一点鎖線Ｘ−Ｘ’間の断面を示している。 図８Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図８Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図８Ａの一点鎖線Ｘ−Ｘ’間の断面を示している。 図９Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。 図９Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図９Ａの一点鎖線Ｘ−Ｘ’間の断面を示している。 図１０は、実施例１に係る半導体装置１の製造方法を示す断面図である。 図１１は、実施例１に係る半導体装置１の製造方法を示す断面図である。 図１２は、実施例１に係る半導体装置１の製造方法を示す断面図である。 図１３は、実施例１に係る半導体装置１の製造方法を示す断面図である。 図１４は、実施例１に係る半導体装置１の製造方法を示す断面図である。 図１５は、実施例１に係る半導体装置１の製造方法を示す断面図である。 図１６は、実施例２に係る半導体装置１の製造方法を示す断面図である。 図１７は、実施例３に係る半導体装置１の製造方法を示す断面図である。 図１８は、Ｓｐｉｃｅシミュレーションの検証結果を示す図である。 図１９は、設計支援装置５１のハードウェア構成図である。 図２０は、設計支援装置５１の機能ブロック図である。 図２１は、設計支援装置５１の処理を示すフローチャートである。
ＤＴＭＯＳトランジスタのボディ抵抗及びボディ容量と、半導体装置の動作速度との関係について説明する。図１Ａ及び図１Ｂは、ＤＴＭＯＳトランジスタのボディ抵抗及びボディ容量と、半導体装置の動作速度との関係を示す図である。図１Ａ及び図１Ｂの縦軸は、ＤＴＭＯＳトランジスタを用いて形成された複数のインバータ回路をリング状に接続したリングオシレータの発振周波数である。図１Ａの横軸は、ＤＴＭＯＳトランジスタのボディ容量（Ｃbody）である。図１Ｂの横軸は、ＤＴＭＯＳトランジスタのボディ抵抗（Ｒbody）である。図１Ａ及び図１Ｂに示すように、ＤＴＭＯＳトランジスタのボディ抵抗及びボディ容量が小さいほど、半導体装置の動作速度は速くなる。
図２は、ボディ抵抗及びボディ容量と、ボディ領域を形成する際の不純物のドーズ（Dose）量との関係を示す図である。図２の縦軸は、ＤＴＭＯＳトランジスタのボディ抵抗（Ｒbody）及びボディ容量（Ｃbody）である。図２の横軸は、ボディ領域を形成する際の不純物のドーズ量である。図２の黒い四角（■）がボディ抵抗を示しており、図２の白い丸（○）がボディ容量を示している。図２に示すように、ドーズ量が減少すると、ボディ抵抗は上昇し、ドーズ量が増加すると、ボディ抵抗は低下する。図２に示すように、ドーズ量が減少すると、ボディ容量は低下し、ドーズ量が増加すると、ボディ容量は上昇する。
ボディ領域を形成する際の不純物のドーズ量が低下すると、ボディ濃度（ボディ領域の不純物濃度）は低下し、ボディ領域を形成する際の不純物のドーズ量が増加すると、ボディ濃度は上昇する。したがって、ボディ濃度が低下すると、ボディ容量は低下するが、ボディ抵抗は上昇する。一方、ボディ濃度が上昇すると、ボディ抵抗は低下するが、ボディ容量は上昇する。このように、ボディ容量及びボディ抵抗は、ボディ濃度に対してトレードオフの関係がある。
また、スルーレート（Slew Rate）の値によって、ボディ容量及びボディ抵抗に与える
影響が異なる。スルーレートとは、信号の立ち上がり又は立ち下がりにおいて、規定電位差ΔＶと、ΔＶ遷移するのに要する時間Δｔとの比（ΔＶ／Δｔ）である。スルーレートの高低と、ボディ容量及びボディ抵抗との関係について説明する。図３は、ＤＴＭＯＳトランジスタの寄生ＲＣ等価回路を示す図である。ＤＴＭＯＳトランジスタは、信号線にボディ抵抗（Ｒbody）とボディ容量（Ｃbody）が接続されている。高スルーレートの場合、信号線の電位が急峻に変化するため、入力信号の遷移に対してボディ抵抗の出力端の電位（Ｖout）が追随できなくなる。したがって、出力電圧（Ｖout）の応答は、ボディ容量に貯まる電荷の過渡応答によって決まる。信号が入力された時点からの経過時間をｔとすると、ボディ容量（Ｃbody）に貯まる電荷Ｑ（ｔ）について、以下の式（１）が成立する。
Figure 2014216629
 式（１）を変形すると、出力電圧（Ｖout）について、以下の式（２）が成立する。
Figure 2014216629
 式（２）に示すように、出力電圧（Ｖout）は、ＲＣ時定数によって決定される。出力
電圧（Ｖout）がＲＣ時定数によって決定されるため、高スルーレートの場合、ボディ抵
抗（Ｒbody）及びボディ容量（Ｃbody）の両方が、出力電圧（Ｖout）に影響する。
ボディ濃度の変化に対するボディ抵抗の変化量と、ボディ濃度の変化に対するボディ容量の変化量とは異なっている。例えば、図２において、２．０Ｅ１３／ｃｍ2以下のドー
ズ量で形成されたボディ領域を低濃度領域とし、２．０Ｅ１３／ｃｍ2以上のドーズ量で
形成されたボディ領域を高濃度領域とする。図２に示すように、低濃度領域におけるボディ濃度の変化に対するボディ抵抗の変化量は、高濃度領域におけるボディ濃度の変化に対するボディ抵抗の変化量よりも大きい。一方、低濃度領域におけるボディ濃度の変化に対するボディ容量の変化量と、高濃度領域におけるボディ濃度の変化に対するボディ容量の
変化量とはほぼ同等である。低濃度領域では、ボディ濃度が低下することによって、ボディ容量が低下する影響よりも、ボディ濃度が低下することによって、ボディ抵抗が上昇する影響の方が大きい。そのため、高スルーレートの場合、高濃度の不純物を有するボディ領域を備えたＤＴＭＯＳトランジスタを用いることによって、半導体装置の動作速度が向上する。
低スルーレートの場合、入力信号の遷移に対してボディ抵抗の出力端の電位（Ｖout）
が十分に追随できている状態にあり、入力信号の時間変化がＲＣ時定数に比べて十分に長い。この場合、出力電圧（Ｖout）は、ＲＣ時定数ではなく、以下の式（３）及び（４）
に示すように、ボディ抵抗（Ｒbody）及びボディ容量のインピーダンス（Ｚｃ）によって決定される。
Figure 2014216629
Figure 2014216629
 ボディ容量のインピーダンス（Ｚｃ）は数ＭΩであり、数十ｋΩのボディ抵抗（Ｒbody）に比べて、ボディ容量のインピーダンス（Ｚｃ）は十分に大きい。したがって、低スルーレートの場合、ボディ抵抗（Ｒbody）よりも、ボディ容量のインピーダンス（Ｚｃ）、つまり、ボディ容量（Ｃbody）の方が、出力電圧（Ｖout）に対する影響が大きい。その
ため、低スルーレートの場合、低濃度の不純物を有するボディ領域を備えたＤＴＭＯＳトランジスタを用いることによって、半導体装置の動作速度が向上する。
以下、図面を参照して、実施形態に係る半導体装置及び半導体装置の製造方法について説明する。以下の実施例１から実施例４の構成は例示であり、実施形態の構成は、実施例１から実施例４の構成に限定されない。
〈実施例１〉
実施例１に係る半導体装置１及び半導体装置１の製造方法について説明する。実施例１では、半導体素子の一例であるＤＴＭＯＳトランジスタを備える半導体装置１を例として説明する。図４は、実施例１に係る半導体装置１の断面図である。半導体装置１は、半導体基板２、素子分離絶縁膜３、ＤＴＭＯＳトランジスタ４Ａ、４Ｂ、層間絶縁膜５、コンタクトプラグ６及び配線７を有している。コンタクトプラグ６は、導電性プラグの一例である。
半導体基板２は、例えば、シリコン（Ｓｉ）基板である。シリコン基板は、バルク基板であってもよいし、ＳＯＩ（Silicon on Insulator）基板であってもよい。半導体基板２は、ＤＴＭＯＳトランジスタ領域８Ａ、８Ｂを有する。ＤＴＭＯＳトランジスタ領域８Ａは、第１の領域の一例である。ＤＴＭＯＳトランジスタ領域８Ｂは、第２の領域の一例である。半導体基板２に素子分離絶縁膜３が形成され、半導体基板２にＤＴＭＯＳトランジスタ領域８Ａ、８Ｂが画定されている。素子分離絶縁膜３は、フルトレンチ（Full Trench）とも呼ばれる。第１のＤＴＭＯＳトランジスタ領域８ＡにＤＴＭＯＳトランジスタ４
Ａが形成され、第２のＤＴＭＯＳトランジスタ領域８ＢにＤＴＭＯＳトランジスタ４Ｂが
形成されている。ＤＴＭＯＳトランジスタ４Ａ、４Ｂの導電型（極性）は、Ｎチャネル型であってもよいし、Ｐチャネル型であってもよいが、ＤＴＭＯＳトランジスタ４Ａ、４Ｂの導電型（極性）は、同じ導電型である。また、Ｎチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂと、Ｐチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂとが、同一の半導体基板２に形成されてもよい。
半導体基板２内に、ウェル１１、ボディ領域１２Ａ、１２Ｂ、チャネル領域１３Ａ、１３Ｂ、ＬＤＤ（Lightly Doped Drain）領域１４Ａ、１４Ｂ、ソース・ドレイン領域１５
Ａ、１５Ｂ及びタップ領域１６Ａ、１６Ｂが形成されている。半導体基板２に領域分離絶縁膜１７Ａ、１７Ｂが形成されている。領域分離絶縁膜１７Ａ、１７Ｂは、パーシャルトレンチ（Partial Trench）とも呼ばれる。ウェル１１は、半導体基板２内であって、素子分離絶縁膜３よりも深い位置に形成されている。
ウェル１１、ＬＤＤ領域１４Ａ、１４Ｂ及びソース・ドレイン領域１５Ａ、１５Ｂの導電型は、同じ導電型である。ボディ領域１２Ａ、１２Ｂ、チャネル領域１３Ａ、１３Ｂ及びタップ領域１６Ａ、１６Ｂの導電型は、同じ導電型である。ウェル１１、ＬＤＤ領域１４Ａ、１４Ｂ及びソース・ドレイン領域１５Ａ、１５Ｂの導電型と、ボディ領域１２Ａ、１２Ｂ、チャネル領域１３Ａ、１３Ｂ及びタップ領域１６Ａ、１６Ｂの導電型とは、異なる導電型である。
ウェル１１内にボディ領域１２Ａ、１２Ｂが形成されており、ボディ領域１２Ａ、１２Ｂは、素子分離絶縁膜３及びウェル１１によって、他のウェルから電気的に分離されている。ＤＴＭＯＳトランジスタ領域８Ａのウェル１１内にボディ領域１２Ａが形成され、ＤＴＭＯＳトランジスタ領域８Ｂのウェル１１内にボディ領域１２Ｂが形成されている。ボディ領域１２Ａ、１２Ｂは、ウェル１１内であって、素子分離絶縁膜３よりも浅い位置に形成され、素子分離絶縁膜３によって画定されている。ボディ領域１２Ａ、１２Ｂは、互いに異なる不純物濃度を有している。
ボディ領域１２Ａ内に、チャネル領域１３Ａ、ＬＤＤ領域１４Ａ、ソース・ドレイン領域１５Ａ及びタップ領域１６Ａが形成されている。領域分離絶縁膜１７Ａは、ボディ領域１２Ａ内であって、ボディ領域１２Ａよりも浅い位置に形成されている。領域分離絶縁膜１７Ａは、第１の絶縁膜の一例である。チャネル領域１３Ａ、ＬＤＤ領域１４Ａ及びソース・ドレイン領域１５Ａと、タップ領域１６Ａとは、領域分離絶縁膜１７Ａによって分離されてボディ領域１２Ａ内に形成されている。
ボディ領域１２Ｂ内に、チャネル領域１３Ｂ、ＬＤＤ領域１４Ｂ、ソース・ドレイン領域１５Ｂ及びタップ領域１６Ｂが形成されている。領域分離絶縁膜１７Ｂは、ボディ領域１２Ｂ内であって、ボディ領域１２Ｂよりも浅い位置に形成されている。領域分離絶縁膜１７Ｂは、第２の絶縁膜の一例である。チャネル領域１３Ｂ、ＬＤＤ領域１４Ｂ及びソース・ドレイン領域１５Ｂと、タップ領域１６Ｂとは、領域分離絶縁膜１７Ｂによって分離されてボディ領域１２Ｂ内に形成されている。
ＤＴＭＯＳトランジスタ４Ａは、チャネル領域１３Ａ、ＬＤＤ領域１４Ａ、ソース・ドレイン領域１５Ａ、ゲート絶縁膜２１Ａ、ゲート電極２２Ａ、サイドウォール絶縁膜２３Ａ及び金属シリサイド層２４を有している。ＤＴＭＯＳトランジスタ４Ｂは、チャネル領域１３Ｂ、ＬＤＤ領域１４Ｂ、ソース・ドレイン領域１５Ｂ、ゲート絶縁膜２１Ｂ、ゲート電極２２Ｂ、サイドウォール絶縁膜２３Ｂ及び金属シリサイド層２４を有している。
半導体基板２上に、ゲート絶縁膜２１Ａ、２１Ｂ及びゲート電極２２Ａ、２２Ｂが形成されている。ゲート絶縁膜２１Ａ及びゲート電極２２Ａは、ボディ領域１２Ａ上に形成さ
れている。ゲート絶縁膜２１Ｂ及びゲート電極２２Ｂは、ボディ領域１２Ｂ上に形成されている。ゲート電極２２Ａの直下にゲート絶縁膜２１Ａが形成され、ゲート電極２２Ｂの直下にゲート絶縁膜２１Ｂが形成されている。ゲード電極２２Ａの側面にサイドウォール絶縁膜２３Ａが形成され、ゲード電極２２Ｂの側面にサイドウォール絶縁膜２３Ｂが形成されている。金属シリサイド層２４は、ソース・ドレイン領域１５Ａ、１５Ｂ、タップ領域１６Ａ、１６Ｂ及びゲート電極２２Ａ、２２Ｂ上に形成されている。
層間絶縁膜５は、半導体基板２上に形成されている。コンタクトプラグ６は、層間絶縁膜５内に形成されている。配線７は、層間絶縁膜５上に形成されている。コンタクトプラグ６及び配線７を介して、ゲート電極２２Ａとボディ領域１２Ａ及びタップ領域１６Ａとが電気的に接続され、ゲート電極２２Ｂとボディ領域１２Ｂ及びタップ領域１６Ｂとが電気的に接続される。これにより、ＤＴＭＯＳトランジスタ４Ａ、４Ｂがオンの時にはオフの時よりも閾値電圧を低くすることで大きな駆動電流が得られる。
ボディ領域１２Ａとボディ領域１２Ｂとの不純物濃度は異なっており、ボディ領域１２Ａの不純物濃度は、ボディ領域１２Ｂの不純物濃度よりも低い。以下では、ボディ領域１２Ｂよりも相対的に低濃度の不純物を有するボディ領域１２Ａを、低濃度のボディ領域１２Ａとも表記する。以下では、ボディ領域１２Ａよりも相対的に高濃度の不純物を有するボディ領域１２Ｂを、高濃度のボディ領域１２Ｂとも表記する。
ボディ領域１２Ａの不純物濃度は、ボディ領域１２Ｂの不純物濃度よりも低いため、ボディ領域１２Ａのボディ容量（Ｃbody-A）は、ボディ領域１２Ｂのボディ容量（Ｃbody-B）よりも小さい（Ｃbody-A＜Ｃbody-B）。ボディ領域１２Ｂの不純物濃度は、ボディ領域１２Ａの不純物濃度よりも高いため、ボディ領域１２Ｂのボディ抵抗（Ｒbody-B）は、ボディ領域１２Ａのボディ抵抗（Ｒbody-A）よりも低い（Ｒbody-A＞Ｒbody-B）。
チャネル領域１３Ａの不純物濃度とチャネル領域１３Ｂの不純物濃度とは異なっており、チャネル領域１３Ａの不純物濃度は、チャネル領域１３Ｂの不純物濃度よりも低い。以下では、チャネル領域１３Ｂよりも相対的に低濃度の不純物を有するチャネル領域１３Ａを、低濃度のチャネル領域１３Ａとも表記する。以下では、チャネル領域１３Ａよりも相対的に高濃度の不純物を有するチャネル領域１３Ｂを、高濃度のチャネル領域１３Ｂとも表記する。
このように、実施例１に係る半導体装置１は、低濃度のボディ領域１２Ａ及び低濃度のチャネル領域１３Ａを有するＭＯＳトランジスタ４Ａと、高濃度のボディ領域１２Ｂ及び高濃度のチャネル領域１３Ｂを有するＭＯＳトランジスタ４Ｂとを備える。
チャネル領域１３Ｂの不純物濃度は、チャネル領域１３Ａの不純物濃度よりも高いため、ＭＯＳトランジスタ４Ｂの閾値電圧は、ＤＴＭＯＳトランジスタ４Ａの閾値電圧よりも高い。したがって、ＤＴＭＯＳトランジスタ４Ｂのソース−ドレイン間のリーク電流（Ioffbody-B）は、ＤＴＭＯＳトランジスタ４Ａのソース−ドレイン間のリーク電流（Ioffbody-A）よりも小さい（Ioffbody-A＞Ioffbody-B）。
高スルーレートの場合、ＤＴＭＯＳトランジスタ４Ｂを用い、低スルーレートの場合、ＤＴＭＯＳトランジスタ４Ａを用いる。高スルーレートは、例えば、スルーレートが一定値以上であり、低スルーレートは、例えば、スルーレートが一定値未満の場合である。スルーレートの値に応じて、低濃度のボディ領域１２Ａを有するＤＴＭＯＳトランジスタ４Ａと、高濃度のボディ領域１２Ｂを有するＤＴＭＯＳトランジスタ４Ｂとを使い分けることにより、半導体装置１の動作速度が向上する。
《実施例１に係る半導体装置１の製造方法》
実施例１に係る半導体装置１の製造方法について説明する。図５Ａから図１５は、実施例１に係る半導体装置１の製造方法の各工程を示す図である。
図５Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図５Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図５Ａの一点鎖線Ｘ−Ｘ’間の断面を示している。実施例１に係る半導体装置１の製造方法では、まず、図５Ａ及び図５Ｂに示す工程において、例えば、熱酸化法により、半導体基板２上にシリコン酸化膜（ＳｉＯ膜）３１を形成する。シリコン酸化膜３１の膜厚は、例えば、５ｎｍ以上１５ｎｍ以下である。次に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、シリコ
ン酸化膜３１上にシリコン窒化膜（ＳｉＮ膜）３２を形成する。シリコン窒化膜３２の膜厚は、例えば、６０ｎｍ以上１００ｎｍ以下である。次いで、フォトリソグラフィにより、シリコン窒化膜３２上にフォトレジスト膜３３を形成する。
図６Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図６Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図６Ａの一点鎖線Ｘ−Ｘ’間の断面を示している。図６Ａ及び図６Ｂに示す工程において、フォトレジスト膜３３をマスクとして、例えば、ＣＦｘ系ガスを用いたＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法により、シリコン酸化膜３１及びシリコン窒化膜３２をエッチングする。シリコン酸化膜３１及びシリコン窒化膜３２がエッチングされることにより、シリコン基板２上にシリコン酸化膜３１及びシリコン窒化膜３２が部分的に形成される。次に、例えば、アッシング法により、フォトレジスト膜３３を除去した後、フォトリソグラフィにより、半導体基板２上に、フォトレジスト膜３４を形成する。フォトレジスト膜３４は、領域分離絶縁膜１７Ａ、１７Ｂを形成する箇所に形成される。
図７Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図７Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図７Ａの一点鎖線Ｘ−Ｘ’間の断面を示している。図７Ａ及び図７Ｂに示す工程において、部分的に形成されたシリコン窒化膜３２と、フォトレジスト膜３４とをマスクとして、Ｃｌ系ガスを用いたＲＩＥ法により、半導体基板２をエッチングする。半導体基板２をエッチングすることにより、半導体基板２に溝（トレンチ）３５が形成される。フォトレジスト膜３４がマスクとなることにより、フォトレジスト膜３４が形成された部分の半導体基板２（図７Ａ及び図７Ｂにおいて矢印で示す部分）、は、エッチングされていない。半導体基板２の上面からの溝３５の深さは、例えば、１００ｎｍ以上３４０ｎｍ以下である。その後、例えば、アッシング法により、フォトレジスト膜３４を除去する。
図８Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図８Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図８Ａの一点鎖線Ｘ−Ｘ’間の断面を示している。図８Ａ及び図８Ｂに示す工程において、部分的に形成されたシリコン窒化膜３２をマスクとして、Ｃｌ系ガスを用いたＲＩＥ法により、半導体基板２をエッチングする。半導体基板２をエッチングすることにより、半導体基板２に溝３６及び３７が形成される。溝３６は、溝３５が更にエッチングされることによって形成された溝である。半導体基板２の上面からの溝３６の深さは、半導体基板２の上面からの溝３７の深さよりも深い。半導体基板２の上面からの溝３６の深さは、例えば、２５０ｎｍ以上４００ｎｍ以下である。半導体基板２の上面からの溝３７の深さは、例えば、６０ｎｍ以上１５０ｎｍ以下である。
図９Ａは、実施例１に係る半導体装置１の製造方法を示す平面図である。図９Ｂは、実施例１に係る半導体装置１の製造方法を示す断面図であって、図９Ａの一点鎖線Ｘ−Ｘ’間の断面を示している。図９Ａ及び図９Ｂに示す工程において、例えば、ＨＤＰ（High D
ensity Plasma）法により、溝３６及び３７にシリコン酸化膜を埋め込み形成する。次に
、ＣＭＰ（Chemical Mechanical Polishing）法により、溝３６及び３７に埋め込まれた
シリコン酸化膜を平坦化するとともに、半導体基板２上のシリコン酸化膜３１及びシリコン窒化膜３２を除去する。溝３６及び３７に埋め込まれたシリコン酸化膜が平坦化されることにより、半導体体基板２に素子分離絶縁膜３及び領域分離絶縁膜１７Ａ、１７Ｂが形成される。半導体基板２に素子分離絶縁膜３が形成されることにより、半導体基板２にＤＴＭＯＳトランジスタ領域８Ａ、８Ｂが画定される。
素子分離絶縁膜３は、ＤＴＭＯＳトランジスタ領域８Ａ及び８Ｂを囲むようにして半導体基板２に位置している。領域分離絶縁膜１７Ａは、ＤＴＭＯＳトランジスタ領域８Ａを分離するようにして半導体基板２に位置している。領域分離絶縁膜１７Ｂは、ＤＴＭＯＳトランジスタ領域８Ｂを分離するようにして半導体基板２に位置している。素子分離絶縁膜３は、半導体基板２の上面から第１の深さを有しており、領域分離絶縁膜１７Ａ、１７Ｂは、半導体基板２の上面から第１の深さよりも浅い第２の深さを有している。半導体基板２の上面からの素子分離絶縁膜３の第１の深さは、例えば、２５０ｎｍ以上４００ｎｍ以下である。半導体基板２の上面からの領域分離絶縁膜１７Ａ、１７Ｂの第２の深さは、例えば、６０ｎｍ以上１５０ｎｍ以下である。
図１０は、実施例１に係る半導体装置１の製造方法を示す断面図である。図１０の断面は、図９Ａの一点鎖線Ｘ−Ｘ’間の断面と同じ位置を示している。図１０に示す工程において、不純物をイオン注入することにより、半導体基板２内にウェル１１を形成する。ウェル１１は、素子分離絶縁膜３よりも深い位置に形成される。Ｎチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂを形成する場合、燐（Ｐ）等のＮ型の不純物をイオン注入することにより、半導体基板２内にＮ型のウェル１１を形成する。例えば、燐イオンを、加速エネルギー：３００ｋｅＶ以上４００ｋｅＶ以下、ドーズ量（注入量）：１．０Ｅ１３／ｃｍ2以上５．０Ｅ１３／ｃｍ2以下、の条件でイオン注入してもよい。Ｐチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂを形成する場合、硼素（Ｂ）等のＰ型の不純物をイオン注入することにより、半導体基板２内にＰ型のウェル１１を形成する。例えば、硼素イオンを、加速エネルギー：１００ｋｅＶ以上２００ｋｅＶ以下、ドーズ量：１．０×１０Ｅ１３／ｃｍ2以上５．０×Ｅ１３／ｃｍ2以下、の条件でイオン注入してもよい。
図１１は、実施例１に係る半導体装置１の製造方法を示す断面図である。図１１の断面は、図９Ａの一点鎖線Ｘ−Ｘ’間の断面と同じ位置を示している。図１１に示す工程において、不純物をイオン注入することにより、半導体基板２内にボディ領域１２Ａ、１２Ｂを形成する。ボディ領域１２Ａは、ウェル１１内であって、素子分離絶縁膜３によって画定された第１のＤＴＭＯＳトランジスタ領域８Ａの部分に形成される。ボディ領域１２Ａは、素子分離絶縁膜３よりも浅い位置に形成される。第１のＤＴＭＯＳトランジスタ領域８Ａにおける半導体基板２には領域分離絶縁膜１７Ａが形成されているため、ボディ領域１２Ａの上部は、領域分離絶縁膜１７Ａによって領域４１Ａ、４１Ｂに分離されている。ボディ領域１２Ｂは、ウェル１１内であって、素子分離絶縁膜３によって画定された第２のＤＴＭＯＳトランジスタ領域８Ｂの部分に形成される。ボディ領域１２Ｂは、素子分離絶縁膜３よりも浅い位置に形成される。第２のＤＴＭＯＳトランジスタ領域８Ｂにおける半導体基板２には領域分離絶縁膜１７Ｂが形成されているため、ボディ領域１２Ｂの上部は、領域分離絶縁膜１７Ｂによって領域４２Ａ、４２Ｂに分離されている。この場合、ボディ領域１２Ａを形成する際の不純物の濃度と、ボディ領域１２Ｂを形成する際の不純物の濃度とが異なるようにして、不純物のイオン注入を行う。半導体基板２内にボディ領域１２Ａ、１２Ｂを形成する際のイオン注入は、例えば、以下のようにして行ってもよい。
まず、フォトリソグラフィにより、ＤＴＭＯＳトランジスタ領域８Ａ以外の部分を覆うフォトレジスト膜（図示せず）を形成する。次に、ＤＴＭＯＳトランジスタ領域８Ａ以外
の部分を覆うフォトレジスト膜をマスクとして、第１の濃度の不純物をＤＴＭＯＳトランジスタ領域８Ａの半導体基板２内にイオン注入することにより、半導体基板２内にボディ領域１２Ａを形成する。次いで、ＤＴＭＯＳトランジスタ領域８Ａ以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。次に、フォトリソグラフィにより、ＤＴＭＯＳトランジスタ領域８Ｂ以外の部分を覆うフォトレジスト膜（図示せず）を形成する。次いで、ＤＴＭＯＳトランジスタ領域８Ｂ以外の部分を覆うフォトレジスト膜をマスクとして、第１の濃度よりも濃度が高い第２の濃度の不純物をＤＴＭＯＳトランジスタ領域８Ｂの半導体基板２内にイオン注入することにより、半導体基板２内にボディ領域１２Ｂを形成する。次に、ＤＴＭＯＳトランジスタ領域８Ｂ以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。ここでは、半導体基板２内にボディ領域１２Ａを形成した後、半導体基板２内にボディ領域１２Ｂを形成する例を示している。この例に限らず、半導体基板２内にボディ領域１２Ｂを形成した後、半導体基板２内にボディ領域１２Ａを形成してもよい。
Ｎチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂを形成する場合、硼素等のＰ型の不純物をイオン注入することにより、半導体基板２内にＰ型のボディ領域１２Ａ、１２Ｂを形成する。例えば、硼素イオンを、加速エネルギー：３０ｋｅＶ以上６５ｋｅＶ以下、ドーズ量：５．０Ｅ１２／ｃｍ2以上１．５Ｅ１３／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＰ型のボディ領域１２Ａを形成してもよい。例えば、硼素イオンを、加速エネルギー：３０ｋｅＶ以上６５ｋｅＶ以下、ドーズ量：２．５Ｅ１３／ｃｍ2以上５．０Ｅ１３／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＰ型のボディ領域１２Ｂを形成してもよい。
Ｐチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂを形成する場合、燐等のＮ型の不純物をイオン注入することにより、半導体基板２内にＮ型のボディ領域１２Ａ、１２Ｂを形成する。例えば、燐イオンを、加速エネルギー：１００ｋｅＶ以上１６０ｋｅＶ以下、ドーズ量：５．０Ｅ１２／ｃｍ2以上１．５Ｅ１３／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＮ型のボディ領域１２Ａを形成してもよい。例えば、燐イオンを、加速エネルギー：１００ｋｅＶ以上１６０ｋｅＶ以下、ドーズ量：２．５Ｅ１３／ｃｍ2以上５．０Ｅ１３／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＮ型のボディ領域１２Ｂを形成してもよい。
図１２は、実施例１に係る半導体装置１の製造方法を示す断面図である。図１２の断面は、図９Ａの一点鎖線Ｘ−Ｘ’間の断面と同じ位置を示している。図１２に示す工程において、不純物をイオン注入することにより、半導体基板２内にチャネル領域１３Ａ、１３Ｂを形成する。チャネル領域１３Ａは、ボディ領域１２Ａ内に形成され、チャネル領域１３Ｂは、ボディ領域１２Ｂ内に形成される。この場合、チャネル領域１３Ａの形成の際に注入する不純物の濃度と、チャネル領域１３Ｂの形成の際に注入する不純物の濃度とが同じ濃度となるようにして、不純物のイオン注入を行ってもよい。
チャネル領域１３Ａの形成の際に注入する不純物の濃度と、チャネル領域１３Ｂの形成の際に注入する不純物の濃度とを同じ濃度とする場合、チャネル領域１３Ａ、１３Ｂを形成する際のイオン注入は、例えば、以下のようにして行ってもよい。まず、フォトリソグラフィにより、ＤＴＭＯＳトランジスタ領域８Ａ、８Ｂ以外の部分を覆うフォトレジスト膜（図示せず）を形成する。次に、ＤＴＭＯＳトランジスタ領域８Ａ、Ｂ以外の部分を覆うフォトレジスト膜をマスクとして、第１の濃度の不純物をＤＴＭＯＳトランジスタ領域８Ａの半導体基板２内にイオン注入することにより、半導体基板２内にチャネル領域１３Ａ、１３Ｂを形成する。次いで、ＤＴＭＯＳトランジスタ領域８Ａ、８Ｂ以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。
また、チャネル領域１３Ａの形成の際に注入する不純物の濃度を、チャネル領域１３Ｂの形成の際に注入する不純物の濃度よりも低くして、不純物のイオン注入を行ってもよい。チャネル領域１３Ａの形成の際に注入する不純物の濃度を、チャネル領域１３Ｂの形成の際に注入する不純物の濃度よりも低くする場合、チャネル領域１３Ａ、１３Ｂを形成する際のイオン注入は、例えば、以下のようにして行ってもよい。まず、フォトリソグラフィにより、ＤＴＭＯＳトランジスタ領域８Ａ以外の部分を覆うフォトレジスト膜（図示せず）を形成する。次に、ＤＴＭＯＳトランジスタ領域８Ａ以外の部分を覆うフォトレジスト膜をマスクとして、第１の濃度の不純物をＤＴＭＯＳトランジスタ領域８Ａの半導体基板２内にイオン注入することにより、半導体基板２内にチャネル領域１３Ａを形成する。次いで、ＤＴＭＯＳトランジスタ領域８Ａ以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。
次に、フォトリソグラフィにより、ＤＴＭＯＳトランジスタ領域８Ｂ以外の部分を覆うフォトレジスト膜（図示せず）を形成する。次に、ＤＴＭＯＳトランジスタ領域８Ｂ以外の部分を覆うフォトレジスト膜をマスクとして、第１の濃度よりも濃度が高い第２の濃度の不純物をＤＴＭＯＳトランジスタ領域８Ｂの半導体基板２内にイオン注入することにより、半導体基板２内にチャネル領域１３Ｂを形成する。次いで、ＤＴＭＯＳトランジスタ領域８Ｂ以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。ここでは、半導体基板２内にチャネル領域１３Ａを形成した後、半導体基板２内にチャネル領域１３Ｂを形成する例を示している。この例に限らず、半導体基板２内にチャネル領域１３Ｂを形成した後、半導体基板２内にチャネル領域１３Ａを形成してもよい。
Ｎチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂを形成する場合、インジウム（Ｉｎ）等のＰ型の不純物をイオン注入することにより、半導体基板２内にＰ型のチャネル領域１３Ａ、１３Ｂを形成する。例えば、インジウムイオンを、加速エネルギー：５０ｋｅＶ以上８０ｋｅＶ以下、ドーズ量：５．０Ｅ１２／ｃｍ2以上１．５Ｅ１３／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＰ型のチャネル領域１３Ａ、１３Ｂを形成してもよい。
Ｐチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂを形成する場合、砒素（Ａｓ）等のＮ型の不純物をイオン注入することにより、半導体基板２内にＮ型のチャネル領域１３Ａ、１３Ｂを形成する。例えば、砒素イオンを、加速エネルギー：５０ｋｅＶ以上８０ｋｅＶ以下、ドーズ量：５．０Ｅ１２／ｃｍ2以上１．５Ｅ１３／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＮ型のチャネル領域１３Ａ、１３Ｂを形成してもよい。
図１３は、実施例１に係る半導体装置１の製造方法を示す断面図である。図１３の断面は、図９Ａの一点鎖線Ｘ−Ｘ’間の断面と同じ位置を示している。図１３に示す工程において、半導体基板２上にゲート絶縁膜２１Ａ、２１Ｂ及びゲード電極２２Ａ、２２Ｂを形成する。ゲート絶縁膜２１Ａ及びゲード電極２２Ａは、ＤＴＭＯＳトランジスタ領域８Ａの半導体基板２上に形成される。より詳細には、ゲート絶縁膜２１Ａ及びゲード電極２２Ａは、ボディ領域１２Ａ上であって、領域分離絶縁膜１７Ａによって分離された領域４１Ａ上に形成される。領域４１Ａは、第１の領域の一例である。ゲート絶縁膜２１Ｂ及びゲード電極２２Ｂは、ＤＴＭＯＳトランジスタ領域８Ｂの半導体基板２上に形成される。より詳細には、ゲート絶縁膜２１Ｂ及びゲード電極２２Ｂは、ボディ領域１２Ｂ上であって、領域分離絶縁膜１７Ｂによって分離された領域４２Ａ上に形成される。領域４２Ａは、第２の領域の一例である。例えば、熱酸化法により半導体基板２上にシリコン酸化膜を形成し、ＣＶＤ法によりシリコン酸化膜上にポリシリコン膜を形成する。その後、フォトリソグラフィ及びドライエッチングを行い、シリコン酸化膜及びポリシリコン膜をパターニングすることにより、半導体基板２上にゲート絶縁膜２１Ａ、２１Ｂ及びゲード電極２２
Ａ、２２Ｂを形成する。
図１４は、実施例１に係る半導体装置１の製造方法を示す断面図である。図１４の断面は、図９Ａの一点鎖線Ｘ−Ｘ’間の断面と同じ位置を示している。図１４に示す工程において、ゲート電極２２Ａ、２２Ｂをマスクとして、不純物をイオン注入することにより、半導体基板２内にＬＤＤ領域１４Ａ、１４Ｂを形成する。次に、半導体基板２上にシリコン酸化膜を形成した後、エッチバックを行うことにより、ゲート電極２２Ａの側面にサイドウォール絶縁膜２３Ａを形成し、ゲート電極２２Ｂの側面にサイドウォール絶縁膜２３Ｂを形成する。次いで、ゲート電極２２Ａ、２２Ｂ及びサイドウォール絶縁膜２３Ａ、２３Ｂをマスクとして、不純物をイオン注入することにより、半導体基板２内にソース・ドレイン領域１５Ａ、１５Ｂを形成する。次に、不純物をイオン注入することにより、半導体基板２内にタップ領域１６Ａ、１６Ｂを形成する。
ＬＤＤ領域１４Ａ及びソース・ドレイン領域１５Ａは、ボディ領域１２Ａ内であって、領域分離絶縁膜１７Ａによって分離された領域４１Ａ内に形成される。タップ領域１６Ａは、ボディ領域１２Ａ内であって、領域分離絶縁膜１７Ａによって分離された領域４１Ａと対向する領域４１Ｂ内に形成される。ＬＤＤ領域１４Ｂ及びソース・ドレイン領域１５Ｂは、ボディ領域１２Ｂ内であって、領域分離絶縁膜１７Ｂによって分離された領域４２Ａ内に形成される。タップ領域１６Ｂは、ボディ領域１２Ｂ内であって、領域分離絶縁膜１７Ｂによって分離された領域４２Ａと対向する領域４２Ｂ内に形成される。なお、ＬＤＤ領域１４Ａ、１４Ｂ及びソース・ドレイン領域１５Ａ、１５Ｂを形成する際、タップ領域１６Ａ、１６Ｂが形成される箇所を覆うようにフォトレジスト膜（図示せず）を形成しておき、タップ領域１６Ａ、１６Ｂが形成される箇所に不純物が注入されないようにする。タップ領域１６Ａ、１６Ｂを形成する際、タップ領域１６Ａ、１６Ｂ以外の箇所を覆うフォトレジスト膜（図示せず）を形成しておき、タップ領域１６Ａ、１６Ｂ以外の箇所に不純物が注入されないようにする。
Ｎチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂを形成する場合、例えば、砒素等のＮ型の不純物をイオン注入することにより、半導体基板２内にＮ型のＬＤＤ領域１４Ａ、１４Ｂを形成する。例えば、砒素イオンを、加速エネルギー：１ｋｅＶ以上３ｋｅＶ以下、ドーズ量：５．０Ｅ１４／ｃｍ2以上３．５Ｅ１５／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＮ型のＬＤＤ領域１４Ａ、１４Ｂを形成してもよい。Ｐチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂを形成する場合、例えば、硼素等のＰ型の不純物をイオン注入することにより、半導体基板２内にＰ型のＬＤＤ領域１４Ａ、１４Ｂを形成する。例えば、硼素イオンを、加速エネルギー：０．３ｋｅＶ以上１ｋｅＶ以下、ドーズ量：５．０Ｅ１４／ｃｍ2以上３．０Ｅ１５／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＰ型のＬＤＤ領域１４Ａ、１４Ｂを形成してもよい。
Ｎチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂを形成する場合、例えば、燐等のＮ型の不純物をイオン注入することにより、半導体基板２内にＮ型のソース・ドレイン領域１５Ａ、１５Ｂを形成する。例えば、燐イオンを、加速エネルギー：５ｋｅＶ以上１０ｋｅＶ以下、ドーズ量：５．０Ｅ１５／ｃｍ2以上２．０Ｅ１６／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＮ型のソース・ドレイン領域１５Ａ、１５Ｂを形成してもよい。Ｐチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂを形成する場合、例えば、硼素等のＰ型の不純物をイオン注入することにより、半導体基板２内にＰ型のソース・ドレイン領域１５Ａ、１５Ｂを形成する。例えば、硼素イオンを、加速エネルギー：２ｋｅＶ以上６ｋｅＶ以下、ドーズ量：５．０Ｅ１５／ｃｍ2以上２．０Ｅ１６／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＰ型のソース・ドレイン領域１５Ａ、１５Ｂを形成してもよい。
Ｎチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂを形成する場合、例えば、硼素等のＰ型の不純物をイオン注入することにより、半導体基板２内にＰ型のタップ領域１６Ａ、１６Ｂを形成する。例えば、硼素イオンを、加速エネルギー：２ｋｅＶ以上６ｋｅＶ以下、ドーズ量：５．０Ｅ１５／ｃｍ2以上２．０Ｅ１６／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＰ型のタップ領域１６Ａ、１６Ｂを形成してもよい。Ｐチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂを形成する場合、例えば、燐等のＮ型の不純物をイオン注入することにより、半導体基板２内にＮ型のタップ領域１６Ａ、１６Ｂを形成する。例えば、燐イオンを、加速エネルギー：５ｋｅＶ以上１０ｋｅＶ以下、ドーズ量：５．０Ｅ１５／ｃｍ2以上２．０Ｅ１６／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＮ型のタップ領域１６Ａ、１６Ｂを形成してもよい。
また、ソース−ドレイン間のリーク電流を抑制するため、ソース・ドレイン領域１５Ａの先端にハロー（Halo）領域を形成してもよい。Ｎチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂを形成する場合、例えば、インジウム燐等のＰ型の不純物をイオン注入することにより、半導体基板２内にＰ型のハロー領域を形成する。例えば、インジウムイオンを、加速エネルギー：３５ｋｅＶ以上６０ｋｅＶ以下、ドーズ量：８．０Ｅ１２／ｃｍ2以
上６．０Ｅ１３／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＰ
型のハロー領域を形成してもよい。Ｐチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂを形成する場合、例えば、砒素等のＮ型の不純物をイオン注入することにより、半導体基板２内にＮ型のハロー領域を形成する。例えば、砒素イオンを、加速エネルギー：４５ｋｅＶ以上７０ｋｅＶ以下、ドーズ量：８．０Ｅ１２／ｃｍ2以上６．０Ｅ１３／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＮ型のハロー領域を形成してもよい。
次に、１０００℃以上１１００℃以下、３秒以下、の条件で活性化アニールを行う。図１５は、実施例１に係る半導体装置１の製造方法を示す断面図である。図１５の断面は、図９Ａの一点鎖線Ｘ−Ｘ’間の断面と同じ位置を示している。図１５に示す工程において、半導体基板２上に、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等の金属膜を形成し、熱処理を行う。これにより、ソース・ドレイン領域１５Ａ、１５Ｂ、タップ領域１６Ａ、１６Ｂ及びゲート電極２２Ａ、２２Ｂ上に金属シリサイド層２４を形成する。次に、例えば、薬液処理により、未反応の金属膜を選択的に除去する。
次いで、図１５に示す工程において、例えば、ＣＶＤ法により、半導体基板２上にシリコン酸化膜を形成する。ＣＭＰ（Chemical Mechanical Polishing）により、シリコン酸
化膜を研磨することにより、半導体基板２上に層間絶縁膜５を形成する。フォトリソグラフィにより、層間絶縁膜５上にフォトレジスト膜（図示せず）を形成する。フォトリソグラフィ及びドライエッチングを行うことにより、層間絶縁膜５にコンタクト孔を形成する。例えば、アッシングにより、層間絶縁膜５上のフォトレジスト膜を除去する。例えば、ＣＶＤ法により、層間絶縁膜５のコンタクト孔に、ＴｉＮ（窒化チタン）及びＷ（タングステン）等の金属膜を形成する。ＣＭＰにより、層間絶縁膜５上の余分な金属膜を除去することにより、層間絶縁膜５にコンタクトプラグ６を形成する。
次に、図１５に示す工程において、例えば、スパッタリングにより、層間絶縁膜５上にアルミニウム（Ａｌ）及び銅（Ｃｕ）等の金属膜を形成する。次いで、フォトリソグラフィにより、配線７が形成される箇所が開口されたフォトレジスト膜（図示せず）を形成する。フォトレジスト膜をマスクとして、金属膜をドライエッチングすることにより、層間絶縁膜５上に第１層目の配線７を形成する。例えば、アッシングにより、層間絶縁膜５上のフォトレジスト膜を除去する。配線７を形成した後、第２層目以降の配線の形成等、所望のバックエンドプロセスが行われ、半導体装置１が製造される。
〈実施例２〉
実施例２に係る半導体装置１及び半導体装置１の製造方法について説明する。実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。実施例１では、チャネル領域１３Ａの不純物濃度とチャネル領域１３Ｂの不純物濃度とが異なり、チャネル領域１３Ａの不純物濃度が、チャネル領域１３Ｂの不純物濃度よりも低い場合の例を示した。実施例２では、チャネル領域１３Ｃの不純物濃度とチャネル領域１３Ｄの不純物濃度とが異なり、チャネル領域１３Ｃの不純物濃度が、チャネル領域１３Ｄの不純物濃度よりも高い場合について説明する。
実施例２に係る半導体装置１の製造方法において、半導体基板２内にボディ領域１２Ａ、１２Ｂを形成する工程までは、実施例１の図５Ａから図１１に示す工程と同様の工程を行うので、その説明は省略する。図１６は、実施例２に係る半導体装置１の製造方法を示す断面図である。図１６の断面は、図９Ａの一点鎖線Ｘ−Ｘ’間の断面と同じ位置を示している。図１６に示す工程において、チャネル領域１３Ｃの形成の際に注入する不純物の濃度と、チャネル領域１３Ｃの形成の際に注入する不純物の濃度とが異なるようにして不純物をイオン注入することにより、半導体基板２内にチャネル領域１３Ｃ、１３Ｄを形成する。チャネル領域１３Ｃは、ボディ領域１２Ａ内に形成され、チャネル領域１３Ｄは、ボディ領域１２Ｂ内に形成される。この場合、チャネル領域１３Ｃの不純物濃度が、チャネル領域１３Ｄの不純物濃度よりも高くなるように、チャネル領域１３Ｃの形成の際に注入する不純物の濃度と、チャネル領域１３Ｄの形成の際に注入する不純物の濃度とを調整する。
チャネル領域１３Ｃ、１３Ｄを形成する際のイオン注入は、例えば、以下のようにして行ってもよい。まず、フォトリソグラフィにより、ＤＴＭＯＳトランジスタ領域８Ａ以外の部分を覆うフォトレジスト膜（図示せず）を形成する。次に、ＤＴＭＯＳトランジスタ領域８Ａ以外の部分を覆うフォトレジスト膜をマスクとして、第３の濃度の不純物をＤＴＭＯＳトランジスタ領域８Ａの半導体基板２内にイオン注入することにより、半導体基板２内にチャネル領域１３Ｃを形成する。次いで、ＤＴＭＯＳトランジスタ領域８Ａ以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。
次に、フォトリソグラフィにより、ＤＴＭＯＳトランジスタ領域８Ｂ以外の部分を覆うフォトレジスト膜（図示せず）を形成する。次いで、ＤＴＭＯＳトランジスタ領域８Ｂ以外の部分を覆うフォトレジスト膜をマスクとして、第３の濃度よりも濃度が低い第４の濃度の不純物をＤＴＭＯＳトランジスタ領域８Ｂの半導体基板２内にイオン注入することにより、半導体基板２内にチャネル領域１３Ｄを形成する。次に、ＤＴＭＯＳトランジスタ領域８Ｂ以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。ここでは、半導体基板２内にチャネル領域１３Ｃを形成した後、半導体基板２内にチャネル領域１３Ｄを形成する例を示している。この例に限らず、半導体基板２内にチャネル領域１３Ｄを形成した後、半導体基板２内にチャネル領域１３Ｃを形成してもよい。
Ｎチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂを形成する場合、インジウム（Ｉｎ）等のＰ型の不純物をイオン注入することにより、半導体基板２内にＰ型のチャネル領域１３Ｃ、１３Ｄを形成する。例えば、インジウムイオンを、加速エネルギー：５０ｋｅＶ以上８０ｋｅＶ以下、ドーズ量：５．０Ｅ１２／ｃｍ2以上１．５Ｅ１３／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＰ型のチャネル領域１３Ｃを形成してもよい。例えば、インジウムイオンを、加速エネルギー：５０ｋｅＶ以上８０ｋｅＶ以下、ドーズ量：３．０Ｅ１２／ｃｍ2以上８．０Ｅ１２／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＰ型のチャネル領域１３Ｄを形成してもよい。
Ｐチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂを形成する場合、砒素（Ａｓ）等の
Ｎ型の不純物をイオン注入することにより、半導体基板２内にＮ型のチャネル領域１３Ｃ、１３Ｄを形成する。例えば、砒素イオンを、加速エネルギー：５０ｋｅＶ以上８０ｋｅＶ以下、ドーズ量：５．０Ｅ１２／ｃｍ2以上１．５Ｅ１３／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＮ型のチャネル領域１３Ｃを形成してもよい。例えば、砒素イオンを、加速エネルギー：５０ｋｅＶ以上８０ｋｅＶ以下、ドーズ量：３．０Ｅ１２／ｃｍ2以上８．０Ｅ１３／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＮ型のチャネル領域１３Ｄを形成してもよい。
実施例２に係る半導体装置１の製造方法において、半導体基板２内にチャネル領域１３Ｃ、１３Ｄを形成した後の工程は、実施例１の図１３から図１５に示す工程と同様の工程を行うので、その説明は省略する。
チャネル領域１３Ｃの不純物濃度とチャネル領域１３Ｄの不純物濃度とは異なっており、チャネル領域１３Ｃの不純物濃度は、チャネル領域１３Ｄの不純物濃度よりも高い。以下では、チャネル領域１３Ｄよりも相対的に高濃度の不純物を有するチャネル領域１３Ｃを、高濃度のチャネル領域１３Ｃとも表記する。以下では、チャネル領域１３Ｃよりも相対的に低濃度の不純物を有するチャネル領域１３Ｄを、低濃度のチャネル領域１３Ｄとも表記する。
このように、実施例２に係る半導体装置１は、低濃度のボディ領域１２Ａ及び高濃度のチャネル領域１３Ｃを有するＭＯＳトランジスタ４Ａと、高濃度のボディ領域１２Ｂ及び低濃度のチャネル領域１３Ｄを有するＭＯＳトランジスタ４Ｂとを備える。
チャネル領域１３Ｃの不純物濃度は、チャネル領域１３Ｄの不純物濃度よりも高いため、ＭＯＳトランジスタ４Ａの閾値電圧は、ＤＴＭＯＳトランジスタ４Ｂの閾値電圧よりも高い。したがって、ＤＴＭＯＳトランジスタ４Ａのソース−ドレイン間のリーク電流（Ioffbody-A）は、ＤＴＭＯＳトランジスタ４Ｂのソース−ドレイン間のリーク電流（Ioffbody-B）よりも小さい（Ioffbody-A＜Ioffbody-B）。
〈実施例３〉
実施例３に係る半導体装置１及び半導体装置１の製造方法について説明する。実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。実施例１では、チャネル領域１３Ａの不純物濃度とチャネル領域１３Ｂの不純物濃度とが異なり、チャネル領域１３Ａの不純物濃度が、チャネル領域１３Ｂの不純物濃度よりも低い場合の例を示した。実施例２では、チャネル領域１３Ｃの不純物濃度とチャネル領域１３Ｄの不純物濃度とが異なり、チャネル領域１３Ｃの不純物濃度が、チャネル領域１３Ｄの不純物濃度よりも高い場合の例を示した。実施例３では、チャネル領域１３Ｅの不純物濃度とチャネル領域１３Ｆの不純物濃度とが同じ濃度となるように、チャネル領域１３Ｅ、１３Ｆの不純物濃度を調整する例について説明する。
実施例３に係る半導体装置１の製造方法において、半導体基板２内にボディ領域１２Ａ、１２Ｂを形成する工程までは、実施例１の図５Ａから図１１に示す工程と同様の工程を行うので、その説明は省略する。図１７は、実施例３に係る半導体装置１の製造方法を示す断面図である。図１７の断面は、図９Ａの一点鎖線Ｘ−Ｘ’間の断面と同じ位置を示している。図１７に示す工程において、チャネル領域１３Ｅの形成の際に注入する不純物の濃度と、チャネル領域１３Ｆの形成の際に注入する不純物の濃度とが異なるようにして不純物をイオン注入することにより、半導体基板２内にチャネル領域１３Ｅ、１３Ｆを形成する。チャネル領域１３Ｅは、ボディ領域１２Ａ内に形成され、チャネル領域１３Ｆは、ボディ領域１２Ｂ内に形成される。この場合、チャネル領域１３Ｅの不純物濃度とチャネル領域１３Ｆの不純物濃度とが同じ濃度となるように、チャネル領域１３Ｅの形成の際に
注入する不純物の濃度と、チャネル領域１３Ｆの形成の際に注入する不純物の濃度とを調整する。チャネル領域１３Ｅ、１３Ｆの不純物濃度は、実施例１のチャネル領域１３Ａの不純物濃度と同じ濃度であってもよい。また、チャネル領域１３Ｅ、１３Ｆの不純物濃度は、実施例１のチャネル領域１３Ｂの不純物濃度と同じ濃度であってもよい。
チャネル領域１３Ｅ、１３Ｆを形成する際のイオン注入は、例えば、以下のようにして行ってもよい。まず、フォトリソグラフィにより、ＤＴＭＯＳトランジスタ領域８Ａ以外の部分を覆うフォトレジスト膜（図示せず）を形成する。次に、ＤＴＭＯＳトランジスタ領域８Ａ以外の部分を覆うフォトレジスト膜をマスクとして、第５の濃度の不純物をＤＴＭＯＳトランジスタ領域８Ａの半導体基板２内にイオン注入することにより、半導体基板２内にチャネル領域１３Ｅを形成する。次いで、ＤＴＭＯＳトランジスタ領域８Ａ以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。
次に、フォトリソグラフィにより、ＤＴＭＯＳトランジスタ領域８Ｂ以外の部分を覆うフォトレジスト膜（図示せず）を形成する。次いで、ＤＴＭＯＳトランジスタ領域８Ｂ以外の部分を覆うフォトレジスト膜をマスクとして、第５の濃度よりも濃度が低い第６の濃度の不純物をＤＴＭＯＳトランジスタ領域８Ｂの半導体基板２内にイオン注入することにより、半導体基板２内にチャネル領域１３Ｆを形成する。次に、ＤＴＭＯＳトランジスタ領域８Ｂ以外の部分を覆うフォトレジスト膜を、例えば、アッシングにより除去する。ここでは、半導体基板２内にチャネル領域１３Ｅを形成した後、半導体基板２内にチャネル領域１３Ｆを形成する例を示している。この例に限らず、半導体基板２内にチャネル領域１３Ｆを形成した後、半導体基板２内にチャネル領域１３Ｅを形成してもよい。
Ｎチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂを形成する場合、インジウム（Ｉｎ）等のＰ型の不純物をイオン注入することにより、半導体基板２内にＰ型のチャネル領域１３Ｅ、１３Ｆを形成する。例えば、インジウムイオンを、加速エネルギー：５０ｋｅＶ以上８０ｋｅＶ以下、ドーズ量：５．０Ｅ１２／ｃｍ2以上１．５Ｅ１３／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＰ型のチャネル領域１３Ｅを形成してもよい。例えば、インジウムイオンを、加速エネルギー：５０ｋｅＶ以上８０ｋｅＶ以下、ドーズ量：３．０Ｅ１２／ｃｍ2以上８．０Ｅ１２／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＰ型のチャネル領域１３Ｆを形成してもよい。
Ｐチャネル型のＤＴＭＯＳトランジスタ４Ａ、４Ｂを形成する場合、砒素（Ａｓ）等のＮ型の不純物をイオン注入することにより、半導体基板２内にＮ型のチャネル領域１３Ｅ、１３Ｆを形成する。例えば、砒素イオンを、加速エネルギー：５０ｋｅＶ以上８０ｋｅＶ以下、ドーズ量：５．０Ｅ１２／ｃｍ2以上１．５Ｅ１３／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＮ型のチャネル領域１３Ｅを形成してもよい。例えば、砒素イオンを、加速エネルギー：５０ｋｅＶ以上８０ｋｅＶ以下、ドーズ量：３．０Ｅ１２／ｃｍ2以上８．０Ｅ１３／ｃｍ2以下、の条件でイオン注入することにより、半導体基板２内にＮ型のチャネル領域１３Ｅを形成してもよい。
実施例３に係る半導体装置１の製造方法において、半導体基板２内にチャネル領域１３Ｅ、１３Ｆを形成した後の工程は、実施例１の図１３から図１５に示す工程と同様の工程を行うので、その説明は省略する。
チャネル領域１３Ｅの不純物濃度とチャネル領域１３Ｆの不純物濃度とが同じ濃度であるため、ＭＯＳトランジスタ４Ａの閾値電圧と、ＤＴＭＯＳトランジスタ４Ａの閾値電圧とが同じ値になる。したがって、ＭＯＳトランジスタ４Ａのソース−ドレイン間のリーク電流（Ioffbody-A）と、ＤＴＭＯＳトランジスタ４Ｂのソース−ドレイン間のリーク電流（Ioffbody-B）とが同じ値になる（Ioffbody-A＝Ioffbody-B）。
〈検証〉
実施例１及び実施例２に係るＤＴＭＯＳトランジスタ４Ａ、４Ｂを有する半導体装置１の動作速度をＳｐｉｃｅシミュレーションによって検証した。インバータ１０１段のリングオシレータを用い、ボディ抵抗及びボディ容量は実測値を使用して、検証を行った。図１８は、Ｓｐｉｃｅシミュレーションの検証結果を示す図である。図１８の横軸は、ボディ領域を形成する際の不純物のドーズ量である。図１８では、ドーズ量：４．０Ｅ１３を基準値（Reference Value）とし、図１８の縦軸は、基準値に対するリングオシレータの
発振周波数の比率を示している。図１８の黒い丸（●）が高スルーレートの場合の発振周波数の比率を示し、図１８の白い四角（□）が低スルーレートの場合の発振周波数の比率を示している。高スルーレート（Slew=23psec）の場合、ファンアウト数を１とし、低ス
ルーレート（Slew=146psec）の場合、ファンアウト数を２０とすることにより、スルーレートを調整している。
図１８に示すように、高スルーレートの場合、ボディ濃度が増加することに伴い、発振周波数の比率が上昇している。したがって、図１８に示す検証結果からも、高スルーレートの場合、ボディ濃度が増加することによって、半導体装置１の動作速度が向上することがわかる。図１８に示すように、低スルーレートの場合、ボディ濃度が減少することに伴い、発振周波数の比率が上昇している。したがって、図１８に示す検証結果からも、低スルーレートの場合、ボディ濃度が減少することによって、半導体装置１の動作速度が向上することがわかる。
〈実施例４〉
実施例４に係る設計支援装置５１について説明する。図１９は、設計支援装置５１のハードウェア構成図である。設計支援装置５１は、例えば、ＣＡＤ（Computer Aided Design）である。設計支援装置５１は、処理部５２、通信インターフェース５３、表示装置５
４、操作インターフェース５５、補助記憶装置５６及び可搬記録媒体駆動装置５７を有していてもよい。これらは、相互にバスを介して接続されている。図１８に示す設計支援装置５１の構成要素の全てが必須という訳ではなく、設計支援装置５１を実現する上で、適宜、設計支援装置５１の構成要素の追加又は削除がされてもよい。
処理部５２は、プロセッサ６１とメモリ６２とを含む。プロセッサ６１は、例えば、ＣＰＵ（Central Processing Unit）である。プロセッサ６１は、メモリ６２に記憶されて
いる設計支援プログラム等に従って各種の処理を実行する。メモリ６２は、ＲＯＭ（Read
Only Memory）６３及びＲＡＭ（Random Access Memory）６４を有する。ＲＯＭ６３は、例えば、設計支援装置５１を制御するためのプログラム及びデータを記憶する。ＲＡＭ６４は、プログラム又はデータを一時的に記憶し、ワーキングエリアとして機能する。
通信インターフェース５３は、ネットワークを介して他の装置等との情報の通信（入出力）を行うインターフェースである。通信インターフェース５３は、例えば、モデムやＬＡＮ（Local Area Network）アダプタ等である。表示装置５４は、例えば、ＣＲＴ（Cathode Ray Tube）、液晶ディスプレイ、プラズマディスプレイ及び有機ＥＬ（electroluminescence）ディスプレイ等である。操作インターフェース５５は、例えば、キーボード、
マウス等のポインティングデバイス等である。
補助記憶装置５６は、複数のプログラム及び各プログラムの実行に際して処理部５２が使用するデータを記憶する。補助記憶装置５６に、設計支援プログラム等が記憶されてもよい。プロセッサ６１は、補助記憶装置５６に記憶されている設計支援プログラム等をメモリ６２にロードして各種の処理を実行してもよい。補助記憶装置５６は、例えば、ＥＰＲＯＭ（Erasable Programmable ＲＯＭ）及びハードディスクドライブ（Hard Disk Driv
e）である。
可搬記録媒体駆動装置５７は、可搬記録媒体６５を駆動し、処理部５２からの信号に応じて、可搬記録媒体６５へのデータの入出力を行う。可搬記録媒体６５に、設計支援プログラム等が記憶されてもよい。プロセッサ６１は、可搬記録媒体６５に記憶されている設計支援プログラム等をメモリ６２にロードして各種の処理を実行してもよい。可搬記録媒体６５は、例えば、ＵＳＢ（Universal Serial Bus）フラッシュメモリ、ＣＤ（Compact Disc）及びＤＶＤ（Digital Versatile Disc）等の記録媒体である。
図２０は、設計支援装置５１の機能ブロック図である。図１９に示すように、設計支援装置５１は、設計部７１、検証部７２、抽出部７３、判定部７４、置換部７５及び格納部７６を備える。図２０に示す各機能部は、処理部５２等を含むコンピュータ、各装置及びコンピュータ上で実行されるプログラム等によって実現される。設計部７１は、論理ゲートを組み合わせて論理回路を設計する。検証部７２は、論理回路の動作を検証する。抽出部７３は、論理回路において動作不良を起こすパスを抽出する。判定部７４は、抽出部７３によって抽出されたパスにおいて、所定条件を満たすセルが存在するか否かを判定する。置換部７５は、抽出部７３によって抽出されたパスに存在する論理ゲートを、他の論理ゲートに置き換える。格納部７６には、半導体装置１の設計に用いられる各種の設計データが格納される。
図２１は、設計支援装置５１の処理を示すフローチャートである。ステップＳ１０１において、設計部７１は、半導体装置１の論理をハードウェア記述言語（例えば、Register
Transfer Level言語）によって記述したデータに基づいて、ネットリスト（論理データ
）を作成する（論理合成処理）。ステップＳ１において、設計部７１は、ネットリストの回路動作を保証し得るタイミング情報を規定したタイミング制約データを作成する。ステップＳ１において、設計部７１は、セルライブラリ及びネットリストに基づいて、配置処理及び配線処理を行うことにより、論理回路を設計する。セルライブラリには、低濃度のボディ領域１２Ａを有するＤＴＭＯＳトランジスタ４Ａを用いたセル、高濃度のボディ領域１２Ｂを有するＤＴＭＯＳトランジスタ４Ｂを用いたセル、高駆動力セル等の各種のセル（論理ゲート）が登録されている。セルライブラリは、格納部７６に格納されている。以下では、低濃度のボディ領域１２Ａを有するＤＴＭＯＳトランジスタ４Ａを用いたセルを、高濃度ボディセルと表記し、高濃度のボディ領域１２Ｂを有するＤＴＭＯＳトランジスタ４Ｂを用いたセルを、低濃度ボディセルと表記する。設計部７１は、高濃度ボディセルを用いずに、論理合成処理、配置処理及び配線処理を行う。設計部７１は、低濃度ボディセルのみを用いて、論理合成処理、配置処理及び配線処理を行ってもよい。設計部７１は、低濃度ボディセル及び他のセルを用いて、論理合成処理、配置処理及び配線処理を行ってもよい。
ステップＳ１０２において、検証部７２は、タイミング制約データに基づいて、タイミング解析（例えば、ＳＴＡ：Static Timing Analysis）を行う。ステップＳ１０３において、検証部７２は、タイミング解析の解析結果が、タイミング制約を満たすか否かを判定する。タイミング解析の解析結果が、タイミング制約を満たす場合（ステップＳ１０３：ＹＥＳ）、処理がステップＳ１０４に進む。一方、タイミング解析の解析結果が、タイミング制約を満たさない場合（ステップＳ１０３：ＮＯ）、処理がステップＳ１０５に進む。ステップＳ１０４において、設計部７１は、半導体装置１の設計データ（レイアウトデータ）を作成し、半導体装置１の設計データを格納部７６に格納する。ステップＳ１０４の処理が終了すると、図２１に示すフローチャートの処理が終了する。
ステップＳ１０５において、抽出部７３は、タイミングエラーの発生箇所を調べ、タイミング制約を満たしていないパスを抽出する。ステップＳ１０５において、判定部７４は
、タイミング制約を満たしていないパスにおいて、所定条件を満たすセルが存在するか否かを判定する。この場合、所定条件を満たすセルは、入力スルーレートが一定値以上である低濃度ボディセルとする。
所定条件を満たすセルが存在する場合（ステップＳ１０５：ＹＥＳ）、処理がステップＳ１０６に進む。ステップＳ１０６において、置換部７５は、低濃度ボディセルを、高濃度ボディセルに置き換える。ステップＳ１０６の処理が終了すると、処理がステップＳ１０２に進む。
一方、所定条件を満たすセルが存在しない場合（ステップＳ１０５：ＮＯ）、処理がステップＳ１０７に進む。ステップＳ１０７において、置換部７５は、低濃度ボディセルを、高駆動力セル等に置き換える。なお、既に、ステップＳ１０６の処理が行われている場合、高濃度ボディセルに置き換えられているため、置換部７５は、高濃度ボディセルを、高駆動力セル等に置き換える。ステップＳ１０７の処理が終了すると、処理がステップＳ１０２に進む。
図２１に示すフローチャートの処理では、高濃度ボディセルを用いずに、論理合成処理、配置処理及び配線処理を行い、タイミング制約を満たしていないパスについて、低濃度ボディセルを、高濃度ボディセルに置き換える例を示した。この例に限らず、以下のように、図２１に示すフローチャートの処理が行われてもよい。ステップＳ１０１において、設計部７１は、低濃度ボディセルを用いずに、論理合成処理、配置処理及び配線処理を行う。ステップＳ１０５において、判定部７４は、タイミング制約を満たしていないパスにおいて、所定条件を満たすセルが存在するか否かを判定する。この場合、所定条件を満たすセルは、入力スルーレートが一定値未満である高濃度ボディセルとする。ステップＳ１０７において、置換部７５は、高濃度ボディセルを、低濃度ボディセルに置き換える。既に、ステップＳ１０６の処理が行われている場合、低濃度ボディセルに置き換えられているため、置換部７５は、低濃度ボディセルを、高駆動力セル等に置き換える。
実施例４によれば、タイミング制約を満たしていないパスにおいて、入力スルーレートが一定値以上である低濃度ボディセルを、高濃度ボディセルに置き換えることにより、論理回路の動作が保証される。また、実施例４によれば、タイミング制約を満たしていないパスにおいて、入力スルーレートが一定値未満である高濃度ボディセルを、低濃度ボディセルに置き換えることにより、論理回路の動作が保証される。
《コンピュータが読み取り可能な記録媒体》
コンピュータその他の機械、装置（以下、コンピュータ等）に上記いずれかの機能を実現させるプログラムをコンピュータ等が読み取り可能な記録媒体に記録してもよい。コンピュータ等に、この記録媒体のプログラムを読み込ませて実行させることにより、上記いずれかの機能が提供される。ここで、コンピュータ等が読み取り可能な記録媒体とは、データやプログラム等の情報を電気的、磁気的、光学的、機械的、または化学的作用によって蓄積し、コンピュータ等から読み取り可能な記録媒体をいう。このような記録媒体のうちコンピュータ等から取り外し可能なものとしては、例えばフレキシブルディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ／Ｗ、ＤＶＤ、ブルーレイディスク、ＤＡＴ、８ｍｍテープ、フラッシュメモリなどのメモリカード等がある。また、コンピュータ等に固定された記録媒体としてハードディスクやＲＯＭ等がある。
以上の実施例１から実施例４を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
第１の領域及び第２の領域を有する基板と、
前記基板に形成され、前記第１の領域及び前記第２の領域のそれぞれを画定する素子分離絶縁膜と、
前記基板内に形成されたウェルと、
前記第１の領域の前記ウェル内であって、前記素子分離絶縁膜よりも浅い位置に形成された第１の導電型であって第１の不純物濃度を有する第１のボディ領域と、
前記第２の領域の前記ウェル内であって、前記素子分離絶縁膜よりも浅い位置に形成された、前記第１の導電型であって、前記第１の不純物濃度とは異なる第２の不純物濃度を有する第２のボディ領域と、
前記第１のボディ領域上に形成され、前記第１のボディ領域と電気的に接続された第１のゲート電極と、
前記第２のボディ領域上に形成され、前記第２のボディ領域と電気的に接続された第２のゲート電極と、
を備えることを特徴とする半導体装置。
（付記２）
前記第１のボディ領域内に形成され、前記第１の導電型であって第３の不純物濃度を有する第１のチャネル領域と、
前記第２のボディ領域内に形成され、前記第１の導電型であって前記第３の不純物濃度と異なる第４の不純物濃度を有する第２のチャネル領域と、
を備えることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１の不純物濃度は、前記第２の不純物濃度よりも低く、
前記第３の不純物濃度は、前記第４の不純物濃度よりも低い、
ことを特徴とする付記２に記載の半導体装置。
（付記４）
前記第１の不純物濃度は、前記第２の不純物濃度よりも低く、
前記第３の不純物濃度は、前記第４の不純物濃度よりも高い、
ことを特徴とする付記２に記載の半導体装置。
（付記５）
前記第１のボディ領域内に形成され、前記第１の導電型であって第３の不純物濃度を有する第１のチャネル領域と、
前記第２のボディ領域内に形成され、前記第１の導電型であって前記第３の不純物濃度を有する第２のチャネル領域と、
を備えることを特徴とする付記１に記載の半導体装置。
（付記６）
基板に素子分離絶縁膜を形成する工程と、
前記基板内にウェルを形成する工程と、
前記ウェル内であって、前記素子分離絶縁膜によって画定された第１の部分に第１の導電型であって第１の不純物濃度を有する第１のボティ領域を形成する工程と、
前記ウェル内であって、前記素子分離絶縁膜によって画定された第２の部分に、前記第１の導電型であって前記第１の不純物濃度と異なる第２の不純物濃度を有する第２のボティ領域を形成する工程と、
前記第１のボティ領域上に第１のゲート電極と、前記第２のボティ領域上に第２のゲート電極と、を形成する工程と、
前記第１のゲート電極と前記第１のボディ領域とを電気的に接続する第１の導電性プラグ及び第１の配線と、前記第２のゲート電極と前記第２のボディ領域とを電気的に接続す
る第２の導電性プラグ及び第２の配線を形成する工程と、
を備える半導体装置の製造方法。
（付記７）
前記第１のボディ領域内に、前記第１の導電型であって第３の不純物濃度を有する第１のチャネル領域を形成する工程と、
前記第２のボディ領域内に、前記第１の導電型であって前記第３の不純物濃度と異なる第４の不純物濃度を有する第２のチャネル領域を形成する工程と、
を備えることを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）
前記第１の不純物濃度は、前記第２の不純物濃度よりも低く、
前記第３の不純物濃度は、前記第４の不純物濃度よりも低い、
ことを特徴とする付記７に記載の半導体装置の製造方法。
（付記９）
前記第１の不純物濃度は、前記第２の不純物濃度よりも低く、
前記第３の不純物濃度は、前記第４の不純物濃度よりも高い、
ことを特徴とする付記７に記載の半導体装置の製造方法。
（付記１０）
前記第１のボディ領域内に、前記第１の導電型であって第３の不純物濃度を有する第１のチャネル領域を形成する工程と、
前記第２のボディ領域内に、前記第１の導電型であって前記第３の不純物濃度を有する第２のチャネル領域を形成する工程と、
を備えることを特徴とする付記６に記載の半導体装置の製造方法。
（付記１１）
論理ゲートを組み合わせて論理回路を設計する設計部と、
前記論理回路の動作を検証する検証部と、
前記論理回路において動作不良を起こすパスを抽出する抽出部と、
前記抽出されたパスに存在する前記論理ゲートについて、同じ導電型であって互いに異なる不純物濃度を有するボディ領域を備えた少なくとも２種のＤＴＭＯＳのうち、入力スルーレートの値に応じて、何れか１種の前記ＤＴＭＯＳを用いた論理ゲートに置き換える置換部と、
を備えることを特徴とする設計支援装置。
（付記１２）
前記検証部は、前記論理ゲートを置き換えた前記論理回路の動作を再検証することを特徴とする付記１１に記載の設計支援装置。
（付記１３）
設計支援装置が、
論理ゲートを組み合わせて論理回路を設計する工程と、
前記論理回路の動作を検証する工程と、
前記論理回路において動作不良を起こすパスを抽出する工程と、
前記抽出されたパスに存在する前記論理ゲートについて、同じ導電型であって互いに異なる不純物濃度を有するボディ領域を備えた少なくとも２種のＤＴＭＯＳのうち、入力スルーレートの値に応じて、何れか１種の前記ＤＴＭＯＳを用いた論理ゲートに置き換える工程と、
を実行することを特徴とする設計支援方法。
（付記１４）
前記設計支援装置が、前記論理ゲートを置き換えた前記論理回路の動作を再検証する工程を実行することを特徴とする付記１３に記載の設計支援方法。
（付記１５）
設計支援装置に、
論理ゲートを組み合わせて論理回路を設計する工程と、
前記論理回路の動作を検証する工程と、
前記論理回路において動作不良を起こすパスを抽出する工程と、
前記抽出されたパスに存在する前記論理ゲートについて、同じ導電型であって互いに異なる不純物濃度を有するボディ領域を備えた少なくとも２種のＤＴＭＯＳのうち、入力スルーレートの値に応じて、何れか１種の前記ＤＴＭＯＳを用いた論理ゲートに置き換える工程と、
を実行させることを特徴とする設計支援プログラム。
（付記１６）
前記設計支援装置に、前記論理ゲートを置き換えた前記論理回路の動作を再検証する工程を実行させることを特徴とする付記１５に記載の設計支援プログラム。
１ 半導体装置
２ 半導体基板
３ 素子分離絶縁膜
４Ａ、４Ｂ ＤＴＭＯＳトランジスタ
５ 層間絶縁膜
６ コンタクトプラグ
７ 配線
８Ａ、８Ｂ ＤＴＭＯＳトランジスタ領域
１１ ウェル
１２Ａ、１２Ｂ ボディ領域
１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ、１３Ｅ、１３Ｆ チャネル領域
１４Ａ、１４Ｂ ＬＤＤ領域
１５Ａ、１５Ｂ ソース・ドレイン領域
１６Ａ、１６Ｂ タップ領域
１７Ａ、１７Ｂ 領域分離絶縁膜
２１Ａ、２１Ｂ ゲート絶縁膜
２２Ａ、２２Ｂ ゲート電極
２３Ａ、２３Ｂ サイドウォール絶縁膜
２４ 金属シリサイド層

Claims (10)

  1. 第１の領域及び第２の領域を有する基板と、
    前記基板に形成され、前記第１の領域及び前記第２の領域のそれぞれを画定する素子分離絶縁膜と、
    前記基板内に形成されたウェルと、
    前記第１の領域の前記ウェル内であって、前記素子分離絶縁膜よりも浅い位置に形成された第１の導電型であって第１の不純物濃度を有する第１のボディ領域と、
    前記第２の領域の前記ウェル内であって、前記素子分離絶縁膜よりも浅い位置に形成された、前記第１の導電型であって、前記第１の不純物濃度とは異なる第２の不純物濃度を有する第２のボディ領域と、
    前記第１のボディ領域上に形成され、前記第１のボディ領域と電気的に接続された第１のゲート電極と、
    前記第２のボディ領域上に形成され、前記第２のボディ領域と電気的に接続された第２のゲート電極と、
    を備えることを特徴とする半導体装置。
  2. 前記第１のボディ領域内に形成され、前記第１の導電型であって第３の不純物濃度を有する第１のチャネル領域と、
    前記第２のボディ領域内に形成され、前記第１の導電型であって前記第３の不純物濃度と異なる第４の不純物濃度を有する第２のチャネル領域と、
    を備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の不純物濃度は、前記第２のボディ領域の不純物濃度よりも低く、
    前記第３の不純物濃度は、前記第４の不純物濃度よりも低い、
    ことを特徴とする請求項２に記載の半導体装置。
  4. 前記第１の不純物濃度は、前記第２の不純物濃度よりも低く、
    前記第３の不純物濃度は、前記第４の不純物濃度よりも高い、
    ことを特徴とする請求項２に記載の半導体装置。
  5. 前記第１のボディ領域内に形成され、前記第１の導電型であって第３の不純物濃度を有する第１のチャネル領域と、
    前記第２のボディ領域内に形成され、前記第１の導電型であって前記第３の不純物濃度を有する第２のチャネル領域と、
    を備えることを特徴とする請求項１に記載の半導体装置。
  6. 基板に素子分離絶縁膜を形成する工程と、
    前記基板内にウェルを形成する工程と、
    前記ウェル内であって、前記素子分離絶縁膜によって画定された第１の部分に第１の導電型であって第１の不純物濃度を有する第１のボティ領域を形成する工程と、
    前記ウェル内であって、前記素子分離絶縁膜によって画定された第２の部分に、前記第１の導電型であって前記第１の不純物濃度と異なる第２の不純物濃度を有する第２のボティ領域を形成する工程と、
    前記第１のボティ領域上に第１のゲート電極と、前記第２のボティ領域上に第２のゲート電極と、を形成する工程と、
    前記第１のゲート電極と前記第１のボディ領域とを電気的に接続する第１の導電性プラグ及び第１の配線と、前記第２のゲート電極と前記第２のボディ領域とを電気的に接続する第２の導電性プラグ及び第２の配線を形成する工程と、
    を備える半導体装置の製造方法。
  7. 前記第１のボディ領域内に、前記第１の導電型であって第３の不純物濃度を有する第１のチャネル領域を形成する工程と、
    前記第２のボディ領域内に、前記第１の導電型であって前記第３の不純物濃度と異なる第４の不純物濃度を有する第２のチャネル領域を形成する工程と、
    を備えることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記第１の不純物濃度は、前記第２の不純物濃度よりも低く、
    前記第３の不純物濃度は、前記第４の不純物濃度よりも低い、
    ことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第１の不純物濃度は、前記第２の不純物濃度よりも低く、
    前記第３の不純物濃度は、前記第４の不純物濃度よりも高い、
    ことを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 前記第１のボディ領域内に、前記第１の導電型であって第３の不純物濃度を有する第１のチャネル領域を形成する工程と、
    前記第２のボディ領域内に、前記第１の導電型であって前記第３の不純物濃度を有する第２のチャネル領域を形成する工程と、
    を備えることを特徴とする請求項６に記載の半導体装置の製造方法。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163342A (ja) * 1996-12-04 1998-06-19 Sharp Corp 半導体装置
JPH11289016A (ja) * 1998-02-06 1999-10-19 Internatl Business Mach Corp <Ibm> 半導体装置およびトランジスタ・デバイス
JP2000091576A (ja) * 1998-07-17 2000-03-31 Sharp Corp 半導体装置及びその製造方法
JP2000174283A (ja) * 1998-12-03 2000-06-23 Sharp Corp Ｓｏｉ構造の半導体装置
JP2002198439A (ja) * 2000-12-26 2002-07-12 Sharp Corp 半導体装置および携帯電子機器
JP2009277695A (ja) * 2008-05-12 2009-11-26 Renesas Technology Corp 半導体記憶装置
US20110284932A1 (en) * 2010-05-18 2011-11-24 Inernational Business Machines Corporation Body contact structures and methods of manufacturing the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163342A (ja) * 1996-12-04 1998-06-19 Sharp Corp 半導体装置
JPH11289016A (ja) * 1998-02-06 1999-10-19 Internatl Business Mach Corp <Ibm> 半導体装置およびトランジスタ・デバイス
JP2000091576A (ja) * 1998-07-17 2000-03-31 Sharp Corp 半導体装置及びその製造方法
JP2000174283A (ja) * 1998-12-03 2000-06-23 Sharp Corp Ｓｏｉ構造の半導体装置
JP2002198439A (ja) * 2000-12-26 2002-07-12 Sharp Corp 半導体装置および携帯電子機器
JP2009277695A (ja) * 2008-05-12 2009-11-26 Renesas Technology Corp 半導体記憶装置
US20110284932A1 (en) * 2010-05-18 2011-11-24 Inernational Business Machines Corporation Body contact structures and methods of manufacturing the same

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