JP2000091576A

JP2000091576A - 半導体装置及びその製造方法

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Publication number: JP2000091576A
Application number: JP11183686A
Authority: JP
Inventors: Akihide Shibata; 晃秀柴田; Hiroshi Iwata; 浩岩田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-07-17
Filing date: 1999-06-29
Publication date: 2000-03-31
Anticipated expiration: 2019-06-29
Also published as: JP3722651B2

Abstract

(57)【要約】【課題】オフリークの少ない半導体装置を提供するこ
とを課題とする。【解決手段】半導体基板と、半導体基板内に形成され
た深いウェル領域と、半導体基板内かつ深いウェル領域
上に形成された浅いウェル領域と、浅いウェル領域の表
面層に形成されたソース領域及びドレイン領域と、ソー
ス領域とドレイン領域間に形成されたチャネル領域と、
チャネル領域上に形成されたゲート絶縁膜と、ゲート絶
縁膜上に形成され、浅いウェル領域に電気的に接続され
たゲート電極を備え、浅いウェル領域とソース領域及び
ドレイン領域との間の接合容量、浅いウェル領域と深い
ウェル領域との間の接合容量、及び浅いウェル領域とチ
ャネル領域中に形成される反転層との間の静電容量の和
Ｃと、浅いウェル領域の電気抵抗Ｒとの積τ（＝ＣＲ）
が５×１０^-11秒以下であることを特徴とする半導体装
置により上記課題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。更に詳しくは、本発明は、ゲート
電極とウェル領域とを接続したダイナミック閾値動作ト
ランジスタのような半導体装置及びその製造方法に関す
る。

【０００２】

【従来の技術】ＭＯＳＦＥＴを用いたＣＭＯＳ回路にお
いて消費電力を減少させるには、電源電圧を下げること
がもっとも有効である。しかし、単に電源電圧を低下さ
せるとＭＯＳＦＥＴの駆動電流が低下し、回路の動作速
度が遅くなる。この現象は、電源電圧がトランジスタの
閾値の３倍以下になると顕著になることが知られてい
る。この現象を防ぐためには、閾値を低くすればよい
が、そうするとＭＯＳＦＥＴのオフ時のリーク電流（以
下、オフリーク）が増大するという問題が生じることと
なる。そのためこの問題が生じない範囲で閾値の下限が
規定される。閾値の下限は、電源電圧の下限に対応して
いるため、低消費電力化の限界を規定することとなる。

【０００３】従来、この問題を緩和するために、ＭＯＳ
ＦＥＴのオン時に、実効的な閾値を低下させることによ
り、低電源電圧で高駆動電流が得られるＳＯＩ基板を用
いたダイナミック閾値動作トランジスタが提案されてい
る（A Dynamic Threshold Voltage MOSFET(DTMOS) for
Ultra-Low Voltage Operation, F.Assaderaghi et al.,
IEDM 94 Ext. Abst. p809(1994))。また、高価なＳＯ
Ｉ基板を用いずにバルク基板を用いたダイナミック閾値
動作トランジスタも提案されている（特開平１０−２２
４６２号公報、Novel Bulk Threshold Voltage MOSFET
(B-DTMOS) withAdvanced Isolation (SITOS) and Gate
to Shallow Well Contact(SSS-C)Processes for Ultra
Low Power Dual Gate CMOS, H.Kotaki et al., IEDM Te
ch. Dig., p459, 1996）。双方のＭＯＳＦＥＴがオン時
に実効的な閾値を低下させることができるのは、ゲート
電極と基板（又はウェル領域）が電気的に短絡されてい
るからである。

【０００４】前者のＳＯＩ基板を用いたＮ型のダイナミ
ック閾値動作トランジスタを図２７（ａ）及び（ｂ）に
示す。図２７（ａ）は完全空乏化型、図２７（ｂ）は部
分空乏化型のトランジスタを示している。図中、１１１
は半導体基板、１１２は埋め込み酸化膜層、１１３はボ
ディ、１１４はソース領域、１１５はドレイン領域、１
１６はゲート絶縁膜、１１７はゲート電極をそれぞれ示
している。また、図示しないが、ゲート電極１１７はＰ
型のボディ１１３とコンタクトホールを介して電気的に
接続されている。ここで、完全空乏化とは、ゲート電極
下のボディが完全に空乏化していることを意味し、部分
空乏化とは、ゲート電極下のボディに空乏化していない
部分があることを意味している。なお、極性（導電型）
を反対にすることにより、Ｐ型のトランジスタを形成す
ることができる。

【０００５】後者のバルク基板を用いたＮ型のダイナミ
ック閾値動作トランジスタを図２８に示す。なお、極性
（導電型）を反対にすることにより、Ｐ型のものを形成
することができる。図中、２１１は基板、２１２はＮ型
のウェル領域（深いウェル領域）、２１３はＰ型のウェ
ル領域（浅いウェル領域）、２１４は高濃度埋め込み領
域、２１５は溝型分離領域、２１６はソース領域、２１
７はドレイン領域、２１８はゲート絶縁膜、２１９はゲ
ート電極をそれぞれ示している。また、図示しないが、
ゲート電極２１９は浅いウェル領域２１３とコンタクト
孔を介して電気的に接続されている。以下では、１つの
Ｐ型のウェル領域（浅いウェル領域）内に形成されたト
ランジスタを、単に素子という。

【０００６】以下、バルク基板を用いたダイナミック閾
値動作トランジスタの動作原理を説明する。なお、ＳＯ
Ｉ基板を用いたトランジスタも同様の原理で動作する。
上記トランジスタにおいて、ゲート電極の電位がローレ
ベルにある時（オフ時）は浅いウェル領域の電位もロー
レベルにあり、実効的な閾値は通常のＭＯＳＦＥＴの場
合と変わりない。したがって、リーク電流値は通常のＭ
ＯＳＦＥＴの場合と同じである。一方、ゲート電極の電
位がハイレベルにある時（オン時）は浅いウェル領域の
電位もハイレベルになり、基板バイアス効果により実効
的な閾値が低下し、駆動電流は通常のＭＯＳＦＥＴの場
合にくらべて増加する。このため、低電源電圧で低リー
ク電流を維持しながら大きな駆動電流を得ることができ
る。

【０００７】次に、バルク基板を用いたダイナミック閾
値動作トランジスタの素子分離について説明する。浅い
ウェル領域中の電位はゲート電極の電位により変動す
る。そのため、素子間に溝型分離領域を形成して、各素
子を分離することにより、素子間の干渉を防いでいる。
溝型分離領域の深さは、隣接する素子の浅いウェル領域
が電気的に分離するように設定される。すなわち、浅い
ウェル領域と深いウェル領域の接合から伸びる空乏層
が、隣接する素子の浅いウェル領域と深いウェル領域の
接合から伸びる空乏層とつながらないように、溝型分離
領域の深さが設定される。

【０００８】基板バイアス効果を十分に働かせ、高速動
作を実現するためには、ゲート電極の電位の変化が、速
やかに浅いウェル領域に伝達される必要がある。そのた
め、図２８では、高濃度埋め込み領域が、不純物濃度が
低い領域によってはさまれた構造を有している。この構
造により、浅いウェル領域の電気抵抗が下がり、ゲート
電極の電位の変化を速やかに浅いウェル領域に伝達する
ことができる。同時に、チャネル領域の不純物濃度を低
くすることができるため、低閾値を実現できると共に、
ソース領域及びドレイン領域と浅いウェル領域との接合
容量を小さく保つことができる。

【０００９】

【発明が解決しようとする課題】前述のように、ダイナ
ミック閾値動作トランジスタの動作においては、ゲート
電極の電位の変化が、速やかに浅いウェル領域に伝達す
る必要がある。これに要する時間を図２９（ａ）及び
（ｂ）を用いて説明する。図２９（ａ）はバルク基板を
用いたダイナミック閾値動作トランジスタの模式図であ
り、図２９（ｂ）はその等価回路図である。図中、３１
１は深いウェル領域、３１２は浅いウェル領域、３１３
はソース領域、３１４はドレイン領域、３１５はゲート
絶縁膜、３１６はゲート電極、３１７はゲート入力端
子、３１８はソース領域と浅いウェル領域との接合から
伸びる空乏層領域、３１９はドレイン領域と浅いウェル
領域との接合から伸びる空乏層領域、３２０はゲート空
乏層領域、３２１は浅いウェル領域と深いウェル領域と
の接合から伸びる空乏層領域、３２２はソース入力端
子、３２３はドレイン入力端子、３２４は深いウェル領
域の端子、３２５は電荷反転層、３２６はソース領域と
浅いウェル領域との接合から伸びる空乏層による容量、
３２７はドレイン領域と浅いウェル領域との接合から伸
びる空乏層による容量、３２８はゲート空乏層容量、３
２９はゲート容量、３３０は浅いウェル領域と深いウェ
ル領域との接合から伸びる空乏層による容量、３３１は
浅いウェル領域の抵抗、３３２はゲート電極の抵抗をそ
れぞれ示している。なお、この図では素子分離領域は図
示していない。

【００１０】ゲート入力端子３１７に与えられた電位
が、浅いウェル領域に伝達するのに要する時間の目安τ
は、 τ＝ＣＲＣ＝Ｃｓ＋Ｃｄ＋Ｃｄｅｐ＋Ｃｓｗ／ｄｗで表される。ここで、Ｃは、ソース領域と浅いウェル領
域（ボディ）との接合容量Ｃｓ、ドレイン領域と浅いウ
ェル領域（ボディ）との接合容量Ｃｄ、ゲート空乏層容
量Ｃｄｅｐ、浅いウェル領域と深いウェル領域との接合
容量Ｃｓｗ／ｄｗ（バルク基板を用いたダイナミック閾
値動作トランジスタの場合のみ）の和である。また、Ｒ
は浅いウェル領域（ボディ）の抵抗である。なお、ゲー
ト容量Ｃｇを充電するのに要する時間は、ゲート容量Ｃ
ｇと抵抗Ｒｇとの積で表され、通常τより短い。

【００１１】τはトランジスタがオン状態になり、次段
の容量の充電が完了するのに要する時間より十分に短く
なければならない。即ち、ゲート容量や配線容量等にま
つわる時定数の和より十分短くなければならない。この
条件を満たさない場合は、スイッチング動作が完了する
間に、基板バイアス効果が十分得られず、回路の動作速
度が著しく低下する。

【００１２】上述のＳＯＩ基板を用いたダイナミック閾
値動作トランジスタは、ボディの抵抗が高いという問題
点が指摘されている。完全空乏化型の場合、ボディの厚
さは３０ｎｍ程度と非常に薄いため、ボディ抵抗を下げ
るためにボディの不純物濃度を濃くすると閾値調整がで
きなくなってしまう。一方、部分空乏化型の場合、ボデ
ィの厚さは１００〜１５０ｎｍ程度と比較的厚い。しか
し、ボディの不純物濃度を１×１０¹⁸ｃｍ^-3まで濃くし
ても、例えばゲート長０．１８μｍ、ゲート幅１．８μ
ｍの素子において、Ｃを１×１０^-15Ｆとしたときのτ
は約１×１０^-10秒となる。これは他の遅延要因に比べ
て大きく、基板バイアス効果は殆ど得られない。また、
ボディの濃度を濃くした場合、ソース領域及びドレイン
領域との接合から伸びる空乏層が埋め込み酸化膜層に接
しなくなり、接合容量が大幅に増加してしまう。これを
防ぐためソース領域及びドレイン領域とボディとの接合
深さを深くすると、短チャネル効果が著しく悪化してし
まう。以上のように、ＳＯＩ基板を用いたダイナミック
閾値動作トランジスタでは、十分に短いτを得ることは
困難である。

【００１３】一方、バルク基板を用いたダイナミック閾
値動作トランジスタ（以下、Ｂ−ＤＴＭＯＳ）の場合
は、浅いウェル領域の深さに制限がない。従って、十分
深い場所に高濃度不純物層を形成すれば、チャネル領域
の濃度に影響を与えることなく浅いウェル領域を低抵抗
化することが可能となる。これによりτを十分小さくす
ることができる。

【００１４】浅いウェル領域の抵抗を下げるためには、
不純物の注入量を増やせばよいことは明らかである。し
かし、注入量を増加させていくと、オフ時のリーク電流
値が急速に増大することがわかった。

【００１５】図５は、浅いウェル領域の注入条件とし
て、不純物イオン種を¹¹Ｂ⁺、注入エネルギーを２５０
ＫｅＶ、注入量を１×１０¹⁴ｃｍ^-2としたＮ型のＢ−Ｄ
ＴＭＯＳのＩｄ（ドレイン電流）−Ｖｇ（ゲート電圧）
特性を示している。この場合、オフ時のリーク電流（以
下、オフリークと称する）は単位ゲート幅当たり９×１
０^-10Ａ／μｍとなり、電源電圧を０．５Ｖとしたとき
の駆動電流対オフリーク電流比は１０⁴程度である。こ
の電流比は、低消費電力素子として必要とされる目安の
１０⁵に及ばない。

【００１６】このように、浅いウェル領域の抵抗を低減
して、ゲート電極の電位の変化の伝達速度を向上するた
めに不純物の注入量を増す方法では、オフリークが増大
するという問題が生じる。また、浅いウェル領域と深い
ウェル領域から伸びる空乏層がより深くなるため、溝型
分離領域を深くしなければならないという問題も生じ
る。

【００１７】

【課題を解決するための手段】本発明の目的は、基板バ
イアス効果が十分に得られることにより高速動作が可能
であり、かつオフリークが許容範囲にある半導体装置及
びその製造方法を提供することである。

【００１８】かくして本発明によれば、半導体基板と、
半導体基板内に形成された第１導電型のウェル領域と、
半導体基板内かつ第１導電型のウェル領域上に形成され
た第２導電型のウェル領域と、第２導電型のウェル領域
を隣接する第２導電型のウェル領域と電気的に分離する
ための溝型分離領域と、第２導電型のウェル領域の表面
層に形成された第１導電型のソース領域及びドレイン領
域と、ソース領域とドレイン領域間に形成されたチャネ
ル領域と、チャネル領域上に形成されたゲート絶縁膜
と、ゲート絶縁膜上に形成され、第２導電型のウェル領
域に電気的に接続されたゲート電極を備え、第２導電型
のウェル領域とソース領域及びドレイン領域との間の接
合容量、第２導電型のウェル領域と第１導電型のウェル
領域との間の接合容量、及び第２導電型のウェル領域と
チャネル領域中に形成される反転層との間の静電容量の
和Ｃと、第２導電型のウェル領域の電気抵抗Ｒとの積τ
（＝ＣＲ）が５×１０^-11秒以下であることからなる半
導体装置が提供される。

【００１９】また、本発明によれば、半導体基板と、半
導体基板内に形成された第１導電型のウェル領域と、半
導体基板内かつ第１導電型のウェル領域上に形成された
第２導電型のウェル領域と、第２導電型のウェル領域を
隣接する第２導電型のウェル領域と電気的に分離するた
めの溝型分離領域と、第２導電型のウェル領域の表面層
に形成された第１導電型のソース領域及びドレイン領域
と、ソース領域とドレイン領域間に形成されたチャネル
領域と、チャネル領域上に形成されたゲート絶縁膜と、
ゲート絶縁膜上に形成され、第２導電型のウェル領域に
電気的に接続されたゲート電極を備え、第２導電型のウ
ェル領域が、１０ｋΩ／□以下のシート抵抗を有するこ
とからなる半導体装置が提供される。

【００２０】更に、本発明によれば、上記半導体装置の
製造方法であって、第２導電型のウェル領域が、イオン
注入工程と注入された不純物イオンを活性化させるため
の熱処理工程を経ることにより形成され、（１）イオン
注入工程が、溝型分離領域の形成後ゲート絶縁膜の形成
前に、第２導電型の不純物イオンとして¹¹Ｂ⁺イオンの
とき、注入エネルギーとして６０〜５００ＫｅＶ、注入
量として１×１０¹⁴ｃｍ^-2未満の条件下、又は第２導電
型の不純物イオンとして³¹Ｐ⁺イオンのとき、注入エネ
ルギーとして１３０〜９００ＫｅＶ、注入量として１×
１０¹⁴ｃｍ^-2未満の条件下で行われ、（２）熱処理工程
が、ゲート絶縁膜の形成時及びソース領域とドレイン領
域形成時の熱処理工程と同時に行うことからなる半導体
装置の製造方法が提供される。

【００２１】また、本発明によれば、上記半導体装置の
製造方法であって、第２導電型のウェル領域が、イオン
注入工程と注入された不純物イオンを活性化させるため
の熱処理工程とを経ることにより形成され、かつ両工程
が溝型分離領域の形成後ゲート絶縁膜の形成前に行わ
れ、（１）イオン注入工程が、第２導電型の不純物イオ
ンとして¹¹Ｂ⁺イオンのとき、注入エネルギーとして６
０〜５００ＫｅＶ、注入量として２×１０¹⁴ｃｍ^-2未満
の条件下、又は第２導電型の不純物イオンとして³¹Ｐ⁺
イオンのとき、注入エネルギーとして１３０〜９００Ｋ
ｅＶ、注入量として２×１０¹⁴ｃｍ^-2未満の条件下で行
われ、（２）熱処理工程が、９００〜１１００℃の温度
で行うことからなる半導体装置の製造方法が提供され
る。

【００２２】更に、本発明によれば、半導体装置の製造
方法であって、第２導電型のウェル領域が、イオン注入
工程と注入された不純物イオンを活性化させるための熱
処理工程とを経ることにより形成され、（１）イオン注
入工程が、溝型分離領域の形成前に、第２導電型の不純
物イオンとして¹¹Ｂ⁺イオンのとき、注入エネルギーと
して６０〜５００ＫｅＶ、注入量として４×１０¹⁴ｃｍ
^-2未満の条件下、又は第２導電型の不純物イオンとして
³¹Ｐ⁺イオンのとき、注入エネルギーとして１３０〜９
００ＫｅＶ、注入量として４×１０¹⁴ｃｍ^-2未満の条件
下で行われ、（２）熱処理工程が、１０００〜１１５０
℃の温度で行われる溝型分離領域の形成時の熱処理と同
時に行うことからなる半導体装置の製造方法が提供され
る。

【００２３】また、本発明によれば、上記半導体装置の
製造方法であって、第２導電型のウェル領域が、イオン
注入工程と注入された不純物イオンを活性化させるため
の熱処理工程とを経ることにより形成され、（１）イオ
ン注入工程が、溝型分離領域の形成前に、第２導電型の
不純物イオンとして¹¹Ｂ⁺イオンのとき、注入エネルギ
ーとして６０〜５００ＫｅＶ、注入量として１×１０¹⁴
ｃｍ^-2未満の条件下、又は第２導電型の不純物イオンと
して³¹Ｐ⁺イオンのとき、注入エネルギーとして１３０
〜９００ＫｅＶ、注入量として１×１０¹⁴ｃｍ^-2未満の
条件下で行われ、（２）熱処理工程が、８００〜１００
０℃の温度で行われる溝型分離領域の形成時の熱処理と
同時に行うことをからなる半導体装置の製造方法が提供
される。

【００２４】

【発明の実施の形態】本明細書において、第１導電型と
は、Ｐ型又はＮ型を意味する。また、第２導電型とは、
第１導電型がＰ型の場合はＮ型、Ｎ型の場合はＰ型を意
味する。本発明に使用することができる半導体基板とし
ては、特に限定されないが、シリコン基板が好ましい。
また、半導体基板は、Ｐ型及びＮ型の導電型を有してい
てもよい。

【００２５】（溝型分離領域）基板には、隣接する第２
導電型のウェル領域を互いに電気的に分離するための領
域に溝型の分離領域が形成される。ここで、溝型の分離
領域とは、ＬＯＣＯＳ法により形成された分離領域でも
よく、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌ
ａｔｉｏｎ）であってもよい。溝の領域に埋め込まれる
物質は、隣接する第２導電型のウェル領域を互いに電気
的に分離することができれば、酸化物に限るものでな
く、例えば酸化膜に覆われたポリシリコンでもよい。ま
た、これら分離領域を組み合わせてもよい。ＳＴＩから
なる分離領域は、一般的に、半導体基板に溝を形成し、
バイアスＣＶＤ法により溝を材料で埋め込み、ＣＭＰ
（化学的機械的研磨）法で基板を平坦化することにより
形成される。

【００２６】この溝型の分離領域は、以下で説明する、
第１導電型のウェル領域及び第２導電型のウェル領域の
形成前、第１導電型のウェル領域の形成後かつ第２導電
型のウェル領域の形成前、第２導電型のウェル領域の形
成後かつ第１導電型のウェル領域の形成前、又は第１導
電型のウェル領域及び第２導電形のウェル領域の形成後
に形成することができる。なお、本明細書において、第
２導電型のウェル領域は、第１導電形のウェル領域と比
較して基板表面から浅い領域に形成されているので浅い
ウェル領域、一方、第１導電型のウェル領域は深いウェ
ル領域と称する。

【００２７】溝型の分離領域を形成する工程における熱
処理（酸化を含む）は、８００〜１１５０℃で行うこと
ができる。

【００２８】（深いウェル領域）次に、半導体基板に
は、第１導電型の深いウェル領域が形成される。Ｐ型を
与える不純物イオンとしては¹¹Ｂ⁺が挙げられ、Ｎ型を
与える不純物イオンとしては³¹Ｐ⁺が挙げられる。深い
ウェル領域は、例えば、不純物イオンとして¹¹Ｂ⁺イオ
ンを使用した場合、注入エネルギーとして１００〜４０
０ＫｅＶ、注入量として３×１０¹²〜１×１０¹⁴ｃｍ^-2
の条件、又は不純物イオンとして³¹Ｐ⁺イオンを使用し
た場合、注入エネルギーとして２４０〜７５０ＫｅＶ、
注入量として３×１０¹²〜１×１０¹⁴ｃｍ^-2の条件で形
成することができる。

【００２９】（浅いウェル領域）第１導電型の深いウェ
ル領域上で、基板表面から見て浅い領域に、第２導電型
の浅いウェル領域を形成する。浅いウェル領域は、ゲー
ト電極に与えられた電位が、浅いウェル領域に伝達する
のに要する時間の目安τ＝ＣＲが５×１０^-11秒以下
（好ましくは６×１０^-12〜５×１０^-11秒）となるよう
に形成される。ここで、Ｃは、浅いウェル領域とソース
領域及びドレイン領域との間の接合容量、浅いウェル領
域と深いウェル領域との間の接合容量、及び浅いウェル
領域とチャネル領域中に形成される反転層との間の静電
容量の和を意味する。また、Ｒは、浅いウェル領域の電
気抵抗を意味する。これにより、バルク基板を用いたダ
イナミック閾値動作トランジスタの動作時において、基
板バイアス効果が十分に得られ、高速かつ低消費電力の
ＣＭＯＳ回路を実現することができる。また、むやみに
浅いウェル領域の不純物濃度を上げる必要はなく、低消
費電力目的のＬＳＩを十分なスピードで動作させること
が可能となる。その結果、オフ時のリーク電流を抑制す
ることができる。つまり、浅いウェル領域の濃度の最適
設計が可能となる。もしくは、浅いウェル領域は、その
シート抵抗が１０ｋΩ／□以下（好ましくは３００Ω／
□〜１０ｋΩ／□）になるように形成される。これによ
り、バルク基板を用いたダイナミック閾値動作トランジ
スタの動作時において、基板バイアス効果が十分に得ら
れ、高速かつ低消費電力のＣＭＯＳ回路を実現すること
ができる。

【００３０】具体的には、例えばゲート長が０．１８μ
ｍ、ゲート幅が１．８μｍ、ソース領域及びドレイン領
域の幅が０．５１μｍ、ソース領域及びドレイン領域と
浅いウェル領域の接合付近の不純物濃度が５×１０¹⁷ｃ
ｍ^-3のとき、Ｃは約５．３×１０^-15Ｆとなる。そのた
め浅いウェル領域の抵抗Ｒは約９．４ｋΩ以下（シート
抵抗では９４０Ω／□以下）である必要がある。ここ
で、浅いウェル領域の不純物濃度を場所によらず一定と
し、かつその厚さを５×１０^-7ｍとすると、抵抗率が
３．１×１０^-3Ωｍ以下である必要がある。この時、不
純物がＢ（Ｐ型の浅いウェル領域）の場合、濃度は約９
×１０¹⁶ｃｍ^-3以上となり、不純物がＰ（Ｎ型の浅いウ
ェル領域）の場合、濃度は約２×１０¹⁶ｃｍ^-3以上とな
る。現実の素子においては、浅いウェル領域の不純物濃
度は一定でないので、深さ方向に平均した値が上の条件
を満たせばよい。

【００３１】また、例えばゲート長が０．１８μｍ、ゲ
ート幅が１．８μｍ、ソース領域及びドレイン領域の幅
が０．１２μｍ、ソース領域及びドレイン領域と浅いウ
ェル領域の接合付近の不純物濃度が５×１０¹⁷ｃｍ^-3の
とき、Ｃは約１．９×１０^-1 ⁵Ｆとなる。そのため浅い
ウェル領域の抵抗Ｒは約２６ｋΩ以下（シート抵抗では
２．６ｋΩ／□以下）である必要がある。ここで、浅い
ウェル領域の不純物濃度を場所によらず一定とし、かつ
その厚さを５×１０^-7ｍとすると、抵抗率が１．１×１
０^-3Ωｍ以下である必要がある。この時、不純物がＢ
（Ｐ型の浅いウェル領域）の場合、濃度は約５×１０¹⁷
ｃｍ^-3以上となり、不純物がＰ（Ｎ型の浅いウェル領
域）の場合、濃度は約８×１０¹⁶ｃｍ^-3以上となる。現
実の素子においては、浅いウェル領域の不純物濃度は一
定でないので、深さ方向に平均した値が上の条件を満た
せばよい。

【００３２】また、例えばゲート長が０．２５μｍ、ゲ
ート幅が１．５μｍ、ソース領域及びドレイン領域の幅
が０．１７μｍ、ソース領域及びドレイン領域と浅いウ
ェル領域の接合付近の不純物濃度が１×１０¹⁷ｃｍ^-3の
とき、Ｃは約９×１０^-16Ｆとなる。そのため浅いウェ
ル領域の抵抗Ｒは約５６ｋΩ以下（シート抵抗では９．
３ｋΩ／□以下）である必要がある。ここで、浅いウェ
ル領域の不純物濃度を場所によらず一定とし、かつその
厚さを５×１０^-7ｍとすると、抵抗率が１．１×１０^-3
Ωｍ以下である必要がある。この時、不純物がＢ（Ｐ型
の浅いウェル領域）の場合、濃度は約５×１０¹⁷ｃｍ^-3
以上となり、不純物がＰ（Ｎ型の浅いウェル領域）の場
合、濃度は約８×１０¹⁶ｃｍ^-3以上となる。現実の素子
においては、浅いウェル領域の不純物濃度は一定でない
ので、深さ方向に平均した値が上の条件を満たせばよ
い。

【００３３】浅いウェル領域は、イオン注入工程と注入
された不純物イオンを活性化させるための熱処理工程を
経ることにより形成される。浅いウェル領域の形成条件
としては、以下の４条件が挙げられる。

【００３４】(１)イオン注入工程を、溝型分離領域の形
成後ゲート絶縁膜の形成前に、第２導電型の不純物イオ
ンとして¹¹Ｂ⁺イオンのとき、注入エネルギーとして６
０〜５００ＫｅＶ、注入量として１×１０¹⁴ｃｍ^-2未満
の条件下、又は第２導電型の不純物イオンとして³¹Ｐ⁺
イオンのとき、注入エネルギーとして１３０〜９００Ｋ
ｅＶ、注入量として１×１０¹⁴ｃｍ^-2未満の条件下で行
い、熱処理工程を、ゲート絶縁膜の形成時及びソース領
域とドレイン領域形成時の熱処理工程と同時に行う。

【００３５】（２）イオン注入工程を、第２導電型の不
純物イオンとして¹¹Ｂ⁺イオンのとき、注入エネルギー
として６０〜５００ＫｅＶ、注入量として２×１０¹⁴ｃ
ｍ^-2未満の条件下、又は第２導電型の不純物イオンとし
て³¹Ｐ⁺イオンのとき、注入エネルギーとして１３０〜
９００ＫｅＶ、注入量として２×１０¹⁴ｃｍ^-2未満の条
件下で行い、熱処理工程を、９００〜１１００℃の温度
で行い、両工程を溝型分離領域の形成後ゲート絶縁膜の
形成前に行う。

【００３６】（３）イオン注入工程を、溝型分離領域の
形成前に、第２導電型の不純物イオンとして¹¹Ｂ⁺イオ
ンのとき、注入エネルギーとして６０〜５００ＫｅＶ、
注入量として４×１０¹⁴ｃｍ^-2未満の条件下、又は第２
導電型の不純物イオンとして ³¹Ｐ⁺イオンのとき、注入
エネルギーとして１３０〜９００ＫｅＶ、注入量として
４×１０¹⁴ｃｍ^-2未満の条件下で行い、熱処理工程を、
１０００〜１１５０℃の温度で行われる溝型分離領域の
形成時の熱処理と同時に行う。

【００３７】（４）イオン注入工程を、溝型分離領域の
形成前に、第２導電型の不純物イオンとして¹¹Ｂ⁺イオ
ンのとき、注入エネルギーとして６０〜５００ＫｅＶ、
注入量として１×１０¹⁴ｃｍ^-2未満の条件下、又は第２
導電型の不純物イオンとして ³¹Ｐ⁺イオンのとき、注入
エネルギーとして１３０〜９００ＫｅＶ、注入量として
１×１０¹⁴ｃｍ^-2未満の条件下で行い、熱処理工程を、
８００〜１０００℃の温度で行われる溝型分離領域の形
成時の熱処理と同時に行う。

【００３８】上記のように、浅いウェル領域形成の際の
イオン注入量及び注入エネルギーを選択することによ
り、半導体基板の結晶へのダメージを抑制することがで
きる。また、イオン注入後の熱処理工程の温度により、
結晶欠陥の回復の程度が変わる。従って、より高い温度
で熱処理を行えば、注入量の上限を高くすることができ
る。なお、注入エネルギーの下限は、ソース領域及びド
レイン領域と、深いウェル領域との間のパンチスルーを
防止するように設定される。上記浅いウェル領域の形成
により、ＰＮ接合に生じる逆方向及び順方向のリーク電
流を抑制することができる。そのため、Ｎ型又はＰ型ト
ランジスタのオフリークを抑制することができると共
に、低電圧駆動に必要な低い閾値を実現することができ
る。

【００３９】（１）の条件によれば、素子のオフリーク
を許容の範囲内に抑えることができる。更に、浅いウェ
ル領域形成のためのイオン注入後に行われる熱処理を、
ゲート絶縁膜形成工程や、ソース領域及びドレイン領域
形成時の不純物イオンの活性化のためのアニール工程と
兼用することが可能となる。従って、製造工程を簡略化
できる。更に、最低限の熱処理を行うだけで浅いウェル
領域を形成できるので、不純物イオンの拡散による注入
プロファイルの広がりを最小限に抑えることができる。

【００４０】特にＮ型の素子においては、溝型分離領域
を構成する酸化膜付近で浅いウェル領域の不純物（例え
ば、ボロン）濃度が低下する現象を最低限に抑えること
ができる。従って、溝型分離領域近辺でのソース領域及
びドレイン領域と深いウェル領域との間のパンチスルー
を効果的に抑制することが可能となる。その結果溝型分
離領域の深さを最低限に抑えることができる。これは、
次の理由による。溝型分離領域を構成する酸化膜付近で
浅いウェル領域のボロン濃度が低下した場合、浅いウェ
ル領域と深いウェル領域との間の接合空乏層が広がる。
そのため、浅いウェル領域と深いウェル領域間の接合空
乏層と接触しない程度に浅いウェル領域を深く形成する
必要が生じる。それに伴い、浅いウェル領域を素子毎に
分離する溝型分離領域の深さをより深く形成する必要が
生じるためである。

【００４１】上記(１)の条件では、溝を浅く形成するこ
とができるので、溝を材料で埋め込むことが容易であ
り、ＳＴＩからなる溝型分離領域を簡便に形成すること
ができる。

【００４２】（２）の条件によれば、浅いウェル領域の
形成のための熱処理工程を独立して行っているので、浅
いウェル領域の形成のためのイオン注入による結晶欠陥
が回復し、その結果、オフリークを低減することができ
る。条件(２)は、条件(１)と比べて、浅いウェル領域の
イオン注入量の上限を２倍にすることができる。これに
より、浅いウェル領域をより低抵抗化できるので、高速
化に対応したＬＳＩを提供することができる。

【００４３】（３）の条件によれば、溝型分離領域形成
のための１０００〜１１５０℃の熱処理前に、浅いウェ
ル領域のイオン注入を行うことができるので、浅いウェ
ル領域の深さ方向の不純物プロファイルを平坦に近くす
ることができる。その結果、閾値を制御するためのチャ
ネル領域の不純物濃度を制御することが容易となる。ま
た、高温で不純物拡散のための熱処理を行うので、不純
物イオンの注入による結晶欠陥を著しく回復させること
ができ、オフリークを低減することが可能となる。条件
（３）は、条件（１）と比べて、浅いウェル領域のイオ
ン注入量の上限を４倍にすることができる。これによ
り、浅いウェル領域をより低抵抗化できるので、高速化
に対応したＬＳＩを提供することができる。また、浅い
ウェル領域と溝型分離領域形成のための熱処理を同時に
行うので、工程を簡略化でき、その結果製造コストを抑
制することができる。

【００４４】（４）の条件によれば、溝型分離領域形成
のための８００〜１０００℃の熱処理前に、浅いウェル
領域のイオン注入を行うことができるので、（３）の条
件に比べて、浅いウェル領域の不純物拡散を少なくする
ことができる。そのため、溝型分離領域と浅いウェル領
域の深さを浅くすることができる。

【００４５】ここで、上記イオン注入の条件は、不純物
イオンとして¹¹Ｂ⁺イオンを使用した場合、注入エネル
ギーとして８０〜３４０ＫｅＶ、注入量として３×１０
¹²〜５×１０¹³ｃｍ^-2の条件、又は不純物イオンとして
³¹Ｐ⁺イオンを使用した場合、注入エネルギーとして２
００〜６５０ＫｅＶ、注入量として３×１０¹²〜５×１
０¹³ｃｍ^-2の条件が好ましい。

【００４６】より具体的には、前記ゲート電極に与えら
れた電位が、浅いウェル領域に伝達するのに要する時間
の目安τを５×１０^-11秒以下にするために、以下のよ
うに条件を設定することができる。

【００４７】まず、Ｃが約１．９×１０^-15ＦのＮ型Ｍ
ＯＳＦＥＴのＰ型の浅いウェル領域は、注入エネルギー
が１００ｋｅＶ、注入量を２．５×１０¹³ｃｍ^-2以上の
条件で、¹¹Ｂ⁺イオンを注入することにより形成するこ
とが好ましい。また、Ｃが約１．９×１０^-15ＦのＰ型
ＭＯＳＦＥＴのＮ型の浅いウェル領域は、注入エネルギ
ーが２４０ｋｅＶ、注入量を５×１０¹²ｃｍ^-2以上の条
件で、³¹Ｐ⁺イオンを注入することにより形成すること
が好ましい。

【００４８】（高濃度埋込領域）更に、浅いウェル領域
の抵抗を低減するための高濃度埋込領域を浅いウェル領
域中に形成してもよい。高濃度埋込領域は、例えば、不
純物イオンとして¹¹Ｂ⁺イオンを使用した場合、注入エ
ネルギーとして１００〜４００ＫｅＶ、注入量として３
×１０¹²〜１×１０¹⁴ｃｍ^-2の条件、又は不純物イオン
として³¹Ｐ⁺イオンを使用した場合、注入エネルギーと
して２４０〜７５０ＫｅＶ、注入量として２×１０¹²〜
１×１０¹⁴ｃｍ^-2の条件で浅いウェル領域中に形成する
ことができる。

【００４９】（パンチスルーストッパー）更にまた、基
板表面領域で不純物濃度が薄くなりすぎることを防ぐた
めに、浅いウェル領域の不純物イオンと同じ導電型（第
２導電型）の不純物イオンを、浅いウェル領域内にパン
チスルーストッパー注入してもよい。パンチスルースト
ッパー注入は、例えば、不純物イオンとして¹¹Ｂ⁺イオ
ンを使用した場合、注入エネルギーとして１０〜６０Ｋ
ｅＶ、注入量として５×１０¹¹〜１×１０¹³ｃｍ^-2の条
件、又は不純物イオンとして³¹Ｐ⁺イオンを使用した場
合、注入エネルギーとして３０〜１５０ＫｅＶ、注入量
として５×１０¹¹〜１×１０¹³ｃｍ^-2の条件で行うこと
ができる。

【００５０】（ゲート絶縁膜とゲート電極）次に、ゲー
ト絶縁膜とゲート電極がこの順で形成される。ゲート絶
縁膜としては、絶縁性を有する限りその材質は特に限定
されない。ここで、シリコン基板を使用した場合は、シ
リコン酸化膜、シリコン窒化膜又はそれらの積層体を使
用することができる。ゲート絶縁膜は、１〜１０ｎｍの
厚さを有することが好ましい。ゲート絶縁膜は、ＣＶＤ
法、スパッタ法、熱酸化法等の方法で形成することがで
きる。

【００５１】次に、ゲート電極としては、導電性を有す
る限りその材質は特に限定されない。ここで、シリコン
基板を使用した場合は、ポリシリコン、単結晶シリコン
等のシリコン膜が挙げられる。また、前記以外にも、ア
ルミニウム、銅等の金属膜が挙げられる。ゲート電極
は、０．１〜０．４μｍの厚さを有することが好まし
い。ゲート電極は、ＣＶＤ法、熱酸化法、蒸着法等の方
法で形成することができる。

【００５２】ここで、ソース領域、ドレイン領域及びシ
リコン膜からなるゲート電極は、それぞれと接続する配
線との導電性を向上させるために、その表面層がシリサ
イド化されていてもよい。シリサイドとしては、タング
ステンシリサイド、チタンシリサイド等が挙げられる。
更に、ゲート電極の側壁に、サイドウォールスペーサー
を形成してもよい。このサイドウォールスペーサーの材
質は特に限定されず、酸化シリコン、窒化シリコン等が
挙げられる。

【００５３】（ソース領域及びドレイン領域）次に、浅
いウェル領域の表面層には、第１導電型のソース領域及
びドレイン領域が形成される。ソース領域及びドレイン
領域の形成方法は、例えば、ゲート電極をマスクとして
不純物イオンを注入することにより自己整合的に形成す
ることができる。ソース領域及びドレイン領域は、例え
ば、不純物イオンとして¹¹Ｂ⁺イオンを使用した場合、
注入エネルギーとして１〜２０ＫｅＶ、注入量として１
×１０¹⁵〜１×１０¹⁶ｃｍ^-2の条件、又は不純物イオン
として⁷⁵Ａｓ⁺イオンを使用した場合、注入エネルギー
として３〜１００ＫｅＶ、注入量として１×１０¹⁵〜１
×１０¹⁶ｃｍ^-2の条件で形成することができる。なお、
ゲート電極の下の半導体基板の表面層はチャネル領域と
して機能する。

【００５４】更に、ソース領域及び／又はドレイン領域
は、ゲート電極側にＬＤＤ領域を備えていてもよい。Ｌ
ＤＤ領域の形成方法は、例えば、ゲート電極をマスクと
して第１導電型の不純物イオンを注入することにより自
己整合的に形成することができる。この場合、ソース領
域及びドレイン領域は、ＬＤＤ領域を形成した後、ゲー
ト電極の側壁にサイドウォールスペーサーを形成し、ゲ
ート電極とサイドウォールスペーサーをマスクとしてイ
オン注入することにより自己整合的に形成することがで
きる。ＬＤＤ領域は、例えば、不純物イオンとして¹¹Ｂ
⁺イオンを使用した場合、注入エネルギーとして１〜２
０ＫｅＶ、注入量として１×１０¹³〜５×１０¹⁴ｃｍ^-2
の条件、又は不純物イオンとして⁷⁵Ａｓ⁺イオンを使用
した場合、注入エネルギーとして３〜１００ＫｅＶ、注
入量として５×１０¹³〜１×１０ ¹⁵ｃｍ^-2の条件で形成
することができる。

【００５５】より好ましい条件は、不純物イオンとして
¹¹Ｂ⁺イオンを使用した場合、注入エネルギーとして１
０〜２０ＫｅＶ、注入量として１×１０¹⁴〜３×１０¹⁴
ｃｍ ^-2の条件、又は不純物イオンとして⁷⁵Ａｓ⁺イオン
を使用した場合、注入エネルギーとして５〜４０Ｋｅ
Ｖ、注入量として１×１０¹⁴〜３×１０¹⁴ｃｍ^-2の条件
である。なお、ソース領域、ドレイン領域及びＬＤＤ領
域形成用の不純物イオンとして、上記¹¹Ｂ⁺や⁷⁵Ａｓ⁺以
外にも、³¹Ｐ⁺、¹²²Ｓｂ⁺、¹¹⁵Ｉｎ⁺、⁴⁹ＢＦ²⁺等も使
用することができる。

【００５６】ソース領域及びドレイン領域の形成方法と
しては、積み上げ型のソース領域及びドレイン領域の形
成方法も挙げられる。この場合は、以下の手順で形成す
ることができる。ゲート電極を加工した後、ゲート電極
の側壁に非導電性のサイドウォールスペーサーを形成
し、その側壁に更にポリシリコンのサイドウォールスペ
ーサーを形成する。このポリシリコンのサイドウォール
スペーサーを形成する直前に、将来ソース領域及びドレ
イン領域になる部分の絶縁膜を除いておく。ポリシリコ
ンのサイドウォールスペーサーは、そのままではゲート
電極の周りを囲んだ環状の形状をしているので、少なく
とも２箇所以上でその環をエッチングにより切断し、ポ
リシリコンが残っている部分（２つ以上の部分に別れて
いる）にソース領域及びドレイン領域のイオン注入を行
う。

【００５７】ソース領域及びドレイン領域のイオン注入
は、例えば、不純物イオンとして¹¹Ｂ⁺イオンを使用し
た場合、注入エネルギーとして５〜４０ＫｅＶ、注入量
として１×１０¹⁵〜２×１０¹⁶ｃｍ^-2の条件、不純物イ
オンとして⁷⁵Ａｓ⁺イオンを使用した場合、注入エネル
ギーとして１０〜１８０ＫｅＶ、注入量として１×１０
¹⁵〜２×１０¹⁶ｃｍ^-2の条件、又は不純物イオンとして
³¹Ｐ⁺イオンを使用した場合、注入エネルギーとして５
〜１００ＫｅＶ、注入量として１×１０¹⁵〜２×１０¹⁶
ｃｍ^-2の条件で行うことができる。

【００５８】この後、不純物イオンの活性化アニール
を、適当な温度で適当な時間行うことにより、ポリシリ
コンのサイドウォールスペーサー中を不純物が拡散し、
その結果ソース領域及びドレイン領域を形成することが
できる。上記の方法によれば、浅い接合を持つソース領
域及びドレイン領域を形成することができる。これは、
ポリシリコン中の不純物の拡散速度が、単結晶中よりは
るかに大きいためである。これにより、短チャネル効果
の少ない素子を容易に形成することが可能となる。この
後、公知の手法により、配線層等を形成することにより
半導体装置を形成することができる。なお、上記では説
明の便宜上、１つの素子の場合について述べているが、
基板上に複数の素子が形成されている場合も本発明の範
囲に含まれる。複数の素子が形成されている場合、それ
ら素子の個々の構成要素（深いウェル領域、浅いウェル
領域等）の導電型は、同一でも異なっていてもよい。例
えば、本発明によれば、ＣＭＯＳのような基板上に異な
る導電型の深い領域を有する素子を形成することができ
る。

【００５９】実施の形態１本発明の第１の実施の形態について、図１〜１２に基づ
いて説明すれば以下の通りである。

【００６０】（半導体装置の構成）図１〜４は、本発明
の実施の第１の形態である半導体装置の製法によって作
成された半導体素子の模式図である。図１は平面図であ
り、図２は図１の切断面線Ａ−Ａ’から見た断面図であ
り、図３は図１の切断面線Ｂ−Ｂ’から見た断面図であ
り、図４は図１の切断面線Ｃ−Ｃ’から見た断面図であ
る。なお、図１ではシリサイド化された領域、層間絶縁
膜及び上部メタル配線を、図２及び３では上部メタル配
線を、図４では層間絶縁膜及び上部メタル配線を省略し
ている。また、図１〜図４は、浅いウェル領域が１つの
導電型の素子のみを示している。しかしながら、これに
限定されることなく、別の導電型の素子も同様な構造で
作成することができ、更には、両導電型の素子を混在さ
せることもできる。

【００６１】図１〜４の半導体装置１は、半導体基板１
１内に、第１導電型の深いウェル領域１２と、この深い
ウェル領域１２上に深いウェル領域１２とは逆の導電型
（第２導電型）の浅いウェル領域１３が形成されてい
る。浅いウェル領域１３内には、浅いウェル領域１３の
抵抗を低減するための高濃度埋込領域１４が形成されて
いる。隣接する素子間の浅いウェル領域１３は、電気絶
縁性の溝型分離領域１５によって相互に分離されてい
る。浅いウェル領域１３には、浅いウェル領域１３と逆
の導電型（第１導電型）のソース領域１６及びドレイン
領域１７が形成されている。また、このソース領域１６
とドレイン領域１７との間のチャネル領域上には、ゲー
ト絶縁膜１８を介してゲート電極１９が形成されてい
る。

【００６２】ソース領域１６及びドレイン領域１７は、
層間絶縁膜２０に形成されたコンタクト孔２１、２２を
介して、上部メタル配線にそれぞれ電気的に接続されて
いる。また、浅いウェル領域１３の上部かつ、ソース領
域１６及びドレイン領域１７以外の領域には、第２導電
型の不純物濃度の濃い領域２３が形成されており、領域
２３はゲート電極１９と電気的に接続されている。この
不純物濃度の濃い領域２３は、ゲート電極１９と浅いウ
ェル領域１３をオーミック接続するためのものである。
ゲート電極１９は、上部にシリサイド化された領域２４
をもち、コンタクト孔２５を介して上部メタル配線に接
続されている。また、浅いウェル領域１３が存在しない
領域の深いウェル領域１２上に、第１導電型の不純物濃
度の濃い領域２６が形成されており、ここでコンタクト
孔２７を介して深いウェル領域と上部メタル配線とが接
続されている。

【００６３】（半導体装置の製造手順）次に、図１〜４
に示す半導体装置１を含むＣＭＯＳ回路の作成手順を述
べる。なお、図１〜４はＮ型の素子のみが示され、Ｐ型
の素子は省略されている。・深いウェル領域半導体基板１１のＮ型の素子を形成する領域にＮ型の不
純物イオンを注入し（不純物イオン種³¹Ｐ⁺、注入エネ
ルギー７００ＫｅＶ、注入量５×１０¹²ｃｍ^-2）、Ｐ型
素子を形成する領域にＰ型の不純物イオンを注入した
（不純物イオン種 ¹¹Ｂ⁺、注入エネルギー８０ＫｅＶ、
注入量７×１０¹²ｃｍ^-2）。その後１１００℃で２時間
アニールしてＰ型及びＮ型の深いウェル領域１２を形成
した。

【００６４】・パンチスルーストッパー注入次に、Ｎ型の深いウェル領域内に、パンチスルーストッ
パー注入（不純物イオン種¹¹Ｂ⁺、注入エネルギー１５
ＫｅＶ、注入量５×１０¹²ｃｍ^-2）をした。一方、Ｐ型
の深いウェル領域内にも、パンチスルーストッパー注入
（不純物イオン種³¹Ｐ⁺、注入エネルギー８０ＫｅＶ、
注入量３×１０¹²ｃｍ^-2）をした。このパンチスルース
トッパー注入は、後述する浅いウェル領域１３のイオン
注入と、イオン種は同じであるが、より注入エネルギー
が低いもので、表面から０．２μｍより浅い領域で不純
物濃度が薄くなりすぎるのを防ぐために行われる。

【００６５】・溝型分離領域その後、溝型分離領域１５（深さ約１．８μｍ）を形成
した。・浅いウェル領域次に、Ｎ型の深いウェル領域上に、Ｐ型の不純物イオン
を注入し（不純物イオン種¹¹Ｂ⁺、注入エネルギー２５
０ＫｅＶ、注入量１×１０¹²ｃｍ^-2〜１×１０¹ ⁴ｃ
ｍ^-2）、Ｐ型の浅いウェル領域１３を形成した。一方、
Ｐ型の深いウェル領域上にも、Ｎ型の不純物イオンを注
入し（不純物イオン種³¹Ｐ⁺、注入エネルギー４５０Ｋ
ｅＶ、注入量１×１０¹²ｃｍ^-2〜１×１０¹⁴ｃｍ^-2）、
Ｎ型の浅いウェル領域１３を形成した。この浅いウェル
領域１３を形成するためのイオン注入では、注入不純物
は約０．６μｍの深さで濃度がピークとなり、その前後
では濃度が薄くなっていくように行った。この濃度が濃
い部分が、浅いウェル領域１３の抵抗を低減するための
前記高濃度埋込領域１４となる。更に、閾値調整のため
のイオン注入を適宜行った。

【００６６】・ゲート電極とゲート絶縁膜その後、ゲート酸化（膜厚３ｎｍ）を行ってゲート絶縁
膜１８を形成し、続いてポリシリコンを用いてゲート電
極１９を形成した。次いで、ＬＤＤ領域を形成するため
のイオン注入（Ｎチャネル：不純物イオン種⁷⁵Ａｓ⁺、
注入エネルギー２０ＫｅＶ、注入量３×１０¹⁴ｃｍ^-2、
Ｐチャネル：不純物イオン種⁴⁹ＢＦ²⁺、注入エネルギー
２０ＫｅＶ、注入量４×１０¹³ｃｍ ^-2）を行った。

【００６７】この後、ゲート電極１９の側壁にサイドウ
ォールスペーサーを形成した。次に、ソース領域１６、
ドレイン領域１７及びチャネル領域以外の領域におい
て、ゲート電極１９と浅いウェル領域１３を電気的に接
続する領域を形成するために、該領域上のゲート電極及
びゲート酸化膜を下地基板が露出するまでエッチングし
た。この露出した領域には不純物濃度の濃い領域２３が
形成される。

【００６８】・ソース領域及びドレイン領域続いて、Ｎ型のソース領域及びドレイン領域を形成する
ために、不純物イオンを注入し（不純物イオン種⁷⁵Ａｓ
⁺、注入エネルギー４０ＫｅＶ、注入量３×１０¹⁵ｃｍ
^-2）、８５０℃で３０分間活性化アニールを行った。一
方、Ｐ型のソース領域及びドレイン領域を形成するため
に、不純物イオンを注入し（不純物イオン種¹¹Ｂ⁺、注
入エネルギー１５ＫｅＶ、注入量３×１０¹⁵ｃｍ^-2）、
ＲＴＡ処理（１０００℃、１０秒）を行った。これらの
注入により、ソース領域１６及びドレイン領域１７の形
成と共に不純物濃度の濃い領域２３と２６も形成でき
た。

【００６９】その後、ソース領域１６及びドレイン領域
１７、ゲート電極１９及び不純物濃度の濃い領域２３と
２６の上層部をシリサイド化した。このシリサイド化に
より、ゲート電極１９と浅いウェル領域１３がオーミッ
ク接続される。そして、層間絶縁膜を形成し、そこにコ
ンタクト孔２１、２２、２５及び２７を形成して、メタ
ル工程により、ソース領域１６、ドレイン領域１７、ゲ
ート電極１９及び深いウェル領域１２を上部メタル配線
にそれぞれ接続する。上記工程によりＣＭＯＳ回路が作
成される。なお、浅いウェル領域の熱処理は、ゲート絶
縁膜の形成時と、ソース領域及びドレイン領域の熱処理
工程時に同時に行った。

【００７０】（実施の形態１の効果）図５〜８は、前述
の手順で作成したゲート長が０．２６μｍのＮ型ＭＯＳ
ＦＥＴの単位ゲート幅あたりのドレイン電流対ゲート電
圧のグラフである。図５は、Ｐ型の浅いウェル領域の¹¹
Ｂ⁺イオン注入の注入量が１×１０¹⁴ｃｍ^-2、図６は５
×１０¹³ｃｍ^-2、図７は１×１０¹³ｃｍ^-2、図８は５×
１０¹²ｃｍ^-2のときの特性である。いずれの場合も注入
エネルギーは２５０ＫｅＶである。

【００７１】図９〜１２は、前述の手順で作成したゲー
ト長が０．５０μｍのＰ型ＭＯＳＦＥＴの単位ゲート幅
あたりのドレイン電流対ゲート電圧のグラフである。図
９は、Ｎ型の浅いウェル領域の³¹Ｐ⁺イオン注入の注入
量が１×１０¹⁴ｃｍ^-2、図１０は５×１０¹³ｃｍ^-2、図
１１は１×１０¹³ｃｍ^-2、図１２は５×１０¹²ｃｍ^-2の
ときの特性である。いずれの場合も注入エネルギーは４
５０ＫｅＶである。

【００７２】Ｎ型ＭＯＳＦＥＴの場合、浅いウェル領域
１３の¹¹Ｂ⁺イオン注入の注入量が１×１０¹⁴ｃｍ^-2の
ときは、ゲート電極１９のバイアスが０Ｖと０．５Ｖで
のドレイン電流比は１０⁵に及ばない。すなわち、低消
費電力素子としてはオン・オフ電流比が十分ではない。
一方、浅いウェル領域１３の¹¹Ｂ⁺イオン注入の注入量
が５×１０¹³ｃｍ^-2以下のときは、ドレイン電流比は１
０⁵程度かそれ以上であり、十分なオン・オフ電流比が
得られることが分かる。

【００７３】また、Ｐ型ＭＯＳＦＥＴの場合、浅いウェ
ル領域１３の³¹Ｐ⁺イオン注入の注入量が１×１０¹⁴ｃ
ｍ^-2のときは、ゲート電極１９のバイアスが０Ｖと−
０．５Ｖでのドレイン電流比は１０⁵に及ばない。すな
わち、低消費電力素子としてはオン・オフ電流比が十分
ではない。一方、浅いウェル領域の³¹Ｐ⁺イオン注入の
注入量が５×１０¹³ｃｍ^-2以下のときは、ドレイン電流
比は１０⁶以上であり、十分なオン・オフ電流比が得ら
れることが分かる。

【００７４】図１３及び図１４は、前述の手順で作成し
た、ソース領域１６又はドレイン領域１７と浅いウェル
領域１３の接合の単位面積当たりの逆方向リーク電流を
プロットしたグラフである。図１３は、Ｎ型のソース領
域又はドレイン領域とＰ型の浅いウェル領域の接合の逆
方向リーク電流、図１４は、Ｐ型のソース領域又はドレ
イン領域とＮ型の浅いウェル領域の接合の逆方向リーク
電流を表している。どちらの型においても、浅いウェル
領域の注入量が５×１０¹³ｃｍ^-2までは逆方向リーク電
流は比較的ゆるやかに増加するが、浅いウェル領域の注
入量が１×１０ ¹⁴ｃｍ^-2になると、逆方向リーク電流が
大幅に増加している。

【００７５】図１５及び図１６は、前述の手順で作成し
た、ソース領域１６又はドレイン領域１７と浅いウェル
領域１３の接合の単位面積当たりの順方向リーク電流を
プロットしたグラフである。図１５は、Ｎ型のソース領
域及びドレイン領域とＰ型の浅いウェル領域の接合の順
方向リーク電流、図１６は、Ｐ型のソース領域及びドレ
イン領域とＮ型の浅いウェル領域の接合の順方向リーク
電流を表している。通常は、浅いウェル領域の注入量が
増加して不純物濃度が濃くなれば、順方向リーク電流は
減少するはずである。しかし、図１５が示すように、Ｎ
型のソース領域及びドレイン領域とＰ型の浅いウェル領
域の接合では、浅いウェル領域の注入量の増加とともに
順方向リーク電流が増加し、特に注入量が１×１０¹⁴ｃ
ｍ^-2になると大きく増加する。また、図１６が示すよう
に、Ｐ型のソース領域及びドレイン領域とＮ型の浅いウ
ェル領域の接合では、浅いウェル領域の注入量の増加と
ともに順方向リーク電流が減少するが、注入量が１×１
０¹⁴ｃｍ^-2になると、接合間の電圧が０．４Ｖ以下で、
順方向リーク電流が増加に転じる。

【００７６】上述のように、ソース領域１６又はドレイ
ン領域１７と浅いウェル領域１３の接合の順方向リーク
電流及び逆方向リーク電流が、浅いウェル領域の注入量
の増加とともに増えた要因は、不純物注入によりシリコ
ン格子に欠陥が生じ、特定のエネルギーに欠陥準位が生
じたためである。特に、浅いウェル領域の注入量が１×
１０¹⁴ｃｍ^-2になったときに、リーク電流が大きく増加
したのは、この特定のエネルギーに多数の欠陥準位が生
じるようになったためと考えられる。この接合リーク電
流の増加が、ＭＯＳＦＥＴのオフリークの増加の原因と
なっている。

【００７７】以上述べたように、Ｎ型（Ｐ型）ＭＯＳＦ
ＥＴの場合は浅いウェル領域の¹¹Ｂ ⁺（³¹Ｐ⁺）の注入量
が１×１０¹⁴ｃｍ^-2以上では、オフリークが素子特性に
大きな影響を与えるが、それ未満の場合は、その影響は
無視できる。それゆえ、Ｎ型（Ｐ型）ＭＯＳＦＥＴの場
合は浅いウェル領域の¹¹Ｂ⁺（³¹Ｐ⁺）の注入量を１×１
０¹⁴ｃｍ^-2未満にすることが望ましい。

【００７８】本実施の形態では、浅いウェル領域のイオ
ン注入を行った後の主な熱処理は、ゲート酸化（９００
℃）と不純物活性化のための熱処理（８５０℃、３０分
間、窒素雰囲気下でのアニール処理及び１０００℃、１
０秒のＲＴＡ処理）のみである。しかしながら、十分高
い温度で熱処理を行えば、リーク電流をひきおこす結晶
欠陥を回復することができる。

【００７９】それゆえ、浅いウェル領域が、イオン注入
工程と注入された不純物イオンを活性化させるための９
００〜１１００℃の熱処理工程とを経ることにより形成
され、かつ両工程が溝型分離領域の形成後、ゲート絶縁
膜の形成前に行われる場合は、浅いウェル領域の¹¹Ｂ⁺
（³¹Ｐ⁺）の注入量を２×１０¹⁴ｃｍ^-2未満にすること
が望ましい。また、１０００〜１１５０℃での溝型分離
領域の熱処理工程前に、浅いウェル領域形成のためのイ
オン注入を行う場合は、浅いウェル領域の¹¹Ｂ
⁺（³¹Ｐ⁺）の注入量を４×１０¹⁴ｃｍ^-2未満にすること
が望ましい。

【００８０】Ｎ型のＭＯＳＦＥＴの場合、浅いウェル領
域１３の¹¹Ｂ⁺の注入エネルギーが６０ＫｅＶで不純物
濃度のピークの深さが約０．２μｍになり、チャネルの
濃度に強く影響を及ぼすようになる。そのため６０Ｋｅ
Ｖ未満では、浅いウェル領域の低抵抗化と低電圧駆動の
ための低閾値化の両立が困難になる。一方、浅いウェル
領域の¹¹Ｂ⁺の注入エネルギーが５００ＫｅＶで不純物
濃度のピークの深さが約１μｍになる。

【００８１】そのため、５００ＫｅＶより大きい場合、
溝型分離領域１５の深さを２μｍ以上にしなければなら
なくなり、また、表面付近の不純物濃度が非常に低くな
るため、それを補う注入が新たに必要となる。その上、
注入エネルギーが増するほどシリコン基板結晶へのダメ
ージが増えてオフリークが増大してしまう。それゆえ、
Ｎ型ＭＯＳＦＥＴの場合の浅いウェル領域の¹¹Ｂ⁺の注
入エネルギーは、６０ＫｅＶ以上５００ＫｅＶ以下が望
ましい。

【００８２】Ｐ型のＭＯＳＦＥＴの場合、浅いウェル領
域１３の³¹Ｐ⁺の注入エネルギーが１５０ＫｅＶで不純
物濃度のピークの深さが約０．２μｍになり、チャネル
の濃度に強く影響を及ぼすようになる。そのため１５０
ＫｅＶ未満では、浅いウェル領域の低抵抗化と低電圧駆
動のための低閾値化の両立が困難になる。一方、浅いウ
ェル領域の¹¹Ｂ⁺の注入エネルギーが９００ＫｅＶで不
純物濃度のピークの深さが約１μｍになる。

【００８３】そのため、９００ＫｅＶより大きい場合、
溝型分離領域１５の深さを２μｍ以上にしなければなら
なくなる。また、表面付近の不純物濃度が非常に低くな
るため、それを補う注入が新たに必要となる。その上、
注入エネルギーが増加するほどシリコン基板結晶へのダ
メージが増えてオフリーク電流が増大してしまう。それ
ゆえ、Ｐ型ＭＯＳＦＥＴの場合の浅いウェル領域の³¹Ｐ
⁺の注入エネルギーは、１５０ＫｅＶ以上９００ＫｅＶ
以下が望ましい。

【００８４】上記の製造方法によれば、浅いウェル領域
形成の際の¹¹Ｂ⁺イオン及び³¹Ｐ⁺イオンの注入量及び注
入エネルギーを制限することにより、シリコン基板結晶
へのダメージを制限することができる。また、濃度が最
大となる深さがチャネルより深くなるように注入エネル
ギーの下限を設定することにより、チャネル付近での不
純物濃度が低く抑えられる。

【００８５】したがって、ＰＮ接合での逆方向及び順方
向リーク電流を抑制することができ、ＭＯＳＦＥＴのオ
フリークを抑えることができ、かつ低電圧駆動に必要な
低閾値を実現できる。

【００８６】実施の形態２本発明の第２の実施の形態について、図１７〜２０に基
づいて説明すれば以下の通りである。

【００８７】図１７〜２０は、本発明の第２の実施の形
態である半導体装置の製法によって作成された半導体素
子を模式的に示す断面図である。図１７は平面図であ
り、図１８は図１７の切断面線Ａ−Ａ’から見た断面図
であり、図１９は図１７の切断面線Ｂ−Ｂ’から見た断
面図であり、図２０は図１７の切断面線Ｃ−Ｃ’から見
た断面図である。なお、図１７ではシリサイド化された
領域、層間絶縁膜及び上部メタル配線を、図１８、１９
では上部メタル配線を、図２０では層間絶縁膜及び上部
メタル配線を省略している。

【００８８】この半導体素子２は、前記半導体素子１に
フィールド酸化膜２８が加わったもので、上記半導体素
子１の形成過程中、溝型分離領域１５の形成後にフィー
ルド酸化膜２８を形成して作成した。溝型分離領域１５
を形成する場合、その幅を基板上の場所に応じて変える
ことは困難である。したがって、大きな幅の素子分離領
域を形成する必要がある場合には、フィールド酸化膜２
８を形成することが有効となる。これにより、素子分離
に要する面積が小さい溝型分離領域と、大きな幅のフィ
ールド酸化膜を必要に応じて混在させることにより、素
子分離に要する面積を最小限に抑えることが可能にな
る。なお、フィールド酸化膜２８の形成により、浅いウ
ェル領域１３の形成のため不純物注入によるシリコン基
板結晶へのダメージ等に影響はなく、得られるＭＯＳＦ
ＥＴ素子の特性は前記半導体素子１の場合と変わらな
い。

【００８９】したがって、この場合もまた、ウェル領域
形成の際の¹¹Ｂ⁺イオン及び³¹Ｐ⁺イオンの注入量及び注
入エネルギーを制限することにより、シリコン基板結晶
へのダメージを制限することができる。また、濃度が最
大となる深さがチャネルより深くなるように注入エネル
ギーの下限を設定することにより、チャネル付近での不
純物濃度が低く抑えられる。したがって、ＰＮ接合での
逆方向及び順方向リーク電流を抑制することができ、Ｍ
ＯＳＦＥＴのオフリークを抑えることができ、かつ低電
圧駆動に必要な低閾値を実現できる。

【００９０】本発明の第１の実施の形態又は第２の実施
の形態である半導体装置の製法で形成されたＭＯＳＦＥ
Ｔを用いたリングオッシレーターの１段当たりの遅延時
間のグラフを図２６に示す。バルク基板を用いたダイナ
ミック閾値動作トランジスタの動作電圧として適当な
０．５Ｖ動作のとき、１段当たりの遅延時間は約１×１
０^-10秒となる。この遅延時間には、上述の接合容量に
よるものの他に、ゲート容量や配線容量が寄与してい
る。時定数τは、この遅延時間に比べて十分に小さいこ
とが望ましい。したがって、Ｎ型及びＰ型ＭＯＳＦＥＴ
の時定数τが５×１０^-11秒以下であることが望まし
い。

【００９１】実施の形態３本発明の第３の実施の形態について、図２１〜図２３に
基づいて説明すれば以下の通りである。図２１〜２３
は、本発明の第３の実施の形態である半導体装置の製法
によって作成された半導体素子を模式的に示す図であ
る。図２１は平面図であり、図２２は図２１の切断面線
Ａ−Ａ’から見た断面図であり、図２３は図２１の切断
面線Ｂ−Ｂ’から見た断面図である。なお、図２１では
シリサイド化された領域、層間絶縁膜及び上部メタル配
線を、図２２、２３では上部メタル配線を省略してい
る。

【００９２】この半導体素子は、前記実施の形態の半導
体素子とは、ソース領域及びドレイン領域が積み上げ型
になっている点で異なっている。この素子の形成手順を
下記する。

【００９３】ゲート電極の作成までは、前記実施の形態
の半導体素子１と同様の手順で形成する。次に、ゲート
電極の側壁に、シリコン窒化膜からなるサイドウォール
スペーサー２９を形成した。更に、サイドウォールスペ
ーサー２９の側壁にポリシリコンからなるサイドウォー
ルスペーサーを形成した。このポリシリコンからなるサ
イドウォールスペーサーは、サイドウォールスペーサー
２９により、ゲート電極１９と電気的に絶縁されてい
る。この時点では、ポリシリコンからなるサイドウォー
ルスペーサーは、ゲート電極の周囲を環状に取り囲んで
いる。

【００９４】次に、レジストからなるマスクを用いて、
ポリシリコンからなるサイドウォールスペーサーの２箇
所をエッチングで除去する。更に、ポリシリコンからな
るサイドウォールスペーサーに、ソース領域及びドレイ
ン領域形成のためのイオン注入及び不純物の活性化のた
めのアニールを行うことにより、積上げ型のソース領域
３０及びドレイン領域３１を形成した。

【００９５】なお、ポリシリコンからなるサイドウォー
ルスペーサーのエッチングによりゲート電極１９の一部
とその下のゲート酸化膜１８も同時に除去され浅いウェ
ル領域１３が露出した部分にも、ソース領域及びドレイ
ン領域形成のための不純物イオンが注入され、後のアニ
ールにより不純物濃度の濃い領域２３も形成された。な
お、不純物濃度の濃い領域２３は、浅いウェル領域１３
と同じ導電型であり、逆極性の素子のソース領域及びド
レイン領域形成のための不純物イオン注入時に同時に注
入された。次に、シリサイド化工程を行い、ゲート電極
１９と浅いウェル領域１３をオーミック接続した。その
後、前記実施の形態の半導体素子１と同様の手順でコン
タクト工程及びメタル工程を行った。上記工程により、
半導体素子３を形成した。

【００９６】ソース領域及びドレイン領域を積上げ型に
することにより、ソース領域及びドレイン領域と浅いウ
ェル領域の接合の深さを浅くすることが容易となる。こ
れは、ポリシリコン中の不純物の拡散速度が、単結晶中
よりもはるかに大きいためである。このため、短チャネ
ル効果の少ない素子を容易に作成することが可能とな
る。更に、ソース領域及びドレイン領域の面積を大幅に
縮小することができる。例えば、前記実施の形態の半導
体素子１では、コンタクト形成時のマージンを考慮する
と、ソース領域及びドレイン領域の幅を、最小加工寸法
の３倍程度にする必要がある。これに対して、ソース領
域及びドレイン領域を積上げ型にした場合、最小加工寸
法の２／３倍程度まで幅を縮小することが可能である。
これにより、ソース領域及びドレイン領域と浅いウェル
領域の接合容量は、約２／９倍に大幅に減少する。一
方、この構造では、浅いウェル領域のゲート長方向の長
さが、半導体素子１と比べて、１／３程度に縮小され
る。このため、実施の形態１及び２の場合と同じ条件で
浅いウェル領域形成のためのイオン注入を行うと、浅い
ウェル領域の抵抗が約３倍高くなる。しかしながら、Ｃ
の中で、ソース領域及びドレイン領域と浅いウェル領域
の接合容量が支配的であれば、トータルとして時定数τ
は減少する。

【００９７】実施の形態４本発明の第４の実施の形態について、図２４〜図２６に
基づいて説明すれば以下の通りである。

【００９８】図２４及び図２５は、本発明の第１の実施
の形態又は第２の実施の形態である半導体装置の製法で
形成されるＭＯＳＦＥＴ素子の、浅いウェル領域１３の
シート抵抗に対して、接合容量と浅いウェル領域の抵抗
の積である時定数をプロットしたグラフをあらわす。図
２４はＮ型のＭＯＳＦＥＴの、図２５はＰ型のＭＯＳＦ
ＥＴの時定数のグラフを示す。ここで、容量Ｃは、ソー
ス領域１６と浅いウェル領域１３の接合容量Ｃｓ、ドレ
イン領域１７と浅いウェル領域１３の接合容量Ｃｄ、ゲ
ート空乏層容量Ｃｄｅｐ、浅いウェル領域１３と深いウ
ェル領域１２の接合容量Ｃｓｗ／ｄｗの和である。接合
容量Ｃと浅いウェル領域の抵抗Ｒの積τは時間の次元を
もち、ＣＭＯＳ回路の状態が遷移するとき接合容量Ｃを
充電するのに要する時間の目安となり、全体の遅延時間
に寄与する。容量Ｃは、実際のＭＯＳＦＥＴ素子では非
常に小さい値であるので、次の方法により、容量Ｃを求
めた。まず、このＭＯＳＦＥＴと同じ不純物プロファイ
ルと同じ不純物プロファイルを持つ大面積のソース領
域、ドレイン領域、浅いウェル領域及び深いウェル領域
を形成する。それぞれの接合容量を測定し、この容量を
実際のＭＯＳＦＥＴ素子の接合の面積に換算することに
より容量Ｃを求めた。図２４及び図２５は、ゲート長が
０．２５μｍで、ゲート幅が２．５μｍの場合について
プロットしている。

【００９９】Ｎ型及びＰ型ＭＯＳＦＥＴのいずれの場合
も浅いウェル領域１３のシート抵抗Ｒｗが増加すると時
定数τも増加し、Ｒｗが１０ｋΩ／□のときτは約５×
１０ ^-11秒になる。この時浅いウェル領域の抵抗Ｒは約
１００ｋΩである。

【０１００】注入量が増すにつれて、浅いウェル領域の
シート抵抗が減少し、時定数も小さくなっているが、Ｐ
型及びＮ型のいずれの浅いウェル領域の場合も、不純物
イオンの注入量が１×１０¹⁴ｃｍ^-2に達すると、素子の
オフリークが急激に増大した。従って、本実施の形態の
条件で形成した素子においては、浅いウェル領域のシー
ト抵抗を、Ｎ型ＭＯＳＦＥＴの場合は４００〜１０００
０Ωとし、Ｐ型ＭＯＳＦＥＴの場合は３００〜１０００
０Ωとするのが好ましい。従って、図２４及び２５よ
り、本実施の形態の条件で形成した素子は、τを６×１
０^-12〜５×１０^- ¹¹秒とするのが好ましい。但し、浅い
ウェル領域形成のための熱処理を、溝型の素子分離領域
の形成時の熱処理と兼ねれば、イオン注入による結晶欠
陥を回復させることができると共に、浅いウェル領域を
低抵抗化ことが可能となる。

【０１０１】なお、実施の形態３の積上げ型のソース領
域及びドレイン領域を用いた素子では、実施の形態１及
び２の素子に比べて、大幅にＣを小さくすることができ
る。即ち、実施の形態１及び２の素子の場合は、ソース
領域及びドレイン領域の幅が最小加工寸法の約３倍必要
なのに対して、実施の形態３の素子では約２／３倍でよ
いからである。そのため、ＣｄｅｐがＣに比べて無視で
きるとき、実施の形態３の素子では、実施の形態１及び
２の素子に比べて、Ｃが約２／９倍となり、Ｒは約９／
２倍の大きさまで許容される。

【０１０２】このようにして、ゲート電極の電位の変化
がウェル領域に伝播する時間の目安となる時定数τを十
分に小さくすることができ、ダイナミック閾値トランジ
スタの基板バイアス効果を十分に引き出し、低動作電圧
での高速動作が可能となる。

【０１０３】

【発明の効果】本発明の半導体装置及びその製造方法に
よれば、バルク基板を用いたダイナミック閾値トランジ
スタにおいて、浅いウェル領域の設計の最適条件を提供
することが可能となる。そのため、デバイス設計コスト
削減、熱処理プロセスの削減、過剰なイオン注入量の削
減による作業行程の短縮等によるトータルコスト削減効
果がある。また、不純物注入によるシリコン基板結晶へ
のダメージを制限することができ、かつ濃度が最大とな
る深さがチャネルより深くなるため、チャネル付近での
不純物濃度が低く抑えられる。従って、ＰＮ接合での逆
方向及び順方向リーク電流が抑制され、ＭＯＳＦＥＴの
オフリークを抑えることができ、かつ低電圧駆動に必要
な低閾値をもつ高性能なＭＯＳＦＥＴ素子が実現され
る。

【０１０４】更に、本発明の半導体装置によれば、ゲー
ト電極の電位の変化がウェル領域を伝播する時間の目安
となるＣＲ時定数を、ゲート容量、配線容量、配線抵抗
等の他の遅延要因に比べて十分小さくすることができ
る。したがって、ダイナミック閾値トランジスタの基板
バイアス効果を十分に引き出すことが可能になり、低動
作電圧での高速動作が可能な高性能なＭＯＳＦＥＴ素子
が実現される。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体素子の製造
方法で作成した半導体素子の平面図である。

【図２】図１の切断面線Ａ−Ａ’から見た断面図であ
る。

【図３】図１の切断面線Ｂ−Ｂ’から見た断面図であ
る。

【図４】図１の切断面線Ｃ−Ｃ’から見た断面図であ
る。

【図５】図１で示すＮ型の半導体素子の、浅いウェル領
域形成の際の¹¹Ｂ⁺イオンの注入量が１×１０¹⁴ｃｍ^-2
の場合の動作特性を示すグラフである。

【図６】図１で示すＮ型の半導体素子の、浅いウェル領
域形成の際の¹¹Ｂ⁺イオンの注入量が５×１０¹³ｃｍ^-2
の場合の動作特性を示すグラフである。

【図７】図１で示すＮ型の半導体素子の、浅いウェル領
域形成の際の¹¹Ｂ⁺イオンの注入量が１×１０¹³ｃｍ^-2
の場合の動作特性を示すグラフである。

【図８】図１で示すＮ型の半導体素子の、浅いウェル領
域形成の際の¹¹Ｂ⁺イオンの注入量が５×１０¹²ｃｍ^-2
の場合の動作特性を示すグラフである。

【図９】図１で示すＰ型の半導体素子の、浅いウェル領
域形成の際の³¹Ｐ⁺イオンの注入量が１×１０¹⁴ｃｍ^-2
の場合の動作特性を示すグラフである。

【図１０】図１で示すＰ型の半導体素子の、浅いウェル
領域形成の際の³¹Ｐ⁺イオンの注入量が５×１０¹³ｃｍ
^-2の場合の動作特性を示すグラフである。

【図１１】図１で示すＰ型の半導体素子の、浅いウェル
領域形成の際の³¹Ｐ⁺イオンの注入量が１×１０¹³ｃｍ
^-2の場合の動作特性を示すグラフである。

【図１２】図１で示すＰ型の半導体素子の、浅いウェル
領域形成の際の³¹Ｐ⁺イオンの注入量が５×１０¹²ｃｍ
^-2の場合の動作特性を示すグラフである。

【図１３】図１で示すＮ型の半導体素子の、浅いウェル
領域形成の際のイオン注入量に対するソース領域及びド
レイン領域と浅いウェル領域の接合の逆方向電流を示す
グラフである。

【図１４】図１で示すＰ型の半導体素子の、浅いウェル
領域形成の際のイオン注入量に対するソース領域及びド
レイン領域と浅いウェル領域の接合の逆方向電流を示す
グラフである。

【図１５】図１で示すＮ型の半導体素子の、浅いウェル
領域形成の際のイオン注入量に対するソース領域及びド
レイン領域と浅いウェル領域の接合の順方向電流を示す
グラフである。

【図１６】図１で示すＰ型の半導体素子の、浅いウェル
領域形成の際のイオン注入量に対するソース領域及びド
レイン領域と浅いウェル領域の接合の順方向電流を示す
グラフである。

【図１７】本発明の実施の第２の形態の半導体素子の製
造方法で作成した半導体素子の平面図である。

【図１８】図１７の切断面線Ａ−Ａ’から見た断面図で
ある。

【図１９】図１７の切断面線Ｂ−Ｂ’から見た断面図で
ある。

【図２０】図１７の切断面線Ｃ−Ｃ’から見た断面図で
ある。

【図２１】本発明の実施の第３の形態の半導体素子の製
造方法で作成した半導体素子の平面図である。

【図２２】図２１の切断面線Ａ−Ａ’から見た断面図で
ある。

【図２３】図２１の切断面線Ｂ−Ｂ’から見た断面図で
ある。

【図２４】図１で示すＮ型の半導体素子の浅いウェル領
域のシート抵抗に対する、浅いウェル領域のシート抵抗
と接合容量の積である時定数の関係を示すグラフであ
る。

【図２５】図１で示すＰ型の半導体素子の浅いウェル領
域のシート抵抗に対する、浅いウェル領域のシート抵抗
と接合容量の積である時定数の関係を示すグラフであ
る。

【図２６】図１で示す半導体素子で構成されたリングオ
ッシレーターの１段当たりの遅延時間を示すグラフであ
る。

【図２７】従来技術のＳＯＩ基板を用いたダイナミック
閾値動作トランジスタを示す断面図である。

【図２８】従来技術のバルク基板を用いたダイナミック
閾値動作トランジスタを示す断面図である。

【図２９】ゲート電極に与えられた電位が、浅いウェル
領域に伝わる時定数τを説明する概念図である。

【符号の説明】

１、２、３半導体装置１１、１１１、２１１半導体基板１２、２１２、３１１深いウェル領域１３、２１３、３１２浅いウェル領域１４、２１４高濃度埋込領域１５、２１５溝型分離領域１６、１１４、２１６、３１３ソース領域１７、１１５、２１７、３１４ドレイン領域１８、１１６、２１８、３１５ゲート絶縁膜１９、１１７、２１９、３１６ゲート電極２０層間絶縁膜２１、２２、２５、２７コンタクト孔２３、２６不純物の濃い領域２４シリサイド化された領域２８フィールド酸化膜２９シリコン窒化膜のサイドウォールぺーサー３０積上げ型のソース領域３１積上げ型のドレイン領域１１２埋め込み酸化膜層１１３ボディ３１７ゲート入力端子３１８ソース領域と浅いウェル領域との接合から伸び
る空乏層領域３１９ドレイン領域と浅いウェル領域との接合から伸
びる空乏層領域３２０ゲート空乏層領域３２１浅いウェル領域と深いウェル領域との接合から
伸びる空乏層領域３２２ソース入力端子３２３ドレイン出力端子３２４深いウェル領域の端子３２５電荷反転層３２６ソース領域と浅いウェル領域との接合から伸び
る空乏層による容量３２７ドレイン領域と浅いウェル領域との接合から伸
びる空乏層による容量３２８ゲート空乏層容量３２９ゲート容量３３０浅いウェル領域と深いウェル領域との接合から
伸びる空乏層による容量３３１浅いウェル領域の抵抗３３２ゲート電極の抵抗

Claims

【特許請求の範囲】

【請求項１】半導体基板と、半導体基板内に形成され
た第１導電型のウェル領域と、半導体基板内かつ第１導
電型のウェル領域上に形成された第２導電型のウェル領
域と、第２導電型のウェル領域を隣接する第２導電型の
ウェル領域と電気的に分離するための溝型分離領域と、
第２導電型のウェル領域の表面層に形成された第１導電
型のソース領域及びドレイン領域と、ソース領域とドレ
イン領域間に形成されたチャネル領域と、チャネル領域
上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成
され、第２導電型のウェル領域に電気的に接続されたゲ
ート電極を備え、第２導電型のウェル領域とソース領域
及びドレイン領域との間の接合容量、第２導電型のウェ
ル領域と第１導電型のウェル領域との間の接合容量、及
び第２導電型のウェル領域とチャネル領域中に形成され
る反転層との間の静電容量の和Ｃと、第２導電型のウェ
ル領域の電気抵抗Ｒとの積τ（＝ＣＲ）が５×１０^-11
秒以下であることを特徴とする半導体装置。
【請求項２】 τが６×１０^-12〜５×１０^-11秒である
請求項１に記載の半導体装置。
【請求項３】半導体基板と、半導体基板内に形成され
た第１導電型のウェル領域と、半導体基板内かつ第１導
電型のウェル領域上に形成された第２導電型のウェル領
域と、第２導電型のウェル領域を隣接する第２導電型の
ウェル領域と電気的に分離するための溝型分離領域と、
第２導電型のウェル領域の表面層に形成された第１導電
型のソース領域及びドレイン領域と、ソース領域とドレ
イン領域間に形成されたチャネル領域と、チャネル領域
上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成
され、第２導電型のウェル領域に電気的に接続されたゲ
ート電極を備え、第２導電型のウェル領域が、１０ｋΩ
／□以下のシート抵抗を有することを特徴とする半導体
装置。
【請求項４】シート抵抗が、３００Ω／□〜１０ｋΩ
／□である請求項３に記載の半導体装置。
【請求項５】ソース領域及びドレイン領域が、積上げ
型の構造を有する請求項１〜４のいずれか１つに記載の
半導体装置。
【請求項６】請求項１〜５のいずれか１つに記載の半
導体装置の製造方法であって、第２導電型のウェル領域
が、イオン注入工程と注入された不純物イオンを活性化
させるための熱処理工程を経ることにより形成され、
（１）イオン注入工程が、溝型分離領域の形成後ゲート
絶縁膜の形成前に、第２導電型の不純物イオンとして¹¹
Ｂ⁺イオンのとき、注入エネルギーとして６０〜５００
ＫｅＶ、注入量として１×１０¹⁴ｃｍ^-2未満の条件下、
又は第２導電型の不純物イオンとして³¹Ｐ⁺イオンのと
き、注入エネルギーとして１３０〜９００ＫｅＶ、注入
量として１×１０¹⁴ｃｍ^-2未満の条件下で行われ、
（２）熱処理工程が、ゲート絶縁膜の形成時及びソース
領域とドレイン領域形成時の熱処理工程と同時に行われ
ることを特徴とする半導体装置の製造方法。
【請求項７】請求項１〜５のいずれか１つに記載の半
導体装置の製造方法であって、第２導電型のウェル領域
が、イオン注入工程と注入された不純物イオンを活性化
させるための熱処理工程とを経ることにより形成され、
かつ両工程が溝型分離領域の形成後ゲート絶縁膜の形成
前に行われ、（１）イオン注入工程が、第２導電型の不
純物イオンとして¹¹Ｂ⁺イオンのとき、注入エネルギー
として６０〜５００ＫｅＶ、注入量として２×１０¹⁴ｃ
ｍ^-2未満の条件下、又は第２導電型の不純物イオンとし
て³¹Ｐ⁺イオンのとき、注入エネルギーとして１３０〜
９００ＫｅＶ、注入量として２×１０¹⁴ｃｍ^-2未満の条
件下で行われ、（２）熱処理工程が、９００〜１１００
℃の温度で行われることを特徴とする半導体装置の製造
方法。
【請求項８】請求項１〜５のいずれか１つに記載の半
導体装置の製造方法であって、第２導電型のウェル領域
が、イオン注入工程と注入された不純物イオンを活性化
させるための熱処理工程とを経ることにより形成され、
（１）イオン注入工程が、溝型分離領域の形成前に、第
２導電型の不純物イオンとして¹¹Ｂ⁺イオンのとき、注
入エネルギーとして６０〜５００ＫｅＶ、注入量として
４×１０¹⁴ｃｍ^-2未満の条件下、又は第２導電型の不純
物イオンとして³¹Ｐ⁺イオンのとき、注入エネルギーと
して１３０〜９００ＫｅＶ、注入量として４×１０¹⁴ｃ
ｍ^-2未満の条件下で行われ、（２）熱処理工程が、１０
００〜１１５０℃の温度で行われる溝型分離領域の形成
時の熱処理と同時に行われることを特徴とする半導体装
置の製造方法。
【請求項９】請求項１〜５のいずれか１つに記載の半
導体装置の製造方法であって、第２導電型のウェル領域
が、イオン注入工程と注入された不純物イオンを活性化
させるための熱処理工程とを経ることにより形成され、
（１）イオン注入工程が、溝型分離領域の形成前に、第
２導電型の不純物イオンとして¹¹Ｂ⁺イオンのとき、注
入エネルギーとして６０〜５００ＫｅＶ、注入量として
１×１０¹⁴ｃｍ^-2未満の条件下、又は第２導電型の不純
物イオンとして³¹Ｐ⁺イオンのとき、注入エネルギーと
して１３０〜９００ＫｅＶ、注入量として１×１０¹⁴ｃ
ｍ^-2未満の条件下で行われ、（２）熱処理工程が、８０
０〜１０００℃の温度で行われる溝型分離領域の形成時
の熱処理と同時に行われることを特徴とする半導体装置
の製造方法。
【請求項１０】イオン注入工程が、第２導電型の不純
物イオンとして¹¹Ｂ ⁺イオンのとき、注入エネルギーと
して８０〜３４０ＫｅＶ、注入量として３×１０¹²〜５
×１０¹³ｃｍ^-2の条件下、又は第２導電型の不純物イオ
ンとして³¹Ｐ ⁺イオンのとき、注入エネルギーとして２
００〜６５０ＫｅＶ、注入量として３×１０¹²〜５×１
０¹³ｃｍ^-2の条件下で行われる請求項６〜９のいずれか
１つに記載の製造方法。
【請求項１１】ソース領域及びドレイン領域が積上げ
型の構造を有し、これら領域が、ゲート電極の側壁に非
導電性のサイドウォールスペーサを介して、ポリシリコ
ンからなる所望形状のサイドウォールスペーサーを形成
し、ポリシリコンからなるサイドウォールスペーサーに
不純物イオンを注入することにより形成される請求項６
〜１０のいずれか１つに記載の製造方法。