CN103915386B - Cmos晶体管及其形成方法 - Google Patents

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Abstract

一种CMOS晶体管及其形成方法，所述CMOS晶体管的形成方法包括：提供半导体衬底，所述半导体衬底表面具有伪栅极，位于所述伪栅极两侧的半导体衬底内的源区和漏区，覆盖所述侧墙以及所述源区和漏区的第一介质层；去除所述NMOS区域和PMOS区域内的伪栅极，形成第一开口；在所述第一开口内形成功函数层和金属栅极；去除部分所述功函数层和金属栅极，形成第二开口；在所述第二开口内形成盖帽金属层；在所述盖帽金属层上形成第二介质层，所述第二介质层的表面与所述第一介质层的表面齐平。本发明的CMOS晶体管的形成方法可以防止栅极结构与源区和漏区上的插塞之间产生漏电流。

Description

CMOS晶体管及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种CMOS晶体管及其形成方法。
背景技术
MOS晶体管通过在栅极施加电压，调节通过沟道区域的电流来产生开关信号。但随着半导体技术的不断发展，MOS晶体管的特征尺寸不断缩小，MOS晶体管栅介质层的厚度也按等比例缩小的原则变的越来越薄。当所述栅介质层的厚度薄到一定程度后，其可靠性问题，尤其是与尺寸相关的击穿、热载流子效应、栅电极中的杂质向衬底的扩散等问题，将严重影响器件的稳定性和可靠性。当半导体技术进入45纳米以下节点时，氧化硅作为栅介质层已经达到其物理极限，利用高K栅介质层替代氧化硅栅介质层，可以在保持等效氧化厚度（EOT）不变的情况下大大增加其物理厚度，从而减小了栅极漏电流，另外，在高K栅介质层上形成金属栅极可以降低栅极的电阻值。
图1示出了现有技术的一种高K金属栅（HKMG）MOS晶体管的结构示意图。所述MOS晶体管包括：半导体衬底100；位于所述半导体衬底100上的栅极结构102，所述栅极结构102包括高K栅介质层和位于所述高K栅介质层上的金属栅极；位于所述栅极结构102两侧的侧墙103；位于所述栅极结构102两侧的半导体衬底100内的源/漏区（未示出）；与所述源/漏区电学连接的源/漏区插塞105；包覆所述栅极结构102、侧墙103和源/漏区插塞105的介质层101，所述介质层101的顶表面与所述栅极结构102和源/漏区插塞105的表面齐平。
随着MOS晶体管特征尺寸的缩小，栅极结构102和源/漏区插塞105之间的距离越来越小。在形成源/漏区插塞105的工艺中，光刻对准工艺的较小偏差，都可能导致栅极结构102和源/漏区插塞105之间接触，产生漏电流，导致MOS晶体管失效。
其他有高K金属栅MOS晶体管的形成方法还可以参考公开号为US2010052070A1的美国专利申请，其公开了一种后栅工艺（Gate-Last）形成高K金属栅MOS晶体管的方法。
发明内容
本发明解决的问题是现有技术栅极结构和源/漏区插塞之间存在漏电流。
为解决上述问题，本发明提供了一种CMOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底包括NMOS区域和PMOS区域，所述NMOS区域和PMOS区域内具有伪栅极，位于所述伪栅极两侧的侧墙，位于所述伪栅极两侧的半导体衬底内的源区和漏区，覆盖所述侧墙以及所述源区和漏区的第一介质层，所述第一介质层的表面与所述伪栅极表面齐平；去除所述NMOS区域和PMOS区域内的伪栅极，形成第一开口；在所述第一开口内形成功函数层和位于所述功函数层上的金属栅极；去除部分所述金属栅极和部分所述功函数层，形成第二开口；在所述第二开口内形成盖帽金属层；在所述盖帽金属层上形成第二介质层，所述第二介质层的表面与所述第一介质层的表面齐平。
可选的，所述在第一开口内形成功函数层和位于所述功函数层上的金属栅极的工艺包括：在所述第一开口内形成通用功函数层和位于所述通用功函数层上的PMOS功函数层；去除所述NMOS区域的PMOS功函数层，去除所述PMOS区域的部分PMOS功函数层和部分通用功函数层；在所述PMOS区域和NMOS区域形成NMOS功函数层；在所述NMOS功函数层上形成金属栅极。
可选的，还包括在所述通用功函数层上形成PMOS功函数层后，对所述PMOS功函数层进行离子注入，在所述PMOS功函数层内引入压缩应力。
可选的，所述通用功函数层为TiN层和TaAl层的堆叠结构，所述TaAl层位于所述TiN层上，所述TiN层具有压缩应力。
可选的，所述PMOS功函数层为TiN层，所述TiN层具有压缩应力。
可选的，所述NMOS功函数层为TiC层，所述TiC层具有拉伸应力。
可选的，所述金属栅极为钨层，所述钨层具有拉伸应力。
可选的，还包括：在所述NMOS功函数层上形成金属栅极前，在所述NMOS功函数层上形成阻挡层，所述阻挡层为TiN层。
可选的，所述去除NMOS区域的PMOS功函数层，去除PMOS区域的部分PMOS功函数层和部分通用功函数层的工艺包括：在所述PMOS区域的第一开口内形成覆盖所述PMOS功函数层的第一掩膜层，所述第一掩膜层的厚度小于所述第一开口的深度；以所述第一掩膜层为掩膜，刻蚀所述PMOS区域和NMOS区域的PMOS功函数层，暴露出所述通用功函数层；在所述NMOS区域的第一开口内形成覆盖所述通用功函数层的第二掩膜层，所述第二掩膜层的厚度与所述第一开口的深度相同；以所述第二掩膜层为掩膜，刻蚀所述PMOS区域和NMOS区域的通用功函数层；去除所述第一掩膜层和第二掩膜层。
可选的，所述第一掩膜层的厚度为所述第一开口深度的50%~70%。
可选的，所述盖帽金属层的材料为Ti、TiW或TiN。
可选的，还包括：在所述第二开口内形成盖帽金属层后，回刻蚀所述盖帽金属层，去除所述侧墙表面的盖帽金属层。
可选的，还包括位于所述伪栅极下的栅介质层。
可选的，所述栅介质层的材料为HfO2，HfSiO，HfSiON，HfTaO，HfZrO，Al2O3和ZrO2中的一种或几种。
可选的，还包括位于所述伪栅极下的伪栅介质层。
可选的，还包括去除所述伪栅介质层。
可选的，还包括在去除所述伪栅介质层后，在所述第一开口内形成栅介质层。
可选的，还包括形成位于所述源区和漏区上的插塞。
可选的，所述第二介质层的材料为Si3N4、SiO2、SiON或者SiOCN中的一种或几种。
对应的，本发明还提供了一种CMOS晶体管，所述CMOS晶体管采用上述CMOS晶体管的形成方法所形成。
与现有技术相比，本发明具有以下优点：
本发明实施例的CMOS晶体管的形成方法在去除NMOS区域和PMOS区域内的伪栅极形成第一开口后，在所述第一开口内形成功函数层和金属栅极，然后去除所述部分功函数层和部分金属栅极，形成第二开口，使所述功函数层和所述金属栅极的顶表面低于所述第一介质层的高度。进一步的在所述第二开口内形成盖帽金属层和第二介质层，所述第二介质层的表面与所述第一介质层的表面齐平。由于MOS晶体管的栅极结构的顶表面被所述第二介质层覆盖，与所述侧墙外的器件结构相隔离，在后续形成源区和漏区的插塞时，防止了栅极结构与源区和漏区的插塞之间产生漏电流。
进一步的，本发明实施例在所述第一开口内形成功函数层的工艺包括：在所述第一开口内形成通用功函数层和PMOS功函数层，所述PMOS功函数层覆盖所述通用功函数层；去除所述NMOS区域的PMOS功函数层，去除所述PMOS区域的部分PMOS功函数层和部分通用功函数层；在所述PMOS区域和NMOS区域形成NMOS功函数层。由于形成所述PMOS功函数层和所述NMOS功函数层同时在NMOS区域和PMOS区域形成，无需额外的光刻步骤来定义不同功函数层的形成位置，节省了工艺步骤，降低了制造成本。
进一步的所述PMOS功函数层具有压缩应力，所述NMOS功函数层具有拉伸应力，可以在PMOS晶体管的沟道区域引入压缩应力，提高空穴迁移率，在NMOS晶体管的沟道区域引入拉伸应力，提高电子迁移率。另外，由于PMOS区域内的第一开口内形成有PMOS功函数层，抬高了所述金属栅极，使所述金属栅极以及NMOS功函数层与PMOS晶体管的沟道区域较远，使所述金属栅极以及NMOS功函数层在NMOS晶体管的沟道区域引入拉伸应力的同时，减小了对PMOS晶体管的沟道区域的不利影响。
对应的，采用上述CMOS晶体管的形成方法形成的CMOS晶体管也具有防止栅极结构与源区和漏区插塞之间产生漏电流的优点。
附图说明
图1是现有技术的MOS晶体管的剖面结构示意图；
图2至图12是本发明实施例的CMOS晶体管的形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术在形成MOS晶体管的过程中，由于器件尺寸的缩小，栅极结构和源/漏区插塞之间的距离越来越小，容易在栅极结构和源/漏区插塞之间产生漏电流。
本发明的发明人研究了现有技术形成HKMG结构的MOS晶体管的工艺过程发现，现有技术所形成的MOS晶体管的栅极结构顶表面与侧墙的顶表面齐平，在光刻形成源/漏区插塞的过程中，若光刻工艺出现偏差，容易导致栅极结构和源/漏区插塞之间接触，产生漏电流。如果在MOS晶体管的制造工艺中，使所述栅极结构的顶表面低于侧墙的顶表面，并通过介质层将栅极结构与侧墙外器件结构隔离，则可以防止漏电流的产生。
基于以上研究，本发明的发明人提出了一种CMOS晶体管的形成方法，在去除伪栅极之后，在所述第一开口内形成功函数层和金属栅极，通过刻蚀工艺去除部分金属栅极和功函数层，使金属栅极和功函数层的顶表面低于栅极结构两侧的侧墙的顶表面，然后再形成盖帽金属层和第二介质层，由于金属栅极和功函数层的侧壁被所述侧墙包覆，且顶表面被所述第二介质层覆盖，因此所述金属栅极和功函数层与所述侧墙外的器件结构相隔离，防止了金属栅极和功函数层与后续形成的源/漏区插塞之间产生漏电流。
下面结合附图详细地描述具体实施例，上述的目的和本发明的优点将更加清楚。
请参考图2，提供半导体衬底200，所述半导体衬底200包括NMOS区域和PMOS区域，所述NMOS区域和PMOS区域内具有伪栅极202，位于所述伪栅极202两侧的侧墙203，位于所述伪栅极202两侧的半导体衬底200内的源区和漏区（未示出），覆盖所述侧墙203以及所述源区和漏区的第一介质层204，所述第一介质层204的表面与所述伪栅极202表面齐平。
所述半导体衬底200可以是硅或者绝缘体上硅（SOI），所述半导体衬底200也可以是锗、锗硅、砷化镓或者绝缘体上锗。所述半导体衬底200包括NMOS区域和PMOS区域，所述NMOS区域用于在其内形成NMOS晶体管，所述NMOS区域的源区和漏区掺杂有N型杂质，所述PMOS区域用于在其内形成PMOS晶体管，所述PMOS晶体管的源区和漏区掺杂有P型杂质。所述NMOS晶体管和PMOS晶体管可以为平面MOS晶体管也可以是鳍式场效应晶体管（Fin FET）。
本实施例中，还包括位于所述NMOS区域和PMOS区域之间的隔离结构201。所述隔离结构201为浅沟槽隔离结构（STI），用于将所述半导体衬底200内的有源区域隔离起来，所述浅沟槽隔离结构201的材料为氧化硅，所述浅沟槽隔离结构的形成方法可以参考现有工艺，在此不再赘述。
所述第一介质层204覆盖所述侧墙203、源区和漏区，所述第一介质层204用于隔离NMOS区域和PMOS区域的栅极结构，所述第一介质层204的材料可以为氧化硅、氮化硅或者氮氧化硅等。
本实施例中，还包括位于所述伪栅极202下的伪栅介质层（未示出）。所述伪栅极的材料为多晶硅，所述伪栅介质层的材料为氧化硅。所述伪栅极202在后栅工艺中，用于减少后续形成的金属栅极的热预算，有利于调节MOS晶体管的阈值电压。后续工艺中去除所述伪栅极202和伪栅介质层后，在原伪栅极202和伪栅介质层的位置依次形成高介电常数的栅介质层和金属栅极。
在另一实施例中，还包括位于所述伪栅极下的栅介质层，所述伪栅极的材料为多晶硅，所述栅介质层的材料高介电常数的介质层，例如可以为HfO2，HfSiO，HfSiON，HfTaO，HfZrO，Al2O3和ZrO2中的一种或几种。后续在去除伪栅极时，只需去除所述伪栅极，保留栅介质层，然后在原伪栅极的位置形成金属栅极。
请参考图3，去除所述NMOS区域和PMOS区域内的伪栅极202（参考图2），形成第一开口205。
本实施例中，还包括了位于所述伪栅极202下的伪栅介质层，在去除所述NMOS区域和PMOS区域内的伪栅极202的同时，去除所述伪栅介质层。在去除伪栅极202和伪栅介质层，形成第一开口205后，后续在所述第一开口205内形成栅介质层和金属栅极。
在另一实施例中，还包括了位于所述伪栅极下的栅介质层，在去除所述NMOS区域和PMOS区域内的伪栅极后，保留所述栅介质层。所述栅介质层的材料为高介电常数材料，例如可以为HfO2，HfSiO，HfSiON，HfTaO，HfZrO，Al2O3和ZrO2中的一种或几种。在去除所述伪栅极，形成第一开口后，后续在所述第一开口只需形成金属栅极，无需在形成栅介质层。
请参考图4，在所述第一开口205内形成栅介质层206。
本实施例中，在去除所述伪栅极202（请参考图2）的同时去除了所述伪栅介质层，因此形成第一开口205后，需在所述第一开口205内形成栅介质层206。所述栅介质层206的材料为高介电常数材料，例如可以为HfO2，HfSiO，HfSiON，HfTaO，HfZrO，Al2O3和ZrO2中的一种或几种。高介电常数介质层作为栅介质层，可以在保持等效氧化层厚度（EOT）不变的情况下大大增加栅介质层的厚度，从而可以减小栅极漏电流。
请参考图5，在所述第一开口205内形成通用功函数层207和位于所述通用功函数层207上的PMOS功函数层208。
具体的，采用化学气相沉积或者原子层沉积工艺在所述第一开口205内形成通用功函数层207。本实施例中，所述通用功函数层207为TiN层和TaAl层的堆叠结构，所述TaAl层位于所述TiN层上，所述TiN层具有压缩应力。由于栅介质层206与后续形成的金属栅极与半导体材料相比，功函数调节困难，导致阈值电压调节困难，而通过选取适当的材料可以获得不同功函数的功函数层，因此形成通用功函数层207有利于调节后续形成的PMOS晶体管和NMOS晶体管的阈值电压。且所述TiN层具有压缩应力，可以在PMOS晶体管的沟道区域引入压缩应力，提高空穴迁移率。
在形成通用功函数层207后，采用化学气相沉积或者原子层沉积工艺在所述通用功函数层207上形成PMOS功函数层208。所述PMOS功函数层208为TiN层，所述TiN层具有压缩应力。由于此步骤中所述PMOS功函数层208同时在PMOS区域和NMOS区域形成，无需额外的光刻工艺来定义PMOS功函数层208的位置，节省了工艺步骤。另外，所述PMOS功函数层208具有压缩应力，可以进一步的在PMOS晶体管的沟道区域引入压缩应力，提高空穴迁移率。
在另一实施例中，在所述第一开口205内形成通用功函数层207和PMOS功函数层208后，对所述PMOS功函数层208进行离子注入，在所述PMOS功函数层208内引入压缩应力。对材料层进行离子注入引入压缩应力的工艺可参考现有技术，在此不再赘述。通过对PMOS功函数层208的离子注入可以提高PMOS功函数层208的压缩应力，进一步提高在PMOS晶体管的沟道区域引入的压缩应力，提高空穴迁移率。
请参考图6，在所述PMOS区域的第一开口205内形成覆盖所述PMOS功函数层208的第一掩膜层209，以所述第一掩膜层209为掩膜，刻蚀PMOS区域和NMOS区域的PMOS功函数层208，暴露出所述通用功函数层207。
本实施例中，通过光刻等工艺在PMOS区域的第一开口205内形成第一光刻胶层，回刻蚀所述第一光刻胶层，通过控制刻蚀时间控制第一光刻胶层的厚度，使所述第一光刻胶层的厚度小于所述第一开口205的深度，所述第一光刻胶层构成第一掩膜层209。本实施例中，所述第一掩膜层209的厚度为所述第一开口205深度的50%~70%。由于所述第一掩膜层209仅位于所述PMOS区域的第一开口205内，且所述第一掩膜层209的厚度小于所述第一开口205的深度，当以所述第一掩膜层209为掩膜刻蚀所述PMOS区域和NMOS区域的PMOS功函数层，暴露出所述通用功函数层207后，仅所述PMOS区域的第一开口205的底部和部分侧壁保留有所述PMOS功函数层208，可以减小所述PMOS功函数层208对后续形成于NMOS区域的NMOS晶体管的影响。
请参考图7，在所述NMOS区域的第一开口205内形成覆盖所述通用功函数层207的第二掩膜层210，以所述第二掩膜层210为掩膜，刻蚀所述PMOS区域和NMOS区域的通用功函数层207，去除所述第一掩膜层209和第二掩膜层210。
本实施例中，通过光刻工艺在NMOS区域的第一开口205内形成第二掩膜层210，所述第二掩膜层210的材料为光刻胶，所述第二掩膜层210的厚度与所述第一开口205的深度相同。以所述第二掩膜层210为掩膜，刻蚀所述PMOS区域和NMOS区域的通用功函数层207，直至暴露出所述栅介质层206。由于所述PMOS区域的第一开口205的底部和部分侧壁被所述第一掩膜层209覆盖，所述NMOS区域的第一开口205的底部和侧壁被所述第二掩膜层210覆盖，刻蚀后仅上述区域的通用功函数层207保留，其余区域的通用功函数层207被去除。由于所述第一掩膜层209和第二掩膜层210的材料均为光刻胶，使用等离子灰化工艺去除所述第一掩膜层209和第二掩膜层210。
请参考图8，在所述PMOS区域和NMOS区域形成NMOS功函数层211。
具体的，采用化学气相沉积或者原子层沉积工艺在所述PMOS区域和NMOS区域形成NMOS功函数层211，所述NMOS功函数层211覆盖所述第一开口205的底部和侧壁。本实施例中，所述NMOS功函数层211为TiC层，所述TiC层具有拉伸应力。所述NMOS功函数层211同时在PMOS区域和NMOS区域形成，无需额外的光刻工艺来定义NMOS功函数层211的位置，节省了工艺步骤。由于所述NMOS功函数层211具有拉伸应力，可以在NMOS晶体管的沟道区域引入拉伸应力，提高电子迁移率。且由于所述PMOS区域的第一开口201的底部和侧壁的下半部分被所述PMOS功函数层208覆盖，所述NMOS功函数211距离PMOS晶体管的沟道区域较远，对所述PMOS晶体管的沟道区域影响较小。
请参考图9，在所述NMOS功函数层211上形成阻挡层212。
本实施例中，采用化学气相沉积或者原子层沉积工艺在所述NMOS功函数层上形成阻挡层212，所述阻挡层212的材料为TiN。所述阻挡层212可以防止后续形成的金属栅极与NMOS功函数211之间的原子扩散，且所述阻挡层212还可以作为势垒层，用于调节后续形成的金属栅极与NMOS功函数层211之间的势垒差。
请参考图10，在所述阻挡层212上形成金属栅极213。
本实施例中，采用物理气相沉积或者化学气相沉积工艺在所述阻挡层212上形成金属栅极213，所述金属栅极213为钨层，所述钨层具有拉伸应力。由于所述金属栅极213具有拉伸应力，可以在NMOS晶体管的沟道区域引入拉伸应力，提高载流子迁移率。另外，由于在PMOS区域的第一开口205内具有PMOS功函数层208，所述PMOS功函数层208将所述金属栅极213抬高，因此，与NMOS区域的金属栅极213相比，PMOS区域的金属栅极213距离晶体管的沟道区域更远，金属栅极213的拉伸应力对PMOS晶体管的影响较小。
在其他实施例中，没有形成所述阻挡层，在形成所述金属栅极后，所述金属栅极位于所述NMOS功函数层上，所述金属栅极具有拉伸应力，同样可以提升NMOS晶体管的电子迁移率。
请参考图11，去除部分功函数层和部分所述金属栅极213，形成第二开口214。
本实施例中，采用干法刻蚀去除部分所述功函数层和金属栅极213。具体的，去除PMOS区域的部分金属栅极213、阻挡层212、NMOS功函数层211和栅介质层206，去除NMOS区域的部分金属栅极213、阻挡层212、NMOS功函数层211、通用功函数层207和栅介质层206，同时去除所述第一介质层204上的阻挡层212、NMOS功函数层211和栅介质层206，形成第二开口214。所述第二开口214后续用于形成盖帽金属层和第二介质层，有利于将PMOS晶体管和NMOS晶体管的金属栅极213与周围的器件结构隔离，防止造成金属栅极213与源/漏区的金属插塞接触。
请参考图12，在所述第二开口214（参考图11）内形成盖帽金属层215，在所述盖帽金属层215上形成第二介质层216，所述第二介质层216的表面与所述第一介质层的表面齐平。
本实施例中，通过化学气相沉积工艺在所述第二开口214内形成盖帽金属层215，所述盖帽金属层215可以降低栅极结构的电阻率，有利于栅极结构的互连以及与外部器件的互连。所述盖帽金属层215的材料为Ti、TiW或者TiN。所述盖帽金属层215的材料具有高的沉积选择性，容易在金属材料上形成，而较难在介质材料上形成，因此在形成盖帽金属层215后，在所述第二开口214的侧壁，即所述侧墙203的侧壁上形成的盖帽金属层材料较少。进一步的，在形成所述盖帽金属层215后，还可以回刻蚀所述盖帽金属层215，去除所述侧墙203表面的盖帽金属层材料，使所述盖帽金属层215完全位于所述第二开口214内，不与外部器件相连接。
本实施例中，在所述第二开口214内形成盖帽金属层215后，使用化学气相沉积工艺形成第二介质材料层（未示出），所述第二介质材料层填充满所述第二开口214，采用化学机械研磨工艺研磨所述第二介质材料层，直至暴露出所述第一介质层204表面，位于所述第二开口214内的第二介质材料层形成第二介质层216。所述第二介质层216的材料为Si3N4、SiO2、SiON或者SiOCN中的一种或几种。
由于所述第二介质层216的表面与所述第一介质层204的表面齐平，因此CMOS晶体管的金属栅极和功函数层的顶表面被所述第二介质层216覆盖，与所述侧墙203外的器件结构相隔离，在后续形成源区和漏区上的插塞时，防止了CMOS晶体管的金属栅极和功函数层与源区和漏区的插塞之间相接触，形成漏电流。在所述源区和漏区上形成插塞的方法可参考现有工艺，在此不再赘述。
请继续参考图12，本实施例还提供了一种CMOS晶体管，所述CMOS晶体管采用上述的CMOS晶体管的形成方法所形成。所述CMOS晶体管包括：半导体衬底200，所述半导体衬底200包括NMOS区域和PMOS区域；所述NMOS区域和PMOS区域之间具有隔离结构201；所述NMOS区域和PMOS区域内具有栅极结构（未标示），位于栅极结构两侧的侧墙203，位于所述栅极结构两侧的半导体衬底200内的源区和漏区；所述PMOS区域的栅极结构包括栅介质层206、位于栅介质层206上的通用功函数层207、位于通用功函数层207上的PMOS功函数层208、位于PMOS功函数层208上的NMOS功函数层211、位于NMOS功函数层211上的阻挡层212、位于阻挡层212上的金属栅极213、位于所述金属栅极213上的盖帽金属层215、位于盖帽金属层215上的第二介质层216；所述NMOS区域的栅极结构包括栅介质层206、位于栅介质层206上的通用功函数层207、位于通用功函数层207上的NMOS功函数层211、位于NMOS功函数层211上的阻挡层212、位于阻挡层212上的金属栅极213、位于金属栅极213上的盖帽金属层215、位于盖帽金属层215上的第二介质层216；位于所述半导体衬底200表面的第一介质层204，所述第一介质层204的表面与所述侧墙203和所述第二介质层216的顶表面齐平。本发明实施例的CMOS晶体管也具有防止栅极结构与后续形成的源区和漏区插塞之间产生漏电流的优点。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (19)

1.一种CMOS晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括NMOS区域和PMOS区域，所述NMOS区域和PMOS区域内具有伪栅极，位于所述伪栅极两侧的侧墙，位于所述伪栅极两侧的半导体衬底内的源区和漏区，覆盖所述侧墙以及所述源区和漏区的第一介质层，所述第一介质层的表面与所述伪栅极表面齐平；
去除所述NMOS区域和PMOS区域内的伪栅极，形成第一开口；
在所述第一开口内形成功函数层和位于所述功函数层上的金属栅极；
去除部分所述金属栅极和部分所述功函数层，形成第二开口；
在所述第二开口内形成盖帽金属层；
在所述盖帽金属层上形成第二介质层，所述第二介质层的表面与所述第一介质层的表面齐平；
所述在第一开口内形成功函数层和位于所述功函数层上的金属栅极的工艺包括：
在所述第一开口内形成通用功函数层和位于所述通用功函数层上的PMOS功函数层；
去除所述NMOS区域的PMOS功函数层，去除所述PMOS区域的部分PMOS功函数层和部分通用功函数层；
在所述PMOS区域和NMOS区域形成NMOS功函数层；
在所述NMOS功函数层上形成金属栅极。
2.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，还包括在所述通用功函数层上形成PMOS功函数层后，对所述PMOS功函数层进行离子注入，在所述PMOS功函数层内引入压缩应力。
3.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述通用功函数层为TiN层和TaAl层的堆叠结构，所述TaAl层位于所述TiN层上，所述TiN层具有压缩应力。
4.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述PMOS功函数层为TiN层，所述TiN层具有压缩应力。
5.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述NMOS功函数层为TiC层，所述TiC层具有拉伸应力。
6.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述金属栅极为钨层，所述钨层具有拉伸应力。
7.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，还包括：在所述NMOS功函数层上形成金属栅极前，在所述NMOS功函数层上形成阻挡层，所述阻挡层为TiN层。
8.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述去除NMOS区域的PMOS功函数层，去除PMOS区域的部分PMOS功函数层和部分通用功函数层的工艺包括：
在所述PMOS区域的第一开口内形成覆盖所述PMOS功函数层的第一掩膜层，所述第一掩膜层的厚度小于所述第一开口的深度；
以所述第一掩膜层为掩膜，刻蚀所述PMOS区域和NMOS区域的PMOS功函数层，暴露出所述通用功函数层；
在所述NMOS区域的第一开口内形成覆盖所述通用功函数层的第二掩膜层，所述第二掩膜层的厚度与所述第一开口的深度相同；
以所述第二掩膜层为掩膜，刻蚀所述PMOS区域和NMOS区域的通用功函数层；
去除所述第一掩膜层和第二掩膜层。
9.如权利要求8所述的CMOS晶体管的形成方法，其特征在于，所述第一掩膜层的厚度为所述第一开口深度的50％～70％。
10.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述盖帽金属层的材料为Ti、TiW或TiN。
11.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，还包括：在所述第二开口内形成盖帽金属层后，回刻蚀所述盖帽金属层，去除所述侧墙表面的盖帽金属层。
12.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，还包括位于所述伪栅极下的栅介质层。
13.如权利要求12所述的CMOS晶体管的形成方法，其特征在于，所述栅介质层的材料为HfO2，HfSiO，HfSiON，HfTaO，HfZrO，Al2O3和ZrO2中的一种或几种。
14.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，还包括位于所述伪栅极下的伪栅介质层。
15.如权利要求14所述的CMOS晶体管的形成方法，其特征在于，还包括去除所述伪栅介质层。
16.如权利要求15所述的CMOS晶体管的形成方法，其特征在于，还包括在去除所述伪栅介质层后，在所述第一开口内形成栅介质层。
17.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，还包括形成位于所述源区和漏区上的插塞。
18.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第二介质层的材料为Si3N4、SiO2、SiON或者SiOCN中的一种或几种。
19.一种CMOS晶体管，其特征在于，所述CMOS晶体管采用权利要求1至18中任意一项所述的CMOS晶体管的形成方法所形成。
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