CN103681337B - 鳍式场效应晶体管及其形成方法 - Google Patents

鳍式场效应晶体管及其形成方法 Download PDF

Info

Publication number
CN103681337B
CN103681337B CN201210348131.XA CN201210348131A CN103681337B CN 103681337 B CN103681337 B CN 103681337B CN 201210348131 A CN201210348131 A CN 201210348131A CN 103681337 B CN103681337 B CN 103681337B
Authority
CN
China
Prior art keywords
fin
field effect
effect transistor
drain region
source region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210348131.XA
Other languages
English (en)
Other versions
CN103681337A (zh
Inventor
三重野文健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201210348131.XA priority Critical patent/CN103681337B/zh
Publication of CN103681337A publication Critical patent/CN103681337A/zh
Application granted granted Critical
Publication of CN103681337B publication Critical patent/CN103681337B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种鳍式场效应晶体管及其形成方法，其中所述鳍式场效应晶体管包括：半导体衬底；位于所述半导体衬底表面的鳍部；位于所述鳍部两侧的第一介质层，所述第一介质层的表面低于所述鳍部的顶部；位于所述鳍部上的栅极结构，所述栅极结构覆盖部分所述鳍部的顶部和侧壁；位于所述栅极结构两侧的鳍部内的源区和漏区；位于所述源区和漏区表面的接触金属层，所述接触金属层具有拉伸应力。本发明的鳍式场效应晶体管的载流子迁移率高。

Description

鳍式场效应晶体管及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种鳍式场效应晶体管及其形成方法。
背景技术
MOS晶体管通过在栅极施加电压，调节通过沟道区域的电流来产生开关信号。但当半导体技术进入30纳米以下节点时，传统的平面式MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管（FinFET）是一种新兴的多栅器件，它一般包括具有高深宽比的半导体鳍部，覆盖部分所述鳍部的顶部和侧壁的栅极结构，并在所述鳍部中形成晶体管的沟道区和源/漏区。
图1示出了现有技术的一种鳍式场效应晶体管的立体结构示意图。如图1所示，包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14，鳍部14一般是通过对半导体衬底10刻蚀后得到的；介质层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构12，横跨在所述鳍部14上，覆盖所述鳍部14的顶部和侧壁，栅极结构12包括栅介质层（图中未示出）和位于栅介质层上的栅电极（图中未示出）。
在现有技术中，通过不同的技术手段对鳍式场效应晶体管施加应力以提高载流子迁移率，从而增强整个器件的性能。然而，随着半导体工艺的发展，诸如氮化物覆盖层（Nitride-Cap）应力层，由于具有高介电常数会增加器件中的寄生电容，已经不适用于高集成度的鳍式场效应晶体管工艺。现有技术的鳍式场效应晶体管的器件性能需要进一步提升。
发明内容
本发明解决的问题是提升鳍式场效应晶体管的器件性能。
为解决上述问题，本发明提供了一种鳍式场效应晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有鳍部，位于所述鳍部两侧的第一介质层，所述第一介质层的表面低于所述鳍部的顶部，位于所述鳍部上的栅极结构，所述栅极结构覆盖部分所述鳍部的顶部和侧壁，位于所述栅极结构两侧的鳍部内的源区和漏区；在所述源区和漏区表面形成接触金属层，所述接触金属层具有拉伸应力；在所述半导体衬底上形成第二介质层，所述第二介质层覆盖所述鳍部和栅极结构；在所述第二介质层内形成暴露源区的第一开口、暴露漏区的第二开口和暴露栅极结构的第三开口；在所述第一开口、第二开口和第三开口内填充满金属材料。
可选的，所述接触金属层为化学气相沉积形成的钨、铜、铝、钛或者钽。
可选的，所述接触金属层为原子层沉积形成的钨、铜、铝、钛或者钽。
可选的，所述鳍式场效应晶体管为NMOS晶体管。
可选的，在所述源区和漏区表面沉积接触金属层前，还包括以所述栅极结构为掩膜对源区和漏区两侧的第一介质层刻蚀的步骤。
可选的，刻蚀后源区和漏区两侧第一介质层厚度为栅极结构下第一介质层厚度的75%~85%。
可选的，所述鳍式场效应管为PMOS晶体管。
可选的，所述鳍式场效应管为PMOS晶体管时，所述源区和漏区为抬高的源区和抬高的漏区。
可选的，所述抬高的源区和抬高的漏区通过外延SiGe层形成。
可选的，在所述源区和漏区表面形成接触金属层后，对所述接触金属层进行硅化处理。
可选的，在所述第一开口和第二开口形成之后，对所述接触金属层进行硅化处理。
本发明还提供了一种鳍式场效应晶体管，包括：半导体衬底；位于所述半导体衬底表面的鳍部；位于所述鳍部两侧的第一介质层，所述第一介质层的表面低于所述鳍部的顶部；位于所述鳍部上的栅极结构，所述栅极结构覆盖部分所述鳍部的顶部和侧壁；位于所述栅极结构两侧的鳍部内的源区和漏区；位于所述源区和漏区表面的接触金属层，所述接触金属层具有拉伸应力。
可选的，所述接触金属层的材料为钨、铜、铝、钛或者钽。
可选的，所述鳍式场效应晶体管为NMOS晶体管，且位于所述源区和漏区两侧的第一介质层厚度为位于所述栅极结构下的第一介质层厚度的75%~85%。
可选的，所述鳍式场效应晶体管为PMOS晶体管，所述鳍式场效应晶体管的源区和漏区为抬高的源区和抬高的漏区，所述鳍式场效应管的抬高的源区和抬高的漏区材料为SiGe。
与现有技术相比，本发明具有以下优点：
本发明的实施例提供的鳍式场效应晶体管，在所述鳍式场效应晶体管的源区和漏区的表面形成接触金属层，所述接触金属层具有拉伸应力，提高了鳍式场效应管的载流子迁移速率，从而提升了鳍式场效应晶体管的驱动电流。另外，所述接触金属层可以为化学气相沉积形成的钨、铜、铝、钛或者钽，所述接触金属层也可以为原子层沉积形成的钨、铜、铝、钛或者钽，工艺简单。
进一步的，若所述鳍式场效应晶体管为NMOS，在所述源区和漏区表面沉积接触金属层前，还包括以所述栅极结构为掩膜对源区和漏区两侧的第一介质层刻蚀的步骤，刻蚀后源区和漏区两侧第一介质层厚度为栅极结构下第一介质层厚度的75%~85%，增加了后续形成的接触金属层与源区和漏区的接触面积，提高了接触金属层引入的应力。
进一步的，若所述鳍式场效应晶体管为PMOS，所述鳍式场效应晶体管的源区和漏区为抬高的源区和抬高的漏区，所述鳍式场效应管的抬高的源区和抬高的漏区材料为SiGe，由于SiGe材料的晶格常数大于Si材料的晶格常数，抬高的源区和抬高的漏区在PMOS晶体管的沟道区施加压应力，提高了载流子的迁移率。
附图说明
图1是现有技术的鳍式场效应晶体管的立体结构示意图；
图2至图10是本发明实施例的NMOS鳍式场效应晶体管的形成过程示意图；
图11至图17是本发明实施例的PMOS鳍式场效应晶体管的形成过程示意图；
图18至图20是本发明实施例的鳍式场效应晶体管结构示意图。
具体实施方式
由背景技术可知，为了提高鳍式场效应晶体管器件的性能，可以在MOS管的沟道区引入应力来提高载流子的迁移率。然而，随着半导体工艺的发展，诸如氮化物覆盖层（Nitride-Cap）应力层，由于具有高介电常数会增加器件中寄生电容，高寄生电容会在器件中产生信号延时，影响芯片性能，所以使用氮化物覆盖层应力层已经不适用于高集成度的鳍式场效应晶体管工艺。现有技术的鳍式场效应晶体管的器件性能需要进一步提升。
为解决上述问题，本发明的发明人提出一种鳍式场效应晶体管的形成方法。下面结合附图详细地描述具体实施例，本发明的优点将更加清楚。需要说明的是，提供这些附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。下面的描述中阐述了很多具体细节以便充分理解本发明。但是本发明能够以很多不同于在此描述的其他方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
本发明所述鳍式场效应晶体管可以为NMOS晶体管，也可以是PMOS晶体管。首先，本发明的实施例以NMOS鳍式场效应晶体管为例对本发明的鳍式场效应晶体管的形成方法做示范性说明，请参考图2，提供半导体衬底201，所述半导体衬底201表面具有鳍部203，位于所述鳍部203两侧的第一介质层202，所述第一介质层202的表面低于所述鳍部203的顶部，位于所述鳍部203上的栅极结构，所述栅极结构覆盖部分所述鳍部203的顶部和侧壁，位于所述栅极结构两侧的鳍部203内的源区206和漏区207。
所述半导体衬底201用于作为后继工艺的工作平台。所述半导体衬底201可以是单晶硅或单晶锗；所述半导体衬底201也可以是硅锗、砷化镓或绝缘体上硅衬底（SOI衬底）。
所述第一介质层202用于隔离相邻的鳍式场效应晶体管。所述第一介质层202的形成工艺为沉积工艺，比如低压化学气相沉积或等离子体化学气相沉积。所述第一介质层202的材料可以为氧化硅、氮化硅或者氮氧化硅。所述第一介质层202可以是浅沟槽隔离结构（STI）。
所述鳍部203用于形成鳍式场效应管的源区206、漏区207和沟道区域(未示出）。所述鳍部203与所述半导体衬底201的连接方式可以是一体的，例如所述鳍部203是通过对所述半导体衬底201刻蚀后形成的突出结构。
所述栅极结构包括：位于所述第一介质层202表面，且横跨所述鳍部203的顶部和侧壁的栅介质层（未示出）；覆盖所述栅介质层表面的栅电极层204；位于所述栅电极层204和栅介质层两侧的侧墙205。其中，所述栅介质层和栅电极层204构成栅极，所述栅介质层的材料为氧化硅或高K（高介电常数）材料，所述的高K材料包括HfO2，HfSiO，HfSiON，HfTaO，HfZrO，Al2O3和ZrO2，所述栅电极204的材料为多晶硅或金属，所述金属包括Al，Cu，Ti，Ta，TaN，NiSi，CoSi，TiN，TiAl和TaSiN，所述侧墙205用于对所述栅极进行保护，防止后继工艺对栅极造成损伤，所述侧墙205的材料为氧化硅、氮化硅或氮氧化硅。
所述鳍部203内形成有被栅极结构覆盖的沟道区域（未示出），以及位于沟道区域两侧的源区206和漏区207。图2所示为源区206和漏区207互连的多晶体管结构，即两个栅极结构之间的鳍部203部分为两个鳍式场效应晶体管共用的源/漏区。源区206和漏区207的掺杂工艺可以是离子注入工艺，也可以是扩散工艺，掺杂完成之后还包括有退火的步骤。在NMOS晶体管中，所述源区206和漏区207的掺杂类型为N型，掺杂离子可以是P离子，也可以是As离子。
在本发明的一实施例中，所述半导体衬底201为单晶硅；所述鳍部203通过对所述半导体衬底201刻蚀后形成，鳍部203的材料为单晶硅；所述第一介质层202为浅沟槽隔离结构，采用低压化学气相沉积填充相邻鳍部203之间的沟槽形成，材料为氧化硅，所述浅沟槽隔离结构的表面低于所述鳍部203顶部；所述栅介质层材料为氧化硅，所述栅电极204材料为多晶硅，所述侧墙205材料为氮化硅；所述源区206和漏区207通过离子注入工艺进行N型掺杂，掺杂离子为P离子，在离子注入工艺后还包括了退火的步骤。
请参考图3，图3是为在图2的基础上形成鳍式场效应晶体管时沿A-A1方向的剖面示意图，以所述栅极结构为掩膜对源区和漏区两侧的第一介质层202刻蚀，刻蚀后源区和漏区两侧第一介质层的厚度为栅极结构下第一介质层厚度的75%~85%，图2中虚线为刻蚀前源区和漏区两侧第一介质层的厚度。
具体地，以所述栅极结构为掩膜对源区和漏区两侧的第一介质层202刻蚀的工艺可以为干法刻蚀，所述干法刻蚀对第一介质层202的刻蚀速率大于对源区和漏区的刻蚀速率，以减少刻蚀过程中对源区和漏区的损伤。所述干法刻蚀工艺可选用传统的方法，在此不再赘述。刻蚀完成后，源区和漏区两侧第一介质层厚度为栅极结构下第一介质层厚度的75%~85%。
需要说明的是，刻蚀源区和漏区两侧的第一介质层202的目的是为了增加所述鳍部203暴露于所述第一介质层202表面的高度，以增加后续形成的接触金属层与鳍部203的接触面积，达到增大引入应力的目的。
在本发明的一实施例中，通过反应离子刻蚀工艺刻蚀第一介质层202，刻蚀后源区和漏区两侧第一介质层厚度为栅极结构下第一介质层厚度的80%。
请参考图4和图5，图4为在图2的基础上形成鳍式场效应晶体管时沿B-B1方向的剖面示意图，图5为在图3的基础上形成鳍式场效应晶体管时的剖面示意图，在所述源区206和漏区207表面形成接触金属层208，所述接触金属层208具有拉伸应力。
具体地，形成接触金属层208的工艺可以为化学气相沉积或者原子层沉积，所述接触金属层208的材料可以为化学气相沉积形成的钨、铜、铝、钛或者钽或者为原子层沉积形成的钨、铜、铝、钛或者钽。化学气相沉积是把含有构成薄膜元素的气态反应剂或液态反应剂的蒸气及反应所需其它气体引入反应室，在衬底表面发生化学反应生成薄膜的过程，在薄膜沉积的过程中，可以通过控制沉积功率、温度和速率等工艺条件获得不同应力类型的薄膜。原子层沉积是一种可以将物质以单原子膜形式一层一层的镀在衬底表面的工艺，原子层沉积也可以通过控制工艺参数获得不同应力类型的薄膜。
所述接触金属层208位于所述源区206和漏区207表面，所述接触金属层208具有拉伸应力，所述接触金属层208的拉伸应力有利于提高NMOS晶体管沟道区域载流子电子的迁移率，提高鳍式场效应晶体管的性能。
在本发明的一实施例中，采用化学气相沉积工艺形成接触金属层208，所述接触金属层208的材料为钨。所述化学气相沉积工艺的前驱气体为WF6，沉积温度为400℃，沉积气压为0.5Torr。所述钨层具有拉伸应力。
需要说明的是，现有技术中通常采用应力覆盖层（Stress-liner），例如具有拉伸应力的Si3N4层，在NMOS晶体管的沟道区域引入应力，以提高NMOS晶体管的载流子迁移率，但形成应力覆盖层需要在MOS器件的制备过程中增加额外的工艺，提高了成本。本发明通过在NMOS晶体管的源区和漏区形成具有拉伸应力的接触金属层来提高NMOS沟道的载流子迁移率，所述形成接触金属层的工艺为MOS器件制备过程中的必要步骤，节省了成本。
请参考图6和图7，图6为在图4的基础上形成鳍式场效应晶体管时的剖面示意图，图7为在图5的基础上形成鳍式场效应晶体管时的剖面示意图，在所述源区206和漏区207表面形成接触金属层后，对所述接触金属层进行硅化处理，形成硅化物接触层218。
所述硅化处理通过对接触金属层的退火完成，所述退火温度为500摄氏度到1000摄氏度，所述退火气氛为N2，通过退火工艺形成金属硅化物，减小了源漏区与金属引线之间的薄膜电阻，降低了接触电阻。
在本发明的一实施例中，在所述源区206和漏区207表面形成接触金属层后，进行了退火形成金属硅化物的步骤，所述退火工艺为快速热处理（RTP），退火温度为800摄氏度，退火气氛为N2，形成了硅化物接触层218。
在本发明的另一实施例中，沉积接触金属层后，进行鳍式场效应晶体管制备的后续工艺，所述硅化处理在源区和漏区的接触孔形成之后进行。
请参考图8，图8为在图6的基础上形成鳍式场效应晶体管时的剖面示意图，在所述半导体衬底201上形成第二介质层209，所述第二介质层209覆盖所述鳍部203和栅极结构。
所述第二介质层209起电学隔离作用，所述第二介质层209的材料为氧化硅、氮化硅或者低K材料。所述第二介质层209的形成工艺为：使用化学气相沉积或者物理溅射在半导体衬底201表面形成介质层，所述介质层覆盖鳍部203和栅极结构，使用化学机械研磨抛光所述介质层，形成表面平整的第二介质层209。
请参考图9，图9为在图8的基础上形成鳍式场效应晶体管时的剖面示意图，在所述第二介质层209内形成暴露源区206的第一开口210、暴露漏区207的第二开口211和暴露栅极结构的第三开口212。
形成所述第一开口210、第二开口211和第三开口212的工艺为干法刻蚀，干法刻蚀工艺之前包括了光刻的步骤，具体地，在第二介质层209表面光刻形成图形化的光刻胶层，所述光刻胶层具有与源区206、漏区207和栅极结构相对应的开口，以所述光刻胶层为掩膜，以源区206、漏区207表面的硅化物接触层218和栅极结构的表面为刻蚀终止层，使用反应离子刻蚀或者电感耦合等离子体刻蚀的工艺刻蚀第二介质层209。刻蚀完成后，在所述第二介质层209内形成暴露源区206的第一开口210、暴露漏区207的第二开口211和暴露栅极结构的第三开口212。
请参考图10，图10为在图9的基础上形成鳍式场效应晶体管时的剖面示意图，在所述第一开口、第二开口和第三开口内填充满金属材料，形成：第一开口内的第一插塞213，所述第一插塞213与源区206表面的硅化物接触层相连；第二开口内的第二插塞214，所述第二插塞214与漏区207表面的硅化物接触层相连；第三开口内的第三插塞215，所述第三插塞215与栅电极204相连。所述第一插塞213、第二插塞214和第三插塞215分别用于源区206、漏区207和栅电极204与外围金属布线层的连接。
在本发明的一实施例中，形成所述金属材料的工艺为化学气相沉积，所述金属材料为钨。
其次，本发明的实施例以PMOS鳍式场效应管为例对本发明的鳍式场效应晶体管的形成方法做示范性说明，请参考图11，提供半导体衬底301，所述半导体衬底301表面具有鳍部303，位于所述鳍部303两侧的第一介质层302，所述第一介质层302的表面低于所述鳍部303的顶部，位于所述鳍部303上的栅极结构，所述栅极结构覆盖部分所述鳍部303的顶部和侧壁，位于所述栅极结构两侧的鳍部303内的源区306和漏区307。
所述半导体衬底301、第一介质层302和鳍部303具体的形成过程和相关描述请参考上述形成NMOS鳍式场效应晶体管的实施例的相应部分，在此不再赘述。需要说明的是，在PMOS鳍式场效应晶体管中，所述源区306和漏区307的掺杂类型为P型，掺杂离子可以是B离子，也可以是In离子。
请参考图12，图12为在图11的基础上形成鳍式场效应晶体管时沿D-D1方向的剖面示意图，在所述源区306和漏区307（请参考图11）上形成抬高的源区316和抬高的漏区317，所述抬高的源区316和抬高的漏区317的材料为SiGe。
所述抬高的源区316和抬高的漏区317通过外延覆盖所述源区306和漏区307的SiGe层形成，由于SiGe材料的晶格常数大于Si材料的晶格常数，抬高的源区316和抬高的漏区317在PMOS鳍式场效应晶体管的沟道区域施加压应力，提高了载流子空穴的迁移率。
在一实施例中，所述抬高的源区316和抬高的漏区317的形成过程为：在半导体衬底301上形成掩膜层（图中未示出），所述掩膜层具有暴露源区306和漏区307的开口（请参考图11），所述开口的宽度大于所述源区306和漏区307的宽度，所述开口暴露出所述源区306和所述漏区307的顶部和侧壁，采用选择性外延工艺在开口内填充SiGe材料，所述SiGe外延层包裹所述源区306和漏区307的顶部和侧壁，形成抬高的源区316和抬高的漏区317，去除所述掩膜层。
在另一实施例中，所述抬高的源区316和抬高的漏区317的形成过程为：在半导体衬底301上形成掩膜层（图中未示出），所述掩膜层具有暴露源区306和漏区307的开口（请参考图11），所述开口的宽度大于所述源区306和漏区307的宽度，所述开口暴露出所述源区306和所述漏区307的顶部和侧壁，沿开口刻蚀源区306和漏区307，使所述源区306和漏区307的顶部低于沟道区域鳍部的顶部，采用选择性外延工艺在所述开口内填充SiGe材料，形成抬高的源区316和抬高的漏区317，去除所述掩膜层。
请参考图13，图13为在图12的基础上形成鳍式场效应晶体管时的剖面示意图，在所述抬高的源区316和抬高的漏区317表面形成接触金属层308，所述接触金属层308具有拉伸应力。
具体地，形成接触金属层308的工艺可以为化学气相沉积或者原子层沉积，所述接触金属层308的材料可以为化学气相沉积形成的钨、铜、铝、钛或者钽或者为原子层沉积形成的钨、铜、铝、钛或者钽。在化学气相沉积和原子层沉积的过程中，通过控制沉积功率、温度和速率等工艺条件可以获得不同应力类型的薄膜。
所述接触金属层308具有拉伸应力，所述接触金属层308的拉伸应力作用在抬高的源区316和抬高的漏区317表面，由于所述抬高的源区316和抬高的漏区317的表面高于PMOS沟道区域的表面，所述接触金属层308的拉伸应力对沟道区域的影响较弱。而抬高的源区316和抬高的漏区317的材料为SiGe，SiGe材料的晶格常数大于Si材料的晶格常数，在PMOS鳍式场效应晶体管的沟道区域引入的压应力，提高了载流子空穴的迁移率。
需要说明的是，在CMOS器件中，所述接触金属层可以同时在NMOS和PMOS的源区和漏区形成，工艺简单。所述接触金属层具有拉伸引力，提高了NMOS的载流子迁移率；所述PMOS的源区和漏区为抬高的源区和漏区，所述接触金属层的拉伸应力对PMOS的影响较弱，所述抬高的源区和抬高的漏区的材料为SiGe，在PMOS沟道区域引入压应力，提高了PMOS的载流子迁移率。
在本发明的一实施例中，采用等离子体增强化学气相沉积（PECVD）工艺形成接触金属层308，所述接触金属层308的材料为钛。所述等离子体增强化学气相沉积工艺的前驱气体为TiCl4，沉积温度为580℃，沉积气压为1.0Torr，RF电极功率为500W，RF频率为450KHz。所述钛层具有拉伸应力。
请参考图14，图14为在图13的基础上形成鳍式场效应晶体管时的剖面示意图，在所述半导体衬底301上形成第二介质层309，所述第二介质层309覆盖所述鳍部303和栅极结构。请参考图15，图15为在图14的基础上形成鳍式场效应晶体管时的剖面示意图，在所述第二介质层309内形成暴露抬高的源区的第一开口310、暴露抬高的漏区的第二开口311和暴露栅极结构的第三开口312。
所述第二介质层309、所述第一开口310、第二开口311和第三开口312具体的形成过程和相关描述请参考上述形成NMOS鳍式场效应晶体管的实施例的相应部分，在此不再赘述。
请参考图16，图16为在图15的基础上形成鳍式场效应晶体管时的剖面示意图，在所述第二介质层309内形成暴露抬高的源区的第一开口310、暴露抬高的漏区的第二开口311和暴露栅极结构的第三开口312后，还包括硅化处理步骤，形成硅化物接触层318。
所述硅化处理通过对接触金属层308的退火完成，所述退火温度为500摄氏度到1000摄氏度，所述退火气氛为N2，通过退火工艺形成金属硅化物，减小了源漏区与金属引线之间的薄膜电阻，降低了接触电阻。
在本发明的一实施例中，在所述第二介质层309内形成暴露抬高的源区的第一开口310、暴露抬高的漏区的第二开口311和暴露栅极结构的第三开口312后，进行了退火形成金属硅化物的步骤，所述退火工艺为快速热处理（RTP），退火温度为800摄氏度，退火气氛为N2，形成了硅化物接触层318。
在本发明的另一实施例中，所述的硅化处理步骤在形成接触金属层308之后进行。
请参考图17，图17为在图16的基础上形成鳍式场效应晶体管时的剖面示意图，在所述第一开口、第二开口和第三开口内填充满金属材料，形成：第一开口内的第一插塞313，所述第一插塞313与抬高的源区316表面的硅化物接触层318相连；第二开口内的第二插塞314，所述第二插塞314与漏区317表面的硅化物接触层318相连；第三开口内的第三插塞315，所述第三插塞315与栅电极304相连。所述第一插塞313、第二插塞314和第三插塞315分别用于抬高的源区、抬高的漏区和栅电极304与外围金属布线层的连接。
在本发明的一实施例中，形成所述金属材料的工艺为化学气相沉积，所述金属材料为钨。
本发明还提供一种鳍式场效应晶体管，请参考图18，包括：半导体衬底401；位于所述半导体衬底401表面的鳍部403；位于所述鳍部403两侧的第一介质层402，所述第一介质层402的表面低于所述鳍部403的顶部；位于所述鳍部403上的栅极结构，所述栅极结构覆盖部分所述鳍部403的顶部和侧壁；位于所述栅极结构两侧的鳍部403内的源区（未标示出）和漏区407；位于所述源区和漏区表面的接触金属层408，所述接触金属层408具有拉伸应力。
所述半导体衬底401、第一介质层402、鳍部403和栅极结构的材料和结构请参考上述本发明的鳍式场效应晶体管的形成方法部分，在此不再赘述。
当所述鳍式场效应晶体管为NMOS晶体管时，所述源区和漏区的掺杂类型为N型，掺杂离子可以是P离子，也可以是As离子。请参考图18和图19，图19为在图18的基础上沿E-E1方向的剖面示意图，位于所述源区和漏区两侧的第一介质层402的厚度为位于所述栅极结构下的第一介质层402厚度的75%~85%。位于所述源区和漏区两侧的第一介质层402的厚度小于位于所述栅极结构下的第一介质层402的厚度，增加了接触金属层403与源区和漏区的接触面积。达到增大接触金属层408在源区和漏区引入的应力的目的。
当所述鳍式场效应晶体管为PMOS晶体管时，所述源区和漏区的掺杂类型为P型，掺杂离子可以是B离子，也可以是In离子。请参考图18和图20，图20为在图18的基础上沿F-F1方向的剖面示意图，所述鳍式场效应晶体管的源区406和漏区407为抬高的源区和抬高的漏区，所述鳍式场效应管的抬高的源区和抬高的漏区材料为SiGe，由于SiGe材料的晶格常数大于Si材料的晶格常数，抬高的源区和抬高的漏区在PMOS鳍式场效应晶体管的沟道区域施加压应力，提高了载流子空穴的迁移率。
所述接触金属层408的材料为钨、铜、铝、钛或者钽，所述接触金属层408具有拉伸应力。当所述鳍式场效应管为NMOS时，所述接触金属层408的拉伸应力有利于提高NMOS晶体管沟道区域载流子电子的迁移率，提高了NMOS鳍式场效应晶体管的性能；当所述鳍式场效应晶体管为PMOS时，所述接触金属层408的拉伸应力作用在抬高的源区和抬高的漏区表面，由于所述抬高的源区406和抬高的漏区407的表面高于PMOS沟道区域表面，所述所述接触金属层408的拉伸应力对沟道区域的影响较弱。而抬高的源区406和抬高的漏区407的材料为SiGe，SiGe材料的晶格常数大于Si材料的晶格常数，在PMOS鳍式场效应晶体管的沟道区域引入的压应力，提高了载流子空穴的迁移率。
综上所述，与现有技术相比，本发明具有以下优点：本发明的实施例提供的鳍式场效应晶体管的形成方法，在所述鳍式场效应晶体管的源区和漏区的表面形成接触金属层，所述接触金属层具有拉伸应力，在NMOS鳍式场效应晶体管中，所述所述接触金属层的拉伸应力有利于提高NMOS晶体管沟道区域载流子电子的迁移率，另外，在NMOS鳍式场效应晶体管中，位于所述源区和漏区两侧的介质层厚度小于位于所述栅极结构下的介质层厚度，增加了接触金属层与源区和漏区的接触面积，达到增大接触金属层在源区和漏区引入应力的目的；在PMOS鳍式场效应晶体管中，所述PMOS的源区和漏区为抬高的源区和漏区，所述接触金属层的拉伸应力对PMOS的影响较弱，所述抬高的源区和抬高的漏区的材料为SiGe，在PMOS沟道区域引入压应力，提高了PMOS的载流子迁移率。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (14)

1.一种鳍式场效应晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有鳍部，位于所述鳍部两侧的第一介质层，所述第一介质层的表面低于所述鳍部的顶部，位于所述鳍部上的栅极结构，所述栅极结构覆盖部分所述鳍部的顶部和侧壁，位于所述栅极结构两侧的鳍部内的源区和漏区；
在所述源区和漏区表面形成接触金属层，所述接触金属层具有拉伸应力；
对所述接触金属层进行硅化处理；
在所述半导体衬底上形成第二介质层，所述第二介质层覆盖所述鳍部和栅极结构；
在所述第二介质层内形成暴露源区的第一开口、暴露漏区的第二开口和暴露栅极结构的第三开口；
在所述第一开口、第二开口和第三开口内填充满金属材料。
2.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述接触金属层为化学气相沉积形成的钨、铜、铝、钛或者钽。
3.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述接触金属层为原子层沉积形成的钨、铜、铝、钛或者钽。
4.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述鳍式场效应晶体管为NMOS晶体管。
5.如权利要求4所述的鳍式场效应晶体管的形成方法，其特征在于，在所述源区和漏区表面沉积接触金属层前，还包括以所述栅极结构为掩膜对源区和漏区两侧的第一介质层刻蚀的步骤。
6.如权利要求5所述的鳍式场效应晶体管的形成方法，其特征在于，刻蚀后源区和漏区两侧第一介质层厚度为栅极结构下第一介质层厚度的75％～85％。
7.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述鳍式场效应管为PMOS晶体管。
8.如权利要求7所述的鳍式场效应晶体管的形成方法，其特征在于，所述源区和漏区为抬高的源区和抬高的漏区。
9.如权利要求8所述的鳍式场效应晶体管的形成方法，其特征在于，所述抬高的源区和抬高的漏区通过外延SiGe层形成。
10.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，对所述接触金属层进行硅化处理在所述第一开口和第二开口形成之后，以及填充满金属材料之前。
11.一种鳍式场效应晶体管，包括：
半导体衬底；
位于所述半导体衬底表面的鳍部；
位于所述鳍部两侧的第一介质层，所述第一介质层的表面低于所述鳍部的顶部；
位于所述鳍部上的栅极结构，所述栅极结构覆盖部分所述鳍部的顶部和侧壁；
位于所述栅极结构两侧的鳍部内的源区和漏区；
位于所述源区和漏区表面的接触金属层，所述接触金属层具有拉伸应力，并用于在硅化处理后形成金属硅化物。
12.如权利要求11所述的鳍式场效应晶体管，其特征在于，所述接触金属层的材料为钨、铜、铝、钛或者钽。
13.如权利要求11所述的鳍式场效应晶体管，其特征在于，所述鳍式场效应晶体管为NMOS晶体管，且位于所述源区和漏区两侧的第一介质层厚度为位于所述栅极结构下的第一介质层厚度的75％～85％。
14.如权利要求11所述的鳍式场效应晶体管，其特征在于，所述鳍式场效应晶体管为PMOS晶体管，所述鳍式场效应晶体管的源区和漏区为抬高的源区和抬高的漏区，所述鳍式场效应管的抬高的源区和抬高的漏区的材料为SiGe。
CN201210348131.XA 2012-09-18 2012-09-18 鳍式场效应晶体管及其形成方法 Active CN103681337B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210348131.XA CN103681337B (zh) 2012-09-18 2012-09-18 鳍式场效应晶体管及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210348131.XA CN103681337B (zh) 2012-09-18 2012-09-18 鳍式场效应晶体管及其形成方法

Publications (2)

Publication Number Publication Date
CN103681337A CN103681337A (zh) 2014-03-26
CN103681337B true CN103681337B (zh) 2016-06-29

Family

ID=50318527

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210348131.XA Active CN103681337B (zh) 2012-09-18 2012-09-18 鳍式场效应晶体管及其形成方法

Country Status (1)

Country Link
CN (1) CN103681337B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105244262A (zh) * 2014-07-09 2016-01-13 中芯国际集成电路制造(上海)有限公司 一种硅化镍后形成工艺
CN105336569B (zh) * 2014-07-10 2019-01-18 中国科学院微电子研究所 半导体器件制造方法
CN105826257B (zh) * 2015-01-06 2019-03-12 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN105826190B (zh) * 2015-01-06 2019-08-27 中芯国际集成电路制造(上海)有限公司 N型鳍式场效应晶体管及其形成方法
CN105826374B (zh) * 2015-01-06 2020-03-10 中芯国际集成电路制造(上海)有限公司 P型鳍式场效应晶体管及其形成方法
CN105826188B (zh) * 2015-01-06 2019-11-01 中芯国际集成电路制造(上海)有限公司 N型鳍式场效应晶体管及其形成方法
CN106158747B (zh) * 2015-03-30 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN106206691B (zh) * 2015-04-29 2019-04-26 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN106558507B (zh) * 2015-09-23 2019-04-26 中芯国际集成电路制造(北京)有限公司 测试结构及其形成方法、测试方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101276758A (zh) * 2007-03-26 2008-10-01 联华电子股份有限公司 制作半导体晶体管元件的方法
CN101414621A (zh) * 2007-10-15 2009-04-22 台湾积体电路制造股份有限公司 半导体装置
US7972916B1 (en) * 2008-10-22 2011-07-05 Acorn Technologies, Inc. Method of forming a field effect transistors with a sacrificial stressor layer and strained source and drain regions formed in recesses

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100552592B1 (ko) * 2004-01-27 2006-02-15 삼성전자주식회사 반도체 소자의 제조 방법
US8207038B2 (en) * 2010-05-24 2012-06-26 International Business Machines Corporation Stressed Fin-FET devices with low contact resistance

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101276758A (zh) * 2007-03-26 2008-10-01 联华电子股份有限公司 制作半导体晶体管元件的方法
CN101414621A (zh) * 2007-10-15 2009-04-22 台湾积体电路制造股份有限公司 半导体装置
US7972916B1 (en) * 2008-10-22 2011-07-05 Acorn Technologies, Inc. Method of forming a field effect transistors with a sacrificial stressor layer and strained source and drain regions formed in recesses

Also Published As

Publication number Publication date
CN103681337A (zh) 2014-03-26

Similar Documents

Publication Publication Date Title
CN103681337B (zh) 鳍式场效应晶体管及其形成方法
CN103022102B (zh) 用于超薄界面介电层的多层清除金属栅极堆叠件
CN103000572B (zh) 高k金属栅极器件的接触件
CN102983105B (zh) 用于高-k金属栅极器件的自对准绝缘膜
US7388259B2 (en) Strained finFET CMOS device structures
US7494884B2 (en) SiGe selective growth without a hard mask
US8518758B2 (en) ETSOI with reduced extension resistance
CN102244098B (zh) 半导体装置及其制造方法
CN103578954B (zh) 具有金属栅极的半导体集成电路
US8377784B2 (en) Method for fabricating a semiconductor device
CN103022126B (zh) 具有由高k保护金属层诱导的应变沟道的半导体器件
CN101677088B (zh) 半导体装置的制造方法
CN103811351A (zh) 形成外延部件的方法
CN103311281A (zh) 半导体器件及其制造方法
CN103855096B (zh) Cmos晶体管的形成方法
JP2006005056A (ja) 半導体装置およびその製造方法
US8912608B2 (en) Semiconductor device and fabrication method thereof
KR20240038102A (ko) 최하부 유전체 아이솔레이션 층들을 형성하는 방법
US20210210600A1 (en) Semiconductor structure and formation method thereof
CN104465377A (zh) Pmos晶体管及其形成方法
WO2015054915A1 (zh) 一种非对称超薄soimos晶体管结构及其制造方法
WO2013063728A1 (zh) 晶体管、晶体管制作方法及包括该晶体管的半导体器件
CN113327857B (zh) 半导体结构及其形成方法
Lin et al. Investigation of the novel attributes of a vertical MOSFET with internal block layer (bVMOS): 2-D simulation study
US9443977B1 (en) FinFET with reduced source and drain resistance

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant