WO2013063728A1 - 晶体管、晶体管制作方法及包括该晶体管的半导体器件 - Google Patents

晶体管、晶体管制作方法及包括该晶体管的半导体器件 Download PDF

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梁擎擎
钟汇才
朱慧珑
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中国科学院微电子研究所
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Definitions

  • the invention relates to a transistor and a method of fabricating the same. More specifically, the present invention relates to a CMOS transistor and a method of fabricating the same. The invention further relates to a semiconductor device comprising the transistor.
  • CMOS Complementary Metal-Oxide-Semiconductor
  • N-channel transistor N-channel MOS transistor
  • P-channel transistor P-channel MOS transistor
  • Ultra-thin SOI Ultra thin Semiconductor on Insulator
  • VLSI technology Ultra-thin SOI wafers are expensive.
  • STI Shallow Trench Isolation
  • LOCOS Local Oxidation of Silicon
  • SWAMI Sidewall Masked Isolation
  • the present invention solves the above problems in the prior art.
  • a method of fabricating a transistor comprising: providing a substrate, and forming a first insulating layer on the substrate; defining a first device region on the first insulating layer; Forming a sidewall spacer on the first insulating layer around the first device region; defining a second device region on the first insulating layer, wherein the second device region is isolated from the first device region by the sidewall spacer; And forming a transistor structure in the first device region and the second device region, respectively.
  • the spacer spacer and the second device region are formed in self-alignment, whereby the area of the transistor can be reduced.
  • the step of defining a first device region on the first insulating layer may include: sequentially depositing a first semiconductor layer and a first mask layer on the first insulating layer; and patterning the A first semiconductor layer and a first mask layer to define the first device region.
  • the step of patterning the first semiconductor layer and the first mask layer may include: applying a photoresist layer on the first mask layer; forming patterned light by photolithography a resist layer; and etching a portion of the first mask layer and the first semiconductor layer with the patterned photoresist layer as a mask to expose a surface of the first insulating layer.
  • the step of defining a second device region on the first insulating layer may include: depositing a second semiconductor layer to cover an exposed portion of the first insulating layer, the spacer spacer, and the first a mask layer; a second mask layer is deposited to fill the recess above the second semiconductor layer on the exposed portion of the first insulating layer; the second mask layer and the second semiconductor layer are polished to The sidewall spacer is flush with the top of the first mask layer; and the second semiconductor layer on the side of the spacer spacer is removed by using the first mask layer and the second mask layer as a mask; And removing the first mask layer and the second mask layer.
  • the step of polishing the second mask layer and the second semiconductor layer may include: polishing the second mask layer to be flush with the top of the second semiconductor layer in the first device region; and polishing The second mask layer and the second semiconductor layer are flush with the top spacer and the top of the first mask layer.
  • the polishing may include chemical mechanical polishing.
  • the step of forming a transistor structure may include: forming a gate stack on the first semiconductor layer and the second semiconductor layer; and forming source-drain contacts in a self-aligned manner between the gate stacks a window, wherein the source drain contact window is lower than the side wall spacer.
  • the method may further include: annealing the first semiconductor layer and the second semiconductor layer by laser irradiation before forming the gate stack.
  • the step of forming a gate stack may include: forming a gate dielectric on the first semiconductor layer and the second semiconductor layer.
  • the forming the gate stack may include: forming a high k dielectric on the first semiconductor layer and the second semiconductor layer; and forming a metal gate on the high k dielectric.
  • the method may further include: forming a gate spacer spacer on a sidewall of the gate stack.
  • the method may further include: forming a source-drain contact window The exposed portions of the first semiconductor layer and the second semiconductor layer are metallized to form source-drain contact regions.
  • the method may further include: forming a CMOS transistor using a transistor structure formed in the first device region and the second device region.
  • the first semiconductor layer may comprise N-type polysilicon and the second semiconductor layer comprises P-type polysilicon.
  • the first insulating layer may be selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride.
  • the spacer spacers may be selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride, silicon carbide, and silicon oxycarbide.
  • the gate spacer spacers may be selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride, silicon carbide, and silicon oxycarbide.
  • a transistor comprising: a first insulating layer on a substrate; a first device region on the first insulating layer; surrounding the first insulating layer a sidewall spacer formed by the first device region; a second device region on the first insulating layer, the second device region is isolated from the first device region by the sidewall spacer; and respectively formed in the first A transistor structure in a device region and a second device region.
  • the spacer spacer and the second device region are formed in self-alignment, and the area of the transistor can be reduced.
  • the transistor may include: a first semiconductor layer on the first insulating layer in the first device region; and a first layer on the first insulating layer in the second device region Two semiconductor layers.
  • the transistor structure may include: a gate stack formed on the first semiconductor layer and the second semiconductor layer; and source-drain contacts formed between the gate stacks in a self-aligned manner a window, wherein the source drain contact window is lower than the side wall spacer.
  • the gate stack may include a gate dielectric formed on the first semiconductor layer and the second semiconductor layer.
  • the gate stack may include: a high-k dielectric formed on the first semiconductor layer and the second semiconductor layer; and a metal gate formed on the high-k dielectric.
  • the gate stack may include a gate spacer spacer formed on the sidewall.
  • the transistor structures in the first device region and the second device region may form CMOS transistors.
  • a semiconductor device comprising the transistor as described above.
  • This method uses a fully self-aligned process to fabricate ultra-thin CMOS transistors.
  • the transistor fabrication method of the present invention greatly reduces the space required for isolation, significantly reduces process complexity, and greatly reduces fabrication costs.
  • FIG. 1 is a flow chart showing a method of fabricating a transistor according to an embodiment of the present invention
  • FIG. 2 is a schematic cross-sectional view showing a step of a method of fabricating a transistor according to an embodiment of the present invention
  • 3A and 3B are schematic cross-sectional views showing steps of a method of fabricating a transistor according to an embodiment of the present invention
  • FIG. 4 is a schematic cross-sectional view showing the steps of a method of fabricating a transistor according to an embodiment of the present invention
  • 5A, 5B, 5C, and 5D are schematic cross-sectional views showing steps of a method of fabricating a transistor according to an embodiment of the present invention.
  • 6A and 6B are respectively a schematic plan view and a cross-sectional view showing steps of a method of fabricating a transistor according to an embodiment of the present invention
  • 7A and 7B are respectively a schematic plan view and a cross-sectional view showing steps of a method of fabricating a transistor according to an embodiment of the present invention
  • 8A and 8B are respectively a schematic plan view and a cross-sectional view showing steps of a method of fabricating a transistor according to an embodiment of the present invention.
  • a first aspect of the invention provides a method of fabricating a transistor. Referring to Figure 1 below 2 to 8B describe in detail a method of fabricating a transistor in accordance with the first aspect of the present invention.
  • FIG. 2 illustrates a first step S310 of a transistor fabrication method 300 in accordance with an exemplary embodiment of the present invention.
  • step S310 a substrate is provided and a first insulating layer is deposited on the substrate.
  • a substrate 101 is provided.
  • substrate 101 can comprise any suitable substrate material (including insulators, semiconductors, conductors, etc.), and can include, but is not limited to, Si, Ge, SiGe, SiC:, GaAs, InP, or any III/V compound semiconductor or the like.
  • the substrate 101 can also be formed of other materials.
  • substrate 101 is a gemstone, glass, organic material.
  • the first insulating layer 102 is formed on the substrate 101 by processes such as atomic layer deposition (ALD), physical vapor deposition (PVD), chemical vapor deposition (CVD), and the like.
  • ALD atomic layer deposition
  • PVD physical vapor deposition
  • CVD chemical vapor deposition
  • the first insulating layer 102 may include, but is not limited to, one or a combination selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride.
  • the first insulating layer 102 has a thickness of 100 to 10,000 ⁇ , preferably 200 ⁇ .
  • step S320 illustrate a second step S320 of a transistor fabrication method 300 in accordance with an exemplary embodiment of the present invention.
  • step S320 a first device area is defined.
  • a first semiconductor layer and a first mask layer are sequentially deposited on the first insulating layer.
  • a first semiconductor layer 103 is formed over the first insulating layer 102.
  • the first semiconductor layer 103 has a thickness of 100 to 2000 A, preferably 500 A.
  • the first semiconductor layer 103 may comprise polysilicon, but may also comprise any suitable semiconductor substrate material.
  • the first semiconductor layer 103 may include N-type polysilicon.
  • a first mask layer 104 is formed on the first semiconductor layer 103 as a hard mask in a subsequent etching step.
  • silicon nitride, silicon oxide, silicon oxynitride or tetraethoxysilane (TEOS) is formed as the first mask layer 104 by a deposition process.
  • the first mask layer 104 is silicon nitride and has a thickness of 100 to 10000 A, preferably 1000 to 4000 ⁇ .
  • a stack of the first semiconductor layer and the first mask layer is patterned to define a first device region.
  • a photoresist layer 105 having a thickness of, for example, about 1000 to 50,000 A is applied over the first mask layer 104 to form a patterned photoresist layer 105 by a photolithography process.
  • the exposed portion of the first mask layer 104 and the first semiconductor layer 103 are etched by, for example, a reactive ion etching (RIE) process using the patterned photoresist layer 105 as a mask.
  • RIE reactive ion etching
  • the exposed portions of the first mask layer 104 and the first semiconductor layer 103 are anisotropically etched until the surface portion of the first insulating layer 102 is exposed, thereby patterning the first device region.
  • the first device region is an N-type field effect transistor (NFET) active region.
  • FIG. 4 illustrates a third step S330 of a transistor fabrication method 300 in accordance with an exemplary embodiment of the present invention.
  • a spacer spacer surrounding the first device region is formed.
  • a spacer spacer 106 may be formed around the sidewalls of the NFET active region by conventional process steps.
  • the spacer spacers 106 may be made of a material such as silicon oxide, silicon nitride, silicon oxynitride, silicon carbide, silicon oxycarbide or the like.
  • the height of the side wall spacers 106 (i.e., the dimension in the direction of the vertical substrate bottom surface) is 100-100 A, preferably 100-4000 A.
  • 5A, 5B, 5C, and 5D illustrate a fourth step S340 of a transistor fabrication method 300 in accordance with an exemplary embodiment of the present invention.
  • step S340 a second device region is defined.
  • the second semiconductor layer 107 is isotropically deposited on the exposed portion of the first insulating layer 102, the spacer spacers 106, and the patterned first mask layer 104.
  • the second semiconductor layer 107 has a thickness of 100 to 2000 A, preferably 500 A.
  • the second semiconductor layer 107 may comprise polysilicon, but may also comprise any suitable semiconductor substrate material.
  • the conductivity type of the second semiconductor layer 107 is opposite to that of the first semiconductor layer 103.
  • the second semiconductor layer 107 may include P-type polysilicon.
  • a second mask layer 108 is deposited to fill the recesses over the second semiconductor layer 107 deposited on the exposed portions of the first insulating layer 102.
  • the second mask layer 108 serves as a hard mask in the subsequent etching step.
  • a planarization process such as a chemical mechanical polishing (CMP) process is performed to remove the excess second mask layer 108 over the recess. The planarization process is stopped at the top of the second semiconductor layer 107 in the active region of the NFET.
  • CMP chemical mechanical polishing
  • silicon nitride, silicon oxide, silicon oxynitride or TEOS is formed as the second mask layer 108 by a chemical vapor deposition process.
  • the second mask layer 108 may include silicon nitride.
  • a planarization process such as a CMP process, is performed that stops at the top of the spacer spacers 106. In this manner, removing the second semiconductor layer NFET active area 107, and the first mask layer 104, the top of the sidewall spacer 106 and the second mask layer 108 is flush.
  • a flat surface exposing the top of the spacer spacer 106 is formed by performing two CMP process steps. By correspondingly optimizing the etching and stopping layers used in the two CMP process steps, the resulting surface can have better flatness.
  • the two CMP process steps of Figures 5B and 5C can be combined. That is, the second mask layer 108 and the second semiconductor layer 107 may be polished to be flush with the tops of the spacer spacers 106 and the first mask layer 104 by one CMP process step.
  • the second semiconductor layer 107 on the side of the spacer spacer 106 is overetched by using the first mask layer 104 and the second mask layer 108 in FIG. 5C as a hard mask.
  • the first mask layer 104 and the second mask layer 108 are removed by a wet or dry etching process, thereby patterning a second device region as shown in Fig. 5D.
  • the second device region is an active region of a P-type field effect transistor (PFET).
  • PFET P-type field effect transistor
  • step S350 of the transistor fabrication method 300 will be described below with reference to Figs. 6A-6B, 7A-7B, and 8A-8B.
  • step S350 semiconductor devices are formed in the first and second device regions, respectively.
  • Figure 6A shows, in top view, a first sub-step S351 of a transistor fabrication method in accordance with an exemplary embodiment of the present invention.
  • Fig. 6B is a cross-sectional view taken along line A-A in Fig. 6A.
  • sub-step S351 the first semiconductor layer 103 and the second semiconductor layer 107 are optionally annealed.
  • the spacer spacers 106 define first semiconductor regions 103 and second semiconductor regions 107 of opposite conductivity types, and isolate these semiconductor regions from each other.
  • the sidewall spacers 106 define two first semiconductor regions 103 and two second semiconductor regions 107, each of which is isolated from the second semiconductor region 107 by a spacer spacer 106. It is noted that the manner in which the sidewall spacers 106 isolate the first and second semiconductor regions and the number of first and second semiconductor regions can be selected as desired or in a particular application.
  • the annealing process is performed by irradiating the first and second semiconductor regions 103, 107 with a laser as indicated by an arrow in Fig. 6B.
  • the annealing treatment recrystallizes the semiconductor region to form recrystallized first and second semiconductor regions 103, 107, .
  • the laser wavelength may be, for example, in the range of 200 nm to 600 nm.
  • the temperature at which the semiconductor region is recrystallized by laser irradiation is, for example, more than 1200 °C. However, the invention is not limited thereto. Skill Wait.
  • stress in the semiconductor region can be introduced or increased, thereby improving the performance of the semiconductor device structure formed on the semiconductor region.
  • a channel of a transistor is formed in the semiconductor region, whereby the mobility of carriers in the channel can be improved and the speed of the device can be improved.
  • Figure 7A shows, in top view, a second sub-step S352 of a transistor fabrication method in accordance with an exemplary embodiment of the present invention.
  • Fig. 7B is a cross-sectional view taken along line A-A in Fig. 7A.
  • gate stacks 210, 220, 230, 240 are formed on the recrystallized first and second semiconductor regions 103', 107.
  • gate stacks 210-240 are formed over the semiconductor regions by a Gate First or Gate Last process.
  • the gate stack can include a gate dielectric 110 and a gate electrode 120 that are sequentially stacked.
  • the gate dielectric 110 may comprise silicon oxide, silicon nitride, silicon oxynitride or a combination thereof. In other embodiments, the gate dielectric 110 may also be a high-k dielectric such as one of Hf0 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1 2 0 3 , La 2 0 3 , Zr0 2 , LaAlO or Its combination. The thickness of the gate dielectric 110 may range from 2 nm to 10 nm. Alternatively, the gate stack may not include the gate dielectric 110.
  • a gate cap layer (not shown) may be formed on top of each gate stack.
  • the gate cap layer may comprise, for example, silicon nitride, silicon oxide, silicon oxynitride or other dielectric material having insulating properties.
  • the material used in the gate electrode 120 may include polycrystalline silicon, polycrystalline silicon, a metal such as one or a combination of Ti, Co, Ni, Al, Mo or W, a metal nitride such as TiN, or other conductive material. If the gate dielectric 110 employs a high k dielectric shield, the gate electrode 120 is preferably made of a metallic material.
  • a gate spacer spacer 130 may be formed on sidewalls of the gate stacks 210-240.
  • the gate spacer spacer 130 may be made of a material such as silicon oxide, silicon nitride, silicon oxynitride, silicon carbide, silicon oxycarbide or the like.
  • each active region for example, on the recrystallized first semiconductor region 103, gate stacks 230, 240 are formed, and The recrystallized second semiconductor region 107 has gate stacks 210, 220 formed thereon.
  • the number of gate stacks formed in each active region is selected as needed or specific application. For example, only one gate stack can be formed in each active region.
  • Figure 8A shows in a top view a third sub-step S353 of a transistor fabrication method in accordance with an exemplary embodiment of the present invention.
  • Fig. 8B is a cross-sectional view taken along line A-A in Fig. 8A.
  • step S353 a source-drain contact window is formed.
  • a conductive material is deposited by a process such as sputtering, evaporation, or the like to fill the space between the gate stacks 210-240 and the sidewall spacers 106.
  • the deposited conductive material is etched back by a wet etching process to form source and drain contact windows 150 on both sides of the gate stacks 210-240.
  • the source-drain contact window 150 is lower than the gate stacks 210-240 and the sidewall spacers 106 to avoid undesired electrical interconnections between adjacent device regions or adjacent transistors.
  • the conductive material may include a metal such as tungsten, copper; a metal nitride such as TaN, TiN; or other conductive material.
  • the recrystallized first and second semiconductor regions 103, 107 are silicided with the gate stack 210-240 and the sidewall spacers 106 as a mask.
  • the exposed portions are such that source and drain contact regions 140 of metal silicide are formed on both sides of the gate stacks 210-240.
  • the contact resistance of the source and drain regions can be reduced.
  • other masks may be used.
  • the fabrication of the transistor according to an exemplary embodiment of the present invention is completed by the above process steps.
  • the subsequent processes required can be continued to make the complete transistor 100.
  • various devices are formed on the basis of the transistors shown in Figs. 8A-8B by forming subsequent processes such as a contact plug and a protective layer.
  • the transistors in the first device region and the second device region form a CMOS transistor 100.
  • the transistor 100 may include: a first insulating layer 102 on the substrate 101; a first device region on the first insulating layer 102; and a first device region on the first insulating layer 102 a sidewall spacer 106 is formed; a second device region on the first insulating layer 102, the second device region is isolated from the first device region by the sidewall spacers 106; and formed in the first device region and the second device, respectively The transistor structure in the region.
  • the transistor may include: being located in the first insulating layer 102 in the first device region a first semiconductor layer 103 thereon; and a second semiconductor layer 107 on the first insulating layer 102 in the second device region.
  • the transistor structure may include: gate stacks 210-240 formed on the first semiconductor layer 103 and the second semiconductor layer 107; and self-alignedly formed between the gate stacks 210-240 The source-drain contact window 150, wherein the source-drain contact window 150 is lower than the sidewall spacers 106.
  • the gate stacks 210-240 may include gate dielectrics 110 formed on the first semiconductor layer 103 and the second semiconductor layer 107.
  • the gate stacks 210-240 may include: a high-k dielectric 110 formed on the first semiconductor layer 103 and the second semiconductor layer 107; and a metal gate 120 formed on the high-k dielectric.
  • the gate stacks 210-240 can include gate spacer spacers 130 formed on the sidewalls.
  • the transistor structure formed in the first device region and the second device region may form a CMOS transistor.
  • the first semiconductor layer 103 may include N-type polysilicon
  • the second semiconductor layer 107 may include P-type polysilicon.
  • the first insulating layer 102 may be selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride.
  • the spacer spacers 106 may be selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride, silicon carbide, and silicon oxycarbide.
  • the gate spacer spacers 130 may be selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride, silicon carbide, and silicon oxycarbide.
  • the invention also provides a semiconductor device comprising the transistor described in the above embodiments.
  • the transistor fabrication method according to the present invention uses a fully self-aligned process to fabricate ultra-thin CMOS transistors. Compared with the conventional method, the transistor fabrication method of the present invention greatly reduces the space required for isolation, significantly reduces process complexity, and greatly reduces fabrication costs.
  • the above disclosure of the specification of the present invention is exemplified by the fabrication of, for example, a MOSFET transistor. It is known to those skilled in the art that the transistor of the present invention and the method of fabricating the same are not limited to the MOSFET according to the spirit and principle of the present invention. Situation, and It is applicable to other types of transistors such as bipolar transistors, junction field effect transistors, and other semiconductor devices. Therefore, the scope of protection of the present invention also encompasses a semiconductor device and a method of fabricating the same, including the above-described transistor and method of fabricating the same.

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Abstract

提供了一种晶体管（100），晶体管的制作方法以及包括该晶体管的半导体器件。该晶体管的制作方法包括：提供衬底（101），并且在该衬底上形成第一绝缘层（102）；在该第一绝缘层上定义第一器件区（103）；在该第一绝缘层上围绕该第一器件区形成侧墙隔离物（106）；在该第一绝缘层上定义第二器件区（107），该第二器件区通过该侧墙隔离物与该第一器件区隔离；以及分别在该第一器件区和第二器件区中形成晶体管结构。该晶体管制作方法减小了隔离所需的空间，降低了工艺复杂度，并减小了制作成本。

Description

晶体管、 晶体管制作方法及包括该晶体管的半导体器件 本申请要求了 2011 年 10 月 31 日 提交的、 申请号为 201110336801.1、 发明名称为"晶体管、 晶体管制作方法及包括该晶体 管的半导体器件"的中国专利申请的优先权， 其全部内容通过引用结合 在本申请中。
技术领域
本发明涉及一种晶体管及其制作方法。 更具体而言， 本发明涉及 一种 CMOS晶体管及其制作方法。 本发明还涉及一种包括该晶体管的 半导体器件。
背景技术
晶体管是目前集成电路中的常用元件。 CMOS ( Complementary Metal-Oxide-Semiconductor )晶体管是由 N沟道晶体管和 P沟道晶体管 形成的互补型 MOS晶体管。
为了解决体硅 CMOS 晶体管中的短沟道效应， 已经提出在未来
VLSI技术中使用超薄 SOI ( Ultra thin Semiconductor on Insulator ) 。 然 而， 超薄 SOI晶片 ( blanket wafer ) 是昂贵的。
为了避免晶体管在工作时相互影响， 需要对晶体管进行隔离。 传 统的隔离技术包括浅凹槽隔离 ( Shallow Trench Isolation, STI ) 、 硅的 局部氧化（ Local Oxidation of Silicon, LOCOS )、侧墙掩蔽隔离（ Sidewall Masked Isolation, SWAMI )等。 然而， 传统技术需要相当大的区域来隔 离 N沟道晶体管和 P沟道晶体管以及分离晶体管的源极、 漏极和栅极 接触。 这不可避免地增大了制作成本。
发明内容
本发明解决了现有技术中存在的以上问题。
根据本发明的一个方面， 提供了一种晶体管制作方法， 该方法可 以包括： 提供衬底， 并且在该衬底上形成第一绝缘层； 在该第一绝缘 层上定义第一器件区； 在该第一绝缘层上围绕该第一器件区形成侧墙 隔离物； 在该第一绝缘层上定义第二器件区， 该第二器件区通过该侧 墙隔离物与该第一器件区隔离； 以及分别在该第一器件区和第二器件 区中形成晶体管结构。 在根据本发明的晶体管制作方法中， 侧墙隔离 物和第二器件区自对准形成， 由此可以减小晶体管的面积。 在本发明的实施例中， 在该第一绝缘层上定义第一器件区的步骤 可以包括： 在该第一绝缘层上顺序淀积第一半导体层和第一掩模层； 以及图案化该第一半导体层和第一掩模层以定义该第一器件区。
在本发明的实施例中， 图案化该第一半导体层和第一掩模层的步 骤可以包括： 应用光致抗蚀剂层于该第一掩模层上； 通过光刻形成图 案化的光致抗蚀剂层； 以及以图案化的光致抗蚀剂层为掩模， 蚀刻掉 第一掩模层和第一半导体层的一部分， 从而露出该第一绝缘层的表面。
在本发明的实施例中， 在该第一绝缘层上定义第二器件区的步骤 可以包括： 淀积第二半导体层以覆盖该第一绝缘层的露出部分、 该侧 墙间隔物和该第一掩模层； 淀积第二掩模层以填满该第一绝缘层的露 出部分上的该第二半导体层上方的凹槽； 抛光该第二掩模层和第二半 导体层， 以与该侧墙间隔物和第一掩模层的顶部齐平； 以该第一掩模 层和第二掩模层为掩模， 移除该侧墙间隔物的侧面上的该第二半导体 层； 以及移除该第一掩模层和第二掩模层。
在本发明的实施例中， 抛光该第二掩模层和第二半导体层的步骤 可以包括： 抛光第二掩模层以与第一器件区中的第二半导体层的顶部 齐平； 以及抛光该第二掩模层和第二半导体层以与该侧墙间隔物和第 一掩模层的顶部齐平。
在本发明的实施例中， 抛光可以包括化学机械抛光。
在本发明的实施例中， 形成晶体管结构的步骤可以包括： 在该第 一半导体层和第二半导体层上形成栅极堆叠； 以及在所述栅极堆叠之 间自对准地形成源漏接触窗， 其中该源漏接触窗低于该侧墙间隔物。
在本发明的实施例中， 该方法还可以包括： 在形成栅极堆叠之前， 通过激光照射来退火该第一半导体层和第二半导体层。
在本发明的实施例中， 形成栅极堆叠的步骤可以包括： 在该第一 半导体层和第二半导体层上形成栅极电介质。
在本发明的实施例中， 该形成该栅极堆叠可以包括： 在该第一半 导体层和第二半导体层上形成高 k电介质； 以及在该高 k电介质上形 成金属栅极。
在本发明的实施例中， 该方法还可以包括： 在该栅极堆叠的侧壁 形成栅极侧墙隔离物。
在本发明的实施例中， 该方法还可以包括： 在形成源漏接触窗之 前， 金属化该第一半导体层和第二半导体层的露出部分， 以形成源漏 接触区域。
在本发明的实施例中， 该方法还可以包括： 利用在该第一器件区 和第二器件区中形成的晶体管结构， 形成 CMOS晶体管。
在本发明的实施例中， 该第一半导体层可以包括 N型多晶硅， 且 该第二半导体层包括 P型多晶硅。
在本发明的实施例中， 该第一绝缘层可以选自由下述材料组成的 群组： 氧化硅、 氮化硅和氮氧化硅。
在本发明的实施例中， 该侧墙隔离物可以选自由下述材料组成的 群组： 氧化硅、 氮化硅、 氮氧化硅、 碳化硅和碳氧化硅。
在本发明的实施例中， 该栅极侧墙隔离物可以选自由下述材料组 成的群组： 氧化硅、 氮化硅、 氮氧化硅、 碳化硅和碳氧化硅。
根据本发明的第二方面， 提供了一种晶体管， 该晶体管可以包括： 位于村底上的第一绝缘层； 位于该第一绝缘层上的第一器件区； 在该 第一绝缘层上围绕该第一器件区形成的侧墙隔离物； 位于该第一绝缘 层上的第二器件区， 该第二器件区通过该侧墙隔离物与该第一器件区 隔离； 以及分别形成在该第一器件区和第二器件区中的晶体管结构。 在根据本发明的晶体管中， 侧墙隔离物和第二器件区自对准形成， 晶 体管的面积因此可以减小。
在本发明的实施例中， 该晶体管可以包括： 在该第一器件区中位 于该第一绝缘层上的第一半导体层； 以及在该第二器件区中位于该第 一绝缘层上的第二半导体层。
在本发明的实施例中， 该晶体管结构可以包括： 形成在该第一半 导体层和第二半导体层上的栅极堆叠； 以及自对准地形成在所述栅极 堆叠之间的源漏接触窗， 其中该源漏接触窗低于该侧墙间隔物。
在本发明的实施例中， 该栅极堆叠可以包括形成在该第一半导体 层和第二半导体层上的栅极电介质。
在本发明的实施例中， 该栅极堆叠可以包括： 形成在该第一半导 体层和第二半导体层上的高 k电介质； 以及形成在该高 k电介质上的 金属栅极。
在本发明的实施例中， 该栅极堆叠可以包括形成在侧壁的栅极侧 墙隔离物。 在本发明的实施例中， 该第一器件区和第二器件区中的晶体管结 构可以形成 CMOS晶体管。
根据本发明的第三方面， 提供了一种半导体器件， 其包括如上所 述的晶体管。
该方法采用完全自对准工艺来制作超薄 CMOS晶体管。 与传统方 法相比， 本发明的晶体管制作方法大大减小了隔离所需的空间， 显著 降低了工艺复杂度， 并且大幅减小了制作成本。
附图说明
本发明的这些和其它方面将会显而易见， 并且将会参考附图以示 例性方式予以进一步解释说明， 在附图中：
图 1为示出根据本发明实施例的晶体管制作方法的流程图； 图 2 为示出根据本发明实施例的晶体管制作方法的步骤的示意性 截面图；
图 3A和 3B为示出根据本发明实施例的晶体管制作方法的步骤的 示意性截面图；
图 4 为示出根椐本发明实施例的晶体管制作方法的步骤的示意性 截面图；
图 5A、 5B、 5C和 5D为示出根据本发明实施例的晶体管制作方法 的步骤的示意性截面图；
图 6A和 6B分别为示出根据本发明实施例的晶体管制作方法的步 骤的示意性俯视图和截面图；
图 7 A和 7B分别为示出根据本发明实施例的晶体管制作方法的步 骤的示意性俯视图和截面图； 以及
图 8A和 8B分别为示出根据本发明实施例的晶体管制作方法的步 骤的示意性俯视图和截面图。
具体实施方式
以下将结合附图详细描述本发明的示例性实施例。 附图是示意性 的， 并未按比例绘制， 且只是为了说明本发明的实施例而并不意图限 制本发明的保护范围。 在附图中， 相同的附图标记表示相同或相似的 部件。 为了使本发明的技术方案更加清楚， 本领域熟知的工艺步骤及 器件结构在此省略。
本发明的第一方面提供一种晶体管制作方法。 下面参照图 1 以及 图 2至图 8B详细描述根据本发明的第一方面的晶体管制作方法。
图 2示出了根据本发明的示例性实施例的晶体管制作方法 300的 第一步骤 S310。在步骤 S310中，提供衬底并在衬底上淀积第一绝缘层。
根据本发明的优选实施例， 在步骤 S310中， 提供衬底 101。 衬底 101可以包括任何适合的衬底材料（包括绝缘体、 半导体、 导体等） ， 具体可以包括但不限于 Si、 Ge、 SiGe、 SiC：、 GaAs、 InP或者任何 III/V 族化合物半导体等。 衬底 101也可以由其它材料形成。 例如， 衬底 101 宝石、 玻璃、 有机材料。
通过例如原子层淀积 （ALD ) 、 物理气相淀积 （PVD ) 、 化学气 相淀积（CVD )等工艺，在衬底 101上形成第一绝缘层 102。作为实例， 第一绝缘层 102 可以包括但不限于选自由下述材料组成的群组的其中 之一或其组合： 氧化硅、 氮化硅和氮氧化硅。 第一绝缘层 102 的厚度 为 100~10000A, 优选地为 200θΑ。
图 3A-3B 示出了根据本发明的示例性实施例的晶体管制作方法 300的第二步骤 S320。 在步骤 S320中， 定义第一器件区。
如图 3A所示，在第一绝缘层上顺序淀积第一半导体层和第一掩模 层。 根据本发明的优选实施例， 在第一绝缘层 102上形成第一半导体 层 103。 优选地， 第一半导体层 103 的厚度为 100〜2000A, 优选地为 500A。 作为实例， 第一半导体层 103可以包括多晶硅， 但是也可以包 括任何适合的半导体衬底材料。例如，该第一半导体层 103可以包括 N 型多晶硅。
在第一半导体层 103上形成第一掩模层 104以作为后续蚀刻步骤 中的硬掩模。 例如， 通过淀积工艺形成氮化硅、 氧化硅、 氮氧化硅或 四乙氧基硅烷（TEOS )作为第一掩模层 104。 优选地， 第一掩模层 104 是氮化硅， 厚度为 100〜10000A， 优选地为 1000~4000A。
如图 3B所示， 图案化第一半导体层和第一掩模层的叠层以定义第 一器件区。 根据本发明的优选实施例， 在该第一掩模层 104上应用厚 度例如约为 1000〜50000A的光致抗蚀剂层 105， 通过光刻工艺形成图 案化的光致抗蚀剂层 105。 以图案化的光致抗蚀剂层 105为掩模， 通过 例如反应离子蚀刻 （RIE )工艺蚀刻露出的一部分第一掩模层 104和第 一半导体层 103。 例如， 对第一掩模层 104和第一半导体层 103 的露出的部分进行 各向异性蚀刻， 直至露出第一绝缘层 102 的表面部分为止， 从而图案 化形成第一器件区。 在本实施例中， 该第一器件区为 N型场效应晶体 管 （NFET ) 有源区。
图 4示出了根据本发明的示例性实施例的晶体管制作方法 300的 第三步骤 S330。 在该步骤中， 形成围绕第一器件区的侧墙隔离物。
根据本发明的优选实施例， 如图 4所示， 可以通过常规工艺步骤， 围绕 NFET有源区的侧壁形成侧墙隔离物 （spacer ) 106。 侧墙隔离物 106可由氧化硅、 氮化硅、 氮氧化硅、 碳化硅、 碳氧化硅等材料制成。 侧墙隔离物 106 的高度 （即， 在垂直村底表面的方向上的尺度） 为 100-lOOOOA, 优选地为 100~4000A。
图 5A、 5B、 5C和 5D示出了根据本发明的示例性实施例的晶体管 制作方法 300的第四步骤 S340。 在步骤 S340中， 定义第二器件区。
如图 5A所示， 在第一绝缘层 102的露出部分、 侧墙间隔物 106以 及图案化的第一掩模层 104上各向同性淀积第二半导体层 107。第二半 导体层 107的厚度为 100~2000A， 优选地为 500A。
作为实例， 第二半导体层 107 可以包括多晶硅， 但是也可以包括 任何适合的半导体衬底材料。 第二半导体层 107 的导电类型与第一半 导体层 103的导电类型相反。 作为实例， 第二半导体层 107可以包括 P 型多晶硅。
如图 5B所示， 淀积第二掩模层 108以填满淀积在第一绝缘层 102 的露出部分上的第二半导体层 107上方的凹槽。 第二掩模层 108作为 后续蚀刻步骤中的硬掩模。 随后， 进行例如化学机械抛光 （CMP ) 工 艺的平坦化工艺以移除所述凹槽上方多余的第二掩模层 108。该平坦化 工艺停止于 NFET有源区中的第二半导体层 107的顶部。
优选地， 通过化学气相淀积工艺形成氮化硅、 氧化硅、 氮氧化硅 或 TEOS作为第二掩模层 108。 在本实施例中， 第二掩模层 108可包括 氮化硅。
如图 5C所示， 进行例如 CMP工艺的平坦化工艺， 该平坦化工艺 停止于侧墙间隔物 106的顶部。 按照这种方式， 移除 NFET有源区中 的第二半导体层 107， 并且使第一掩模层 104、 侧墙间隔物 106和第二 掩模层 108的顶部齐平。 如上文结合图 5B和 5C所描述，通过执行两个 CMP工艺步骤来形 成露出侧墙间隔物 106顶部的平坦表面。 通过对这两个 CMP工艺步骤 中使用的蚀刻物质和停止层进行相应的优化， 所得到的表面可以具有 更好的平整度。
可替换地， 图 5B和 5C中的两个 CMP工艺步骤可以合并。 即， 可 以通过一次 CMP工艺步骤， 将第二掩模层 108和第二半导体层 107抛 光成与侧墙间隔物 106和第一掩模层 104的顶部齐平。
接着， 以图 5C中的第一掩模层 104和第二掩模层 108为硬掩模， 过蚀刻侧墙间隔物 106侧面上的第二半导体层 107。通过湿法或干法蚀 刻工艺移除第一掩模层 104和第二掩模层 108 , 由此图案化形成第二器 件区， 如图 5D所示。 在本实施例中， 该第二器件区为 P型场效应晶体 管 （PFET ) 的有源区。
以下结合图 6A-6B、 7A-7B和 8A-8B描述根据本发明的示例性实 施例的晶体管制作方法 300的第五步骤 S350。在步骤 S350中， 分别在 第一和第二器件区中形成半导体器件。
图 6A 以俯视图示出了根据本发明的示例性实施例的晶体管制作 方法的第一子步骤 S351。 图 6B为沿着图 6A中的线 A-A， 截取的截面 图。 在子步骤 S351 中， 可选地， 对第一半导体层 103和第二半导体层 107进行退火处理。
如图 6A所示，侧墙隔离物 106定义导电类型相反的第一半导体区 域 103和第二半导体区域 107， 并且将这些半导体区域彼此隔离。 在示 例性实施例中， 侧墙隔离物 106定义 2个第一半导体区域 103和 2个 第二半导体区域 107,每个第一半导体区域 103通过侧墙隔离物 106与 第二半导体区域 107隔离。 需要注意的是， 侧墙隔离物 106隔离第一 和第二半导体区域的方式以及第一和第二半导体区域的数目可以根据 需要或者具体应用来选择。
如图 6B中的箭头所示，利用激光照射第一和第二半导体区域 103、 107来执行退火处理。该退火处理使所述半导体区域再结晶以形成再结 晶的第一和第二半导体区域 103， 、 107， 。 在示例性实施例中， 激光 波长例如可以处于 200nm至 600nm的范围内。 通过激光照射而使半导 体区域再结晶的温度例如大于 1200°C。 然而， 本发明不限于此。 本领 等。
通过使半导体区域再结晶， 可以引入或提高半导体区域中的应力， 从而改善形成在该半导体区域上的半导体器件结构的性能。 例如， 在 后续工艺步骤中在该半导体区域上分别形成 NFET和 PFET的情况下 , 在该半导体区域中形成晶体管的沟道， 由此可以提高沟道中载流子的 迁移率并且改善器件的速度。
图 7A 以俯视图示出了根据本发明的示例性实施例的晶体管制作 方法的第二子步骤 S352。 图 7B为沿着图 7A中的线 A-A， 截取的截面 图。在子步骤 S352中，在重结晶的第一和第二半导体区域 103' 、 107， 上形成栅极堆叠 210、 220、 230、 240。
根据优选实施例，通过先栅极 ( Gate First )或者后栅极 ( Gate Last ) 工艺在所述半导体区域上形成栅极堆叠 210-240。栅极堆叠可以包括顺 序堆叠的栅极电介质 110和栅电极 120。
在本实施例中， 栅极电介质 110 可以包括氧化硅、 氮化硅、 氮氧 化硅或其组合。 在其它实施例中， 栅极电介质 110也可以是高 k电介 质， 例如 Hf02、 HfSiO、 HfSiON、 HfTaO, HfTiO, HfZrO、 A1203、 La203、 Zr02、 LaAlO中的一种或其组合。 栅极电介质 110的厚度可以 为 2nm-10nm。 可选地， 该栅极堆叠可以不包括栅极电介质 110。
可选地， 可以在每个栅极堆叠的顶部上形成栅极盖层（未示出） 。 栅极盖层可包括例如氮化硅、 氧化硅、 氮氧化硅或者其它具有绝缘特 性的电介质材料。
栅电极 120中使用的材料可以包括多晶硅、 多晶锗硅、 例如 Ti、 Co、 Ni、 Al、 Mo或 W中的一种或其组合的金属、 例如 TiN的金属氮 化物、 或者其它导电材料。 如果栅极电介质 110采用高 k电介盾， 栅 电极 120优选地采用金属材料。
可选地， 可以在栅极堆叠 210-240 的侧壁上形成栅极侧墙隔离物 ( gate spacer ) 130。 栅极侧墙隔离物 130可由氧化硅、 氮化硅、 氮氧 化硅、 碳化硅、 碳氧化硅等材料制成。
在图 7A和 7B所示的实施例中， 在每个有源区中形成了两个栅极 堆叠， 例如在再结晶的第一半导体区域 103， 上形成了栅极堆叠 230、 240, 并且在再结晶的第二半导体区域 107， 上形成了栅极堆叠 210、 220。 但是需要注意的是， 但本发明不限于此。 本领域技术人员可以根 据需要或者具体应用来选择每个有源区中形成的栅极堆叠的数目。 例 如， 可以在每个有源区中仅仅形成一个栅极堆叠。
图 8A 以俯视图示出了根据本发明的示例性实施例的晶体管制作 方法的第三子步骤 S353。 图 8B为沿着图 8A中的线 A-A， 截取的截面 图。 在步骤 S353中， 形成源漏接触窗。
根据优选实施例， 通过溅射、 蒸镀等工艺， 淀积导电性材料以填 充栅极堆叠 210-240和侧墙隔离物 106之间的空间。 例如， 通过湿法蚀 刻等工艺， 回蚀刻所淀积的导电性材料， 从而在栅极堆叠 210-240的两 侧形成源漏接触窗 150。优选地，源漏接触窗 150低于栅极堆叠 210-240 和侧墙隔离物 106,从而避免相邻器件区或者相邻晶体管之间不期望的 电学互连。 该导电性材料可以包括金属， 例如钨、 铜； 金属氮化物， 例如 TaN、 TiN; 或者其它导电性材料。
可选地， 在形成源漏接触窗 150之前， 以栅极堆叠 210-240和侧墙 隔离物 106 为掩模， 金属硅化所述再结晶的第一和第二半导体区域 103， 、 107， 的露出部分， 从而在栅极堆叠 210-240的两侧形成金属硅 化物的源漏接触区域 140。 通过形成所述源漏接触区域 140, 可以降低 源漏区域的接触电阻。 备选地， 在上述金属硅化步骤中， 可以使用其 它掩模。
通过上述工艺步骤， 完成了根据本发明的示例性实施例的晶体管 的制作。然而，可以继续进行所需的后续工艺以制作完整的晶体管 100。 例如， 通过形成接触插塞 （ contact plug ) 、 保护层等后续工艺， 在图 8A-8B 所示晶体管的基础上形成各种器件。 在优选实施例中， 第一器 件区和第二器件区中的晶体管形成 CMOS 晶体管 100。 这些后续工艺 对于所属技术领域的技术人员而言是公知的， 因此不再赘述。
在详细描述了本发明的晶体管制作方法之后， 下面结合图 8A-8B 简要介绍根据本发明的第二方面的晶体管。
根据本发明的第二方面， 晶体管 100可以包括： 位于衬底 101 上 的第一绝缘层 102; 位于第一绝缘层 102上的第一器件区； 在第一绝缘 层 102上围绕第一器件区形成的侧墙隔离物 106; 位于第一绝缘层 102 上的第二器件区， 第二器件区通过侧墙隔离物 106与第一器件区隔离； 以及分别形成在第一器件区和第二器件区中的晶体管结构。
可选地， 该晶体管可以包括： 在第一器件区中位于第一绝缘层 102 上的第一半导体层 103; 以及在第二器件区中位于第一绝缘层 102上的 第二半导体层 107。
可选地， 该晶体管结构可以包括： 形成在第一半导体层 103 和第 二半导体层 107上的栅极堆叠 210-240; 以及自对准地形成在所述栅极 堆叠 210-240之间的源漏接触窗 150， 其中源漏接触窗 150低于侧墙间 隔物 106。
可选地， 该栅极堆叠 210-240 可以包括形成在第一半导体层 103 和第二半导体层 107上的栅极电介质 110。
可选地， 该栅极堆叠 210-240可以包括： 形成在第一半导体层 103 和第二半导体层 107上的高 k电介质 1 10;以及形成在高 k电介质上的 金属栅极 120。
可选地，该栅极堆叠 210-240可以包括形成在侧壁的栅极侧墙隔离 物 130。
可选地， 在第一器件区和第二器件区中形成的晶体管结构可以形 成 CMOS晶体管。
可选地， 该第一半导体层 103可以包括 N型多晶硅， 且该第二半 导体层 107可以包括 P型多晶硅。
可选地， 该第一绝缘层 102可以选自由下述材料组成的群组： 氧 化硅、 氮化硅和氮氧化硅。
可选地， 该侧墙隔离物 106可以选自由下述材料组成的群组： 氧 化硅、 氮化硅、 氮氧化硅、 碳化硅和碳氧化硅。
可选地， 该栅极侧墙隔离物 130可以选自由下述材料组成的群组： 氧化硅、 氮化硅、 氮氧化硅、 碳化硅和碳氧化硅。
在本发明的第三方面中， 本发明还提供一种半导体器件， 其包括 在上述实施例中描述的晶体管。
根据本发明的晶体管制作方法采用完全自对准工艺来制作超薄 CMOS 晶体管。 与传统方法相比， 本发明的晶体管制作方法大大减小 了隔离所需的空间， 显著降低了工艺复杂度， 并且大幅减小了制作成 本。
需要指出的是， 本发明说明书的上述公开内容是以例如 MOSFET 晶体管的制作作为实例， 本领域技术人员知晓的是， 根据本发明的精 神和原理， 本发明的晶体管及其制作方法不限于 MOSFET的情形， 而 是可以适用于双极晶体管、 结型场效应晶体管等其它类型晶体管和其 它半导体器件。 因此， 本发明的保护范围同样涵盖了半导体器件及其 制作方法， 其包括上述的晶体管及其制作方法步骤。
尽管已经结合优选实施例对本发明进行了描述， 但是可以理解对 于本领域技术人员来说在上述原理范围内的更改是显而易见的， 所以 本发明不限于这些优选实施例， 而是要包含这些更改。 本发明在于各 个和每个新颖的特性特征以及特性特征的各个和每个组合。 权利要求 中的参考符号不是对其保护范围的限制。 使用动词 "包含" 及其变形 不排除存在那些未在权利要求列出的部件。 部件之前使用的冠词 "一" 或 "一个" 并不排除存在若干个这样的部件。 在互不相同的从属权利 要求中列举了某些措施并不表示不能有利地使用这些措施的组合。

Claims

权 利 要 求
1. 一种晶体管制作方法， 包括：
提供衬底， 并且在该衬底上形成第一绝缘层；
在该第一绝缘层上定义第一器件区；
在该第一绝缘层上围绕该第一器件区形成侧墙隔离物；
在该第一绝缘层上定义第二器件区， 该第二器件区通过该侧墙隔 离物与该第一器件区隔离； 以及
分别在该第一器件区和第二器件区中形成晶体管结构。
2. 根据权利要求 1所述的方法， 其中在该第一绝缘层上定义第一 器件区的步骤包括：
在该第一绝缘层上顺序淀积第一半导体层和第一掩模层； 以及 图案化该第一半导体层和第一掩模层以定义该第一器件区。
3. 根据权利要求 2所述的方法， 其中图案化该第一半导体层和第 一掩模层的步骤包括：
应用光致抗蚀剂层于该第一掩模层上；
通过光刻形成图案化的光致抗蚀剂层； 以及
以图案化的光致抗蚀剂层为掩模， 蚀刻掉第一掩模层和第一半导 体层的一部分， 从而露出该第一绝缘层的表面。
4. 根据权利要求 2所述的方法， 其中在该第一绝缘层上定义第二 器件区的步骤包括：
淀积第二半导体层以覆盖该第一绝缘层的露出部分、 该侧墙间隔 物和该第一掩模层；
淀积第二掩模层以填满该第一绝缘层的露出部分上的该第二半导 体层上方的凹槽；
抛光该第二掩模层和第二半导体层， 以与该侧墙间隔物和第一掩 模层的顶部齐平；
以该第一掩模层和第二掩模层为掩模， 移除该侧墙间隔物的侧面 上的该第二半导体层； 以及
移除该第一掩模层和第二掩模层。
5. 根据权利要求 4所述的方法， 其中抛光该第二掩模层和第二半 导体层的步骤包括： 抛光第二掩模层以与第一器件区中的第二半导体层的顶部齐平； 以及
抛光该第二掩模层和第二半导体层以与该侧墙间隔物和第一掩模 层的顶部齐平。
6. 根据权利要求 4所述的方法， 其中抛光包括化学机械抛光。
7. 根据权利要求 4所述的方法，其中形成晶体管结构的步骤包括： 在该第一半导体层和第二半导体层上形成栅极堆叠； 以及
在所述栅极堆叠之间自对准地形成源漏接触窗， 其中该源漏接触 窗低于该侧墙间隔物。
8. 根据权利要求 7所述的方法， 还包括：
在形成栅极堆叠之前， 通过激光照射来退火该第一半导体层和第 二半导体层。
9. 根据权利要求 7所述的方法， 其中形成栅极堆叠的步骤包括： 在该第一半导体层和第二半导体层上形成栅极电介质。
10. 根据权利要求 9所述的方法， 其中形成该栅极堆叠包括： 在该第一半导体层和第二半导体层上形成高 k电介质； 以及 在该高 k电介质上形成金属栅极。
1 1. 根据权利要求 7所述的方法， 还包括：
在该栅极堆叠的侧壁形成栅极侧墙隔离物。
12. 根据权利要求 7所述的方法， 还包括：
在形成源漏接触窗之前， 金属化该第一半导体层和第二半导体层 的露出部分， 以形成源漏接触区域。
13. 根据权利要求 1所述的方法， 还包括：
利用在该第一器件区和第二器件区中形成的晶体管结构， 形成 CMOS晶体管。
14. 根据权利要求 4所述的方法， 其中该第一半导体层包括 N型 多晶硅， 且该第二半导体层包括 P型多晶硅。
15. 根据权利要求 1所述的方法，其中该第一绝缘层选自由下述材 料组成的群组： 氧化硅、 氮化硅和氮氧化硅。
16. 根据权利要求 1所述的方法，其中该侧墙隔离物选自由下述材 料组成的群组： 氧化硅、 氮化硅、 氮氧化硅、 碳化硅和碳氧化硅。
17. 根据权利要求 11所述的方法， 其中该栅极侧墙隔离物选自由 下述材料组成的群组： 氧化硅、 氮化硅、 氮氧化硅、 碳化硅和碳氧化 硅。
18. 一种晶体管， 包括：
位于衬底上的第一绝缘层；
位于该第一绝缘层上的第一器件区；
在该第一绝缘层上围绕该第一器件区形成的侧墙隔离物；
位于该第一绝缘层上的第二器件区， 该第二器件区通过该侧墙隔 离物与该第一器件区隔离； 以及
分别形成在该第一器件区和第二器件区中的晶体管结构。
19. 如权利要求 18所述的晶体管， 包括：
在该第一器件区中位于该第一绝缘层上的第一半导体层； 以及 在该第二器件区中位于该第一绝缘层上的第二半导体层。
20. 根据权利要求 19所述的晶体管， 其中该晶体管结构包括： 形成在该第一半导体层和第二半导体层上的栅极堆叠； 以及 自对准地形成在所述栅极堆叠之间的源漏接触窗， 其中该源漏接 触窗低于该侧墙间隔物。
21. 根据权利要求 20所述的晶体管， 其中该栅极堆叠包括形成在 该第一半导体层和第二半导体层上的栅极电介质。
22. 根据权利要求 21所述的晶体管， 其中该栅极堆叠包括： 形成在该第一半导体层和第二半导体层上的高 k电介质； 以及 形成在该高 k电介质上的金属栅极。
23. 根据权利要求 20所述的晶体管， 其中该栅极堆叠包括形成在 侧壁的栅极侧墙隔离物。
24. 根据权利要求 18所述的晶体管， 其中该第一器件区和第二器 件区中的晶体管结构形成 CMOS晶体管。
25. 根据权利要求 19所述的晶体管， 其中该第一半导体层包括 N 型多晶硅， 且该第二半导体层包括 P型多晶硅。
26. 根据权利要求 18所述的晶体管， 其中该第一绝缘层选自由下 述材料组成的群组： 氧化硅、 氮化硅和氮氧化硅。
27. 根据权利要求 18所述的晶体管， 其中该侧墙隔离物选自由下 述材料组成的群组： 氧化硅、 氮化硅、 氮氧化硅、 碳化硅和碳氧化硅。
28. 根据权利要求 23所述的晶体管， 其中该栅极侧墙隔离物选自 由下述材料组成的群组： 氧化硅、 氮化硅、 氮氧化硅、 碳化硅和碳氧 化硅。
29. 一种半导体器件， 包括权利要求 18-28中任意一项所述的晶体 管。
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