CN103094217A - 晶体管、晶体管制作方法及包括该晶体管的半导体器件 - Google Patents

晶体管、晶体管制作方法及包括该晶体管的半导体器件 Download PDF

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Abstract

本发明公开了一种晶体管、晶体管制作方法及包括该晶体管的半导体器件。该晶体管制作方法可以包括：提供衬底，并且在该衬底上形成第一绝缘层；在该第一绝缘层上定义第一器件区；在该第一绝缘层上围绕该第一器件区形成侧墙隔离物；在该第一绝缘层上定义第二器件区，该第二器件区通过该侧墙隔离物与该第一器件区隔离；以及分别在该第一器件区和第二器件区中形成晶体管结构。本发明的晶体管制作方法大大减小了隔离所需的空间，显著降低了工艺复杂度，并且大幅减小了制作成本。

Description

晶体管、晶体管制作方法及包括该晶体管的半导体器件
技术领域
本发明涉及一种晶体管及其制作方法。更具体而言，本发明涉及一种CMOS晶体管及其制作方法。本发明还涉及一种包括该晶体管的半导体器件。
背景技术
晶体管是目前集成电路中的常用元件。CMOS（Complementary Metal-Oxide-Semiconductor）晶体管是由N沟道晶体管和P沟道晶体管形成的互补型MOS晶体管。
为了解决体硅CMOS晶体管中的短沟道效应，已经提出在未来VLSI技术中使用超薄SOI（Ultra thin Semiconductor on Insulator）。然而，超薄SOI晶片（blanket wafer）是昂贵的。
为了避免晶体管在工作时相互影响，需要对晶体管进行隔离。传统的隔离技术包括浅凹槽隔离（Shallow Trench Isolation, STI）、硅的局部氧化（Local Oxidation of Silicon, LOCOS）、侧墙掩蔽隔离（Sidewall Masked Isolation, SWAMI）等。然而，传统技术需要相当大的区域来隔离N沟道晶体管和P沟道晶体管以及分离晶体管的源极、漏极和栅极接触。这不可避免地增大了制作成本。
发明内容
本发明解决了现有技术中存在的以上问题。
根据本发明的一个方面，提供了一种晶体管制作方法，该方法可以包括：提供衬底，并且在该衬底上形成第一绝缘层；在该第一绝缘层上定义第一器件区；在该第一绝缘层上围绕该第一器件区形成侧墙隔离物；在该第一绝缘层上定义第二器件区，该第二器件区通过该侧墙隔离物与该第一器件区隔离；以及分别在该第一器件区和第二器件区中形成晶体管结构。在根据本发明的晶体管制作方法中，侧墙隔离物和第二器件区自对准形成，由此可以减小晶体管的面积。
在本发明的实施例中，在该第一绝缘层上定义第一器件区的步骤可以包括：在该第一绝缘层上顺序淀积第一半导体层和第一掩模层；以及图案化该第一半导体层和第一掩模层以定义该第一器件区。
在本发明的实施例中，图案化该第一半导体层和第一掩模层的步骤可以包括：应用光致抗蚀剂层于该第一掩模层上；通过光刻形成图案化的光致抗蚀剂层；以及以图案化的光致抗蚀剂层为掩模，蚀刻掉第一掩模层和第一半导体层的一部分，从而露出该第一绝缘层的表面。
在本发明的实施例中，在该第一绝缘层上定义第二器件区的步骤可以包括：淀积第二半导体层以覆盖该第一绝缘层的露出部分、该侧墙间隔物和该第一掩模层；淀积第二掩模层以填满该第一绝缘层的露出部分上的该第二半导体层上方的凹槽；抛光该第二掩模层和第二半导体层，以与该侧墙间隔物和第一掩模层的顶部齐平；以该第一掩模层和第二掩模层为掩模，移除该侧墙间隔物的侧面上的该第二半导体层；以及移除该第一掩模层和第二掩模层。
在本发明的实施例中，抛光该第二掩模层和第二半导体层的步骤可以包括：抛光第二掩模层以与第一器件区中的第二半导体层的顶部齐平；以及抛光该第二掩模层和第二半导体层以与该侧墙间隔物和第一掩模层的顶部齐平。
在本发明的实施例中，抛光可以包括化学机械抛光。
在本发明的实施例中，形成晶体管结构的步骤可以包括：在该第一半导体层和第二半导体层上形成栅极堆叠；以及在所述栅极堆叠之间自对准地形成源漏接触窗，其中该源漏接触窗低于该侧墙间隔物。
在本发明的实施例中，该方法还可以包括：在形成栅极堆叠之前，通过激光照射来退火该第一半导体层和第二半导体层。
在本发明的实施例中，形成栅极堆叠的步骤可以包括：在该第一半导体层和第二半导体层上形成栅极电介质。
在本发明的实施例中，该形成该栅极堆叠可以包括：在该第一半导体层和第二半导体层上形成高k电介质；以及在该高k电介质上形成金属栅极。
在本发明的实施例中，该方法还可以包括：在该栅极堆叠的侧壁形成栅极侧墙隔离物。
在本发明的实施例中，该方法还可以包括：在形成源漏接触窗之前，金属化该第一半导体层和第二半导体层的露出部分，以形成源漏接触区域。
在本发明的实施例中，该方法还可以包括：利用在该第一器件区和第二器件区中形成的晶体管结构，形成CMOS晶体管。
在本发明的实施例中，该第一半导体层可以包括N型多晶硅，且该第二半导体层包括P型多晶硅。
在本发明的实施例中，该第一绝缘层可以选自由下述材料组成的群组：氧化硅、氮化硅和氮氧化硅。
在本发明的实施例中，该侧墙隔离物可以选自由下述材料组成的群组：氧化硅、氮化硅、氮氧化硅、碳化硅和碳氧化硅。
在本发明的实施例中，该栅极侧墙隔离物可以选自由下述材料组成的群组：氧化硅、氮化硅、氮氧化硅、碳化硅和碳氧化硅。
根据本发明的第二方面，提供了一种晶体管，该晶体管可以包括：位于衬底上的第一绝缘层；位于该第一绝缘层上的第一器件区；在该第一绝缘层上围绕该第一器件区形成的侧墙隔离物；位于该第一绝缘层上的第二器件区，该第二器件区通过该侧墙隔离物与该第一器件区隔离；以及分别形成在该第一器件区和第二器件区中的晶体管结构。在根据本发明的晶体管中，侧墙隔离物和第二器件区自对准形成，晶体管的面积因此可以减小。
在本发明的实施例中，该晶体管可以包括：在该第一器件区中位于该第一绝缘层上的第一半导体层；以及在该第二器件区中位于该第一绝缘层上的第二半导体层。
在本发明的实施例中，该晶体管结构可以包括：形成在该第一半导体层和第二半导体层上的栅极堆叠；以及自对准地形成在所述栅极堆叠之间的源漏接触窗，其中该源漏接触窗低于该侧墙间隔物。
在本发明的实施例中，该栅极堆叠可以包括形成在该第一半导体层和第二半导体层上的栅极电介质。
在本发明的实施例中，该栅极堆叠可以包括：形成在该第一半导体层和第二半导体层上的高k电介质；以及形成在该高k电介质上的金属栅极。
在本发明的实施例中，该栅极堆叠可以包括形成在侧壁的栅极侧墙隔离物。
在本发明的实施例中，该第一器件区和第二器件区中的晶体管结构可以形成CMOS晶体管。
根据本发明的第三方面，提供了一种半导体器件，其包括如上所述的晶体管。
该方法采用完全自对准工艺来制作超薄CMOS晶体管。与传统方法相比，本发明的晶体管制作方法大大减小了隔离所需的空间，显著降低了工艺复杂度，并且大幅减小了制作成本。
附图说明
本发明的这些和其它方面将会显而易见，并且将会参考附图以示例性方式予以进一步解释说明，在附图中：
图1为示出根据本发明实施例的晶体管制作方法的流程图；
图2为示出根据本发明实施例的晶体管制作方法的步骤的示意性截面图；
图3A和3B为示出根据本发明实施例的晶体管制作方法的步骤的示意性截面图；
图4为示出根据本发明实施例的晶体管制作方法的步骤的示意性截面图；
图5A、5B、5C和5D为示出根据本发明实施例的晶体管制作方法的步骤的示意性截面图；
图6A和6B分别为示出根据本发明实施例的晶体管制作方法的步骤的示意性俯视图和截面图；
图7A和7B分别为示出根据本发明实施例的晶体管制作方法的步骤的示意性俯视图和截面图；以及
图8A和8B分别为示出根据本发明实施例的晶体管制作方法的步骤的示意性俯视图和截面图。
具体实施方式
以下将结合附图详细描述本发明的示例性实施例。附图是示意性的，并未按比例绘制，且只是为了说明本发明的实施例而并不意图限制本发明的保护范围。在附图中，相同的附图标记表示相同或相似的部件。为了使本发明的技术方案更加清楚，本领域熟知的工艺步骤及器件结构在此省略。
本发明的第一方面提供一种晶体管制作方法。下面参照图1以及图2至图8B详细描述根据本发明的第一方面的晶体管制作方法。
图2示出了根据本发明的示例性实施例的晶体管制作方法300的第一步骤S310。在步骤S310中，提供衬底并在衬底上淀积第一绝缘层。
根据本发明的优选实施例，在步骤S310中，提供衬底101。衬底101可以包括任何适合的衬底材料（包括绝缘体、半导体、导体等），具体可以包括但不限于Si、Ge、SiGe、SiC、GaAs、InP或者任何III/V族化合物半导体等。衬底101也可以由其它材料形成。例如，衬底101可以包括但不限于从以下材料构成的组中选取的材料或材料组合：蓝宝石、玻璃、有机材料。
通过例如原子层淀积（ALD）、物理气相淀积（PVD）、化学气相淀积（CVD）等工艺，在衬底101上形成第一绝缘层102。作为实例，第一绝缘层102可以包括但不限于选自由下述材料组成的群组的其中之一或其组合：氧化硅、氮化硅和氮氧化硅。第一绝缘层102的厚度为100~10000Å，优选地为2000Å。
图3A-3B示出了根据本发明的示例性实施例的晶体管制作方法300的第二步骤S320。在步骤S320中，定义第一器件区。
如图3A所示，在第一绝缘层上顺序淀积第一半导体层和第一掩模层。根据本发明的优选实施例，在第一绝缘层102上形成第一半导体层103。优选地，第一半导体层103的厚度为100~2000Å，优选地为500Å。作为实例，第一半导体层103可以包括多晶硅，但是也可以包括任何适合的半导体衬底材料。例如，该第一半导体层103可以包括N型多晶硅。
在第一半导体层103上形成第一掩模层104以作为后续蚀刻步骤中的硬掩模。例如，通过淀积工艺形成氮化硅、氧化硅、氮氧化硅或四乙氧基硅烷（TEOS）作为第一掩模层104。优选地，第一掩模层104是氮化硅，厚度为100~10000Å，优选地为1000~4000Å。
如图3B所示，图案化第一半导体层和第一掩模层的叠层以定义第一器件区。根据本发明的优选实施例，在该第一掩模层104上应用厚度例如约为1000~50000Å的光致抗蚀剂层105，通过光刻工艺形成图案化的光致抗蚀剂层105。以图案化的光致抗蚀剂层105为掩模，通过例如反应离子蚀刻（RIE）工艺蚀刻露出的一部分第一掩模层104和第一半导体层103。
例如，对第一掩模层104和第一半导体层103的露出的部分进行各向异性蚀刻，直至露出第一绝缘层102的表面部分为止，从而图案化形成第一器件区。在本实施例中，该第一器件区为N型场效应晶体管（NFET）有源区。
图4示出了根据本发明的示例性实施例的晶体管制作方法300的第三步骤S330。在该步骤中，形成围绕第一器件区的侧墙隔离物。
根据本发明的优选实施例，如图4所示，可以通过常规工艺步骤，围绕NFET有源区的侧壁形成侧墙隔离物（spacer）106。侧墙隔离物106可由氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅等材料制成。侧墙隔离物106的高度（即，在垂直衬底表面的方向上的尺度）为100~10000Å，优选地为100~4000Å。
图5A、5B、5C和5D示出了根据本发明的示例性实施例的晶体管制作方法300的第四步骤S340。在步骤S340中，定义第二器件区。
如图5A所示，在第一绝缘层102的露出部分、侧墙间隔物106以及图案化的第一掩模层104上各向同性淀积第二半导体层107。第二半导体层107的厚度为100~2000Å，优选地为500Å。
作为实例，第二半导体层107可以包括多晶硅，但是也可以包括任何适合的半导体衬底材料。第二半导体层107的导电类型与第一半导体层103的导电类型相反。作为实例，第二半导体层107可以包括P型多晶硅。
如图5B所示，淀积第二掩模层108以填满淀积在第一绝缘层102的露出部分上的第二半导体层107上方的凹槽。第二掩模层108作为后续蚀刻步骤中的硬掩模。随后，进行例如化学机械抛光（CMP）工艺的平坦化工艺以移除所述凹槽上方多余的第二掩模层108。该平坦化工艺停止于NFET有源区中的第二半导体层107的顶部。
优选地，通过化学气相淀积工艺形成氮化硅、氧化硅、氮氧化硅或TEOS作为第二掩模层108。在本实施例中，第二掩模层108可包括氮化硅。
如图5C所示，进行例如CMP工艺的平坦化工艺，该平坦化工艺停止于侧墙间隔物106的顶部。按照这种方式，移除NFET有源区中的第二半导体层107，并且使第一掩模层104、侧墙间隔物106和第二掩模层108的顶部齐平。
如上文结合图5B和5C所描述，通过执行两个CMP工艺步骤来形成露出侧墙间隔物106顶部的平坦表面。通过对这两个CMP工艺步骤中使用的蚀刻物质和停止层进行相应的优化，所得到的表面可以具有更好的平整度。
可替换地，图5B和5C中的两个CMP工艺步骤可以合并。即，可以通过一次CMP工艺步骤，将第二掩模层108和第二半导体层107抛光成与侧墙间隔物106和第一掩模层104的顶部齐平。
接着，以图5C中的第一掩模层104和第二掩模层108为硬掩模，过蚀刻侧墙间隔物106侧面上的第二半导体层107。通过湿法或干法蚀刻工艺移除第一掩模层104和第二掩模层108，由此图案化形成第二器件区，如图5D所示。在本实施例中，该第二器件区为P型场效应晶体管（PFET）的有源区。
以下结合图6A-6B、7A-7B和8A-8B描述根据本发明的示例性实施例的晶体管制作方法300的第五步骤S350。在步骤S350中，分别在第一和第二器件区中形成半导体器件。
图6A以俯视图示出了根据本发明的示例性实施例的晶体管制作方法的第一子步骤S351。图6B为沿着图6A中的线A-A’截取的截面图。在子步骤S351中，可选地，对第一半导体层103和第二半导体层107进行退火处理。
如图6A所示，侧墙隔离物106定义导电类型相反的第一半导体区域103和第二半导体区域107，并且将这些半导体区域彼此隔离。在示例性实施例中，侧墙隔离物106定义2个第一半导体区域103和2个第二半导体区域107，每个第一半导体区域103通过侧墙隔离物106与第二半导体区域107隔离。需要注意的是，侧墙隔离物106隔离第一和第二半导体区域的方式以及第一和第二半导体区域的数目可以根据需要或者具体应用来选择。
如图6B中的箭头所示，利用激光照射第一和第二半导体区域103、107来执行退火处理。该退火处理使所述半导体区域再结晶以形成再结晶的第一和第二半导体区域103’、107’。在示例性实施例中，激光波长例如可以处于200nm至600nm的范围内。通过激光照射而使半导体区域再结晶的温度例如大于1200℃。然而，本发明不限于此。本领域技术人员可以根据需要或者具体应用来选择激光波长和再结晶温度等。
通过使半导体区域再结晶，可以引入或提高半导体区域中的应力，从而改善形成在该半导体区域上的半导体器件结构的性能。例如，在后续工艺步骤中在该半导体区域上分别形成NFET和PFET的情况下，在该半导体区域中形成晶体管的沟道，由此可以提高沟道中载流子的迁移率并且改善器件的速度。
图7A以俯视图示出了根据本发明的示例性实施例的晶体管制作方法的第二子步骤S352。图7B为沿着图7A中的线A-A’截取的截面图。在子步骤S352中，在重结晶的第一和第二半导体区域103’、107’上形成栅极堆叠210、220、230、240。
根据优选实施例，通过先栅极（Gate First）或者后栅极（Gate Last）工艺在所述半导体区域上形成栅极堆叠210-240。栅极堆叠可以包括顺序堆叠的栅极电介质110和栅电极120。
在本实施例中，栅极电介质110可以包括氧化硅、氮化硅、氮氧化硅或其组合。在其它实施例中，栅极电介质110也可以是高k电介质，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合。栅极电介质110的厚度可以为2nm-10nm。可选地，该栅极堆叠可以不包括栅极电介质110。
可选地，可以在每个栅极堆叠的顶部上形成栅极盖层（未示出）。栅极盖层可包括例如氮化硅、氧化硅、氮氧化硅或者其它具有绝缘特性的电介质材料。
栅电极120中使用的材料可以包括多晶硅、多晶锗硅、例如Ti、Co、Ni、Al、Mo或W中的一种或其组合的金属、例如TiN的金属氮化物、或者其它导电材料。如果栅极电介质110采用高k电介质，栅电极120优选地采用金属材料。
可选地，可以在栅极堆叠210-240的侧壁上形成栅极侧墙隔离物（gate spacer）130。栅极侧墙隔离物130可由氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅等材料制成。
在图7A和7B所示的实施例中，在每个有源区中形成了两个栅极堆叠，例如在再结晶的第一半导体区域103’上形成了栅极堆叠230、240，并且在再结晶的第二半导体区域107’上形成了栅极堆叠210、220。但是需要注意的是，但本发明不限于此。本领域技术人员可以根据需要或者具体应用来选择每个有源区中形成的栅极堆叠的数目。例如，可以在每个有源区中仅仅形成一个栅极堆叠。
图8A以俯视图示出了根据本发明的示例性实施例的晶体管制作方法的第三子步骤S353。图8B为沿着图8A中的线A-A’截取的截面图。在步骤S353中，形成源漏接触窗。
根据优选实施例，通过溅射、蒸镀等工艺，淀积导电性材料以填充栅极堆叠210-240和侧墙隔离物106之间的空间。例如，通过湿法蚀刻等工艺，回蚀刻所淀积的导电性材料，从而在栅极堆叠210-240的两侧形成源漏接触窗150。优选地，源漏接触窗150低于栅极堆叠210-240和侧墙隔离物106，从而避免相邻器件区或者相邻晶体管之间不期望的电学互连。该导电性材料可以包括金属，例如钨、铜；金属氮化物，例如TaN、TiN；或者其它导电性材料。
可选地，在形成源漏接触窗150之前，以栅极堆叠210-240和侧墙隔离物106为掩模，金属硅化所述再结晶的第一和第二半导体区域103’、107’的露出部分，从而在栅极堆叠210-240的两侧形成金属硅化物的源漏接触区域140。通过形成所述源漏接触区域140，可以降低源漏区域的接触电阻。备选地，在上述金属硅化步骤中，可以使用其它掩模。
通过上述工艺步骤，完成了根据本发明的示例性实施例的晶体管的制作。然而，可以继续进行所需的后续工艺以制作完整的晶体管100。例如，通过形成接触插塞（contact plug）、保护层等后续工艺，在图8A-8B所示晶体管的基础上形成各种器件。在优选实施例中，第一器件区和第二器件区中的晶体管形成CMOS晶体管100。这些后续工艺对于所属技术领域的技术人员而言是公知的，因此不再赘述。
在详细描述了本发明的晶体管制作方法之后，下面结合图8A-8B简要介绍根据本发明的第二方面的晶体管。
根据本发明的第二方面，晶体管100可以包括：位于衬底101上的第一绝缘层102；位于第一绝缘层102上的第一器件区；在第一绝缘层102上围绕第一器件区形成的侧墙隔离物106；位于第一绝缘层102上的第二器件区，第二器件区通过侧墙隔离物106与第一器件区隔离；以及分别形成在第一器件区和第二器件区中的晶体管结构。
可选地，该晶体管可以包括：在第一器件区中位于第一绝缘层102上的第一半导体层103；以及在第二器件区中位于第一绝缘层102上的第二半导体层107。
可选地，该晶体管结构可以包括：形成在第一半导体层103和第二半导体层107上的栅极堆叠210-240；以及自对准地形成在所述栅极堆叠210-240之间的源漏接触窗150，其中源漏接触窗150低于侧墙间隔物106。
可选地，该栅极堆叠210-240可以包括形成在第一半导体层103和第二半导体层107上的栅极电介质110。
可选地，该栅极堆叠210-240可以包括：形成在第一半导体层103和第二半导体层107上的高k电介质110；以及形成在高k电介质上的金属栅极120。
可选地，该栅极堆叠210-240可以包括形成在侧壁的栅极侧墙隔离物130。
可选地，在第一器件区和第二器件区中形成的晶体管结构可以形成CMOS晶体管。
可选地，该第一半导体层103可以包括N型多晶硅，且该第二半导体层107可以包括P型多晶硅。
可选地，该第一绝缘层102可以选自由下述材料组成的群组：氧化硅、氮化硅和氮氧化硅。
可选地，该侧墙隔离物106可以选自由下述材料组成的群组：氧化硅、氮化硅、氮氧化硅、碳化硅和碳氧化硅。
可选地，该栅极侧墙隔离物130可以选自由下述材料组成的群组：氧化硅、氮化硅、氮氧化硅、碳化硅和碳氧化硅。
在本发明的第三方面中，本发明还提供一种半导体器件，其包括在上述实施例中描述的晶体管。
根据本发明的晶体管制作方法采用完全自对准工艺来制作超薄CMOS晶体管。与传统方法相比，本发明的晶体管制作方法大大减小了隔离所需的空间，显著降低了工艺复杂度，并且大幅减小了制作成本。
需要指出的是，本发明说明书的上述公开内容是以例如MOSFET晶体管的制作作为实例，本领域技术人员知晓的是，根据本发明的精神和原理，本发明的晶体管及其制作方法不限于MOSFET的情形，而是可以适用于双极晶体管、结型场效应晶体管等其它类型晶体管和其它半导体器件。因此，本发明的保护范围同样涵盖了半导体器件及其制作方法，其包括上述的晶体管及其制作方法步骤。
尽管已经结合优选实施例对本发明进行了描述，但是可以理解对于本领域技术人员来说在上述原理范围内的更改是显而易见的，所以本发明不限于这些优选实施例，而是要包含这些更改。本发明在于各个和每个新颖的特性特征以及特性特征的各个和每个组合。权利要求中的参考符号不是对其保护范围的限制。使用动词“包含”及其变形不排除存在那些未在权利要求列出的部件。部件之前使用的冠词“一”或“一个”并不排除存在若干个这样的部件。在互不相同的从属权利要求中列举了某些措施并不表示不能有利地使用这些措施的组合。

Claims (29)

1.一种晶体管制作方法，包括：
提供衬底，并且在该衬底上形成第一绝缘层；
在该第一绝缘层上定义第一器件区；
在该第一绝缘层上围绕该第一器件区形成侧墙隔离物；
在该第一绝缘层上定义第二器件区，该第二器件区通过该侧墙隔离物与该第一器件区隔离；以及
分别在该第一器件区和第二器件区中形成晶体管结构。
2.根据权利要求1所述的方法，其中在该第一绝缘层上定义第一器件区的步骤包括：
在该第一绝缘层上顺序淀积第一半导体层和第一掩模层；以及
图案化该第一半导体层和第一掩模层以定义该第一器件区。
3.根据权利要求2所述的方法，其中图案化该第一半导体层和第一掩模层的步骤包括：
应用光致抗蚀剂层于该第一掩模层上；
通过光刻形成图案化的光致抗蚀剂层；以及
以图案化的光致抗蚀剂层为掩模，蚀刻掉第一掩模层和第一半导体层的一部分，从而露出该第一绝缘层的表面。
4.根据权利要求2所述的方法，其中在该第一绝缘层上定义第二器件区的步骤包括：
淀积第二半导体层以覆盖该第一绝缘层的露出部分、该侧墙间隔物和该第一掩模层；
淀积第二掩模层以填满该第一绝缘层的露出部分上的该第二半导体层上方的凹槽；
抛光该第二掩模层和第二半导体层，以与该侧墙间隔物和第一掩模层的顶部齐平；
以该第一掩模层和第二掩模层为掩模，移除该侧墙间隔物的侧面上的该第二半导体层；以及
移除该第一掩模层和第二掩模层。
5.根据权利要求4所述的方法，其中抛光该第二掩模层和第二半导体层的步骤包括：
抛光第二掩模层以与第一器件区中的第二半导体层的顶部齐平；以及
抛光该第二掩模层和第二半导体层以与该侧墙间隔物和第一掩模层的顶部齐平。
6.根据权利要求4所述的方法，其中抛光包括化学机械抛光。
7.根据权利要求4所述的方法，其中形成晶体管结构的步骤包括：
在该第一半导体层和第二半导体层上形成栅极堆叠；以及
在所述栅极堆叠之间自对准地形成源漏接触窗，其中该源漏接触窗低于该侧墙间隔物。
8.根据权利要求7所述的方法，还包括：
在形成栅极堆叠之前，通过激光照射来退火该第一半导体层和第二半导体层。
9.根据权利要求7所述的方法，其中形成栅极堆叠的步骤包括：
在该第一半导体层和第二半导体层上形成栅极电介质。
10.根据权利要求9所述的方法，其中形成该栅极堆叠包括：
在该第一半导体层和第二半导体层上形成高k电介质；以及
在该高k电介质上形成金属栅极。
11.根据权利要求7所述的方法，还包括：
在该栅极堆叠的侧壁形成栅极侧墙隔离物。
12.根据权利要求7所述的方法，还包括：
在形成源漏接触窗之前，金属化该第一半导体层和第二半导体层的露出部分，以形成源漏接触区域。
13.根据权利要求1所述的方法，还包括：
利用在该第一器件区和第二器件区中形成的晶体管结构，形成CMOS晶体管。
14.根据权利要求4所述的方法，其中该第一半导体层包括N型多晶硅，且该第二半导体层包括P型多晶硅。
15.根据权利要求1所述的方法，其中该第一绝缘层选自由下述材料组成的群组：氧化硅、氮化硅和氮氧化硅。
16.根据权利要求1所述的方法，其中该侧墙隔离物选自由下述材料组成的群组：氧化硅、氮化硅、氮氧化硅、碳化硅和碳氧化硅。
17.根据权利要求11所述的方法，其中该栅极侧墙隔离物选自由下述材料组成的群组：氧化硅、氮化硅、氮氧化硅、碳化硅和碳氧化硅。
18.一种晶体管，包括：
位于衬底上的第一绝缘层；
位于该第一绝缘层上的第一器件区；
在该第一绝缘层上围绕该第一器件区形成的侧墙隔离物；
位于该第一绝缘层上的第二器件区，该第二器件区通过该侧墙隔离物与该第一器件区隔离；以及
分别形成在该第一器件区和第二器件区中的晶体管结构。
19.如权利要求18所述的晶体管，包括：
在该第一器件区中位于该第一绝缘层上的第一半导体层；以及
在该第二器件区中位于该第一绝缘层上的第二半导体层。
20.根据权利要求19所述的晶体管，其中该晶体管结构包括：
形成在该第一半导体层和第二半导体层上的栅极堆叠；以及
自对准地形成在所述栅极堆叠之间的源漏接触窗，其中该源漏接触窗低于该侧墙间隔物。
21.根据权利要求20所述的晶体管，其中该栅极堆叠包括形成在该第一半导体层和第二半导体层上的栅极电介质。
22.根据权利要求21所述的晶体管，其中该栅极堆叠包括：
形成在该第一半导体层和第二半导体层上的高k电介质；以及
形成在该高k电介质上的金属栅极。
23.根据权利要求20所述的晶体管，其中该栅极堆叠包括形成在侧壁的栅极侧墙隔离物。
24.根据权利要求18所述的晶体管，其中该第一器件区和第二器件区中的晶体管结构形成CMOS晶体管。
25.根据权利要求19所述的晶体管，其中该第一半导体层包括N型多晶硅，且该第二半导体层包括P型多晶硅。
26.根据权利要求18所述的晶体管，其中该第一绝缘层选自由下述材料组成的群组：氧化硅、氮化硅和氮氧化硅。
27.根据权利要求18所述的晶体管，其中该侧墙隔离物选自由下述材料组成的群组：氧化硅、氮化硅、氮氧化硅、碳化硅和碳氧化硅。
28.根据权利要求23所述的晶体管，其中该栅极侧墙隔离物选自由下述材料组成的群组：氧化硅、氮化硅、氮氧化硅、碳化硅和碳氧化硅。
29.一种半导体器件，包括权利要求18-28中任意一项所述的晶体管。
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