CN116110795A - 全包围栅器件的制备方法 - Google Patents

Abstract

本发明提供一种全包围栅器件的制备方法，包括：提供具有内嵌空腔的绝缘体上半导体衬底；于空腔之上的顶半导体层上形成假栅结构，假栅结构在垂直投影方向上与空腔具有交叠；基于假栅结构形成自对准的源区和漏区；于假栅结构上方定义出沟道掩膜图形，基于沟道掩膜图形形成悬空沟道；去除假栅结构以显露出假栅沟槽，基于假栅沟槽和内嵌的空腔包围悬空沟道形成全包围栅结构。本发明可制备出水平环栅晶体管，通过基于假栅结构形成自对准的源区和漏区，可有效提高工艺稳定性以及注入精度，通过后栅工艺，所得的全包围栅结构具有较低的热预算，由此允许栅电极材料具有较宽的选择范围，从而实现不同的器件性能要求。

Description

全包围栅器件的制备方法

技术领域

本发明涉及一种半导体集成电路设计及制造领域；特别是，涉及一种互补型场效应晶体管的制备方法。

背景技术

随着微电子器件继续微缩，预计现有的FinFET技术在5纳米、3纳米节点将面临着较大的技术瓶颈，器件性能不再随着器件尺寸的继续减小而获得大幅提升。这就需要引入新的器件结构来提升器件性能，同时降低由于尺寸微缩所带来的短沟道效应的影响。

纳米线/纳米片环栅晶体管被认为是3nm技术节点之下中最有希望替代FinFET器件从而实现大规模量产的下一代器件之一。纳米线/纳米片环栅结构具有四面包裹的结构，使栅在四面实现对沟道的控制，从本质上实现对沟道的控制能力提升。现阶段，水平环栅晶体管具有多种制备方案，一种常用的制备工艺流程是基于SOI衬底刻蚀出悬空的纳米线结构，对所述纳米线结构进行减薄处理之后，依次沉积栅介质层以及栅电极层，来形成相应的环栅晶体管结构。然而，上述工艺很难精确控制侧墙和栅电极与源/漏极区以及源/漏延伸区的重叠电容，而且随着栅极尺寸的不断减小，对图形化栅极的工艺控制难度明显增加，而且与先进工艺节点所采用的工艺不兼容；另一方面，使栅极材料的种类及其工艺的选择范围受到限制。

因此，对全包围栅器件的制备工艺进行简化和改进是亟待解决的问题之一。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种全包围栅器件的制备方法，用于解决现有技术中全包围栅极晶体管的制备工艺复杂、控制点多、悬空沟道的刻蚀工艺精度难以提高的等问题。

为实现上述目的及其他相关目的，本发明提供一种全包围栅器件的制备方法，所述制备方法包括：

提供具有内嵌空腔的绝缘体上半导体衬底，所述绝缘体上半导体衬底包括顶半导体层、绝缘层和背衬底，所述空腔设置于所述绝缘层中、或者所述顶半导体层、所述绝缘层和所述背衬底中的任意相邻两者之间；

于所述空腔之上的所述顶半导体层上形成假栅结构，所述假栅结构在垂直投影方向上与所述空腔具有交叠，所述假栅结构具有与所述空腔一致的延伸方向且沿延伸方向超出所述空腔以外的区域；

基于所述假栅结构形成源区和漏区；

于所述假栅结构上方定义出沟道掩膜图形，基于所述沟道掩膜图形形成悬空沟道；

去除所述假栅结构以显露出假栅沟槽，基于所述假栅沟槽和内嵌的所述空腔形成全包围栅结构；

于所述源区和所述漏区分别形成源电极和漏电极。

可选地，所述制备方法还包括：对所述绝缘体上半导体衬底的顶半导体层执行预掺杂工艺。

可选地，所述制备方法还包括：

于所述顶半导体层上形成堆叠的假栅介质层和牺牲假栅；

于所述牺牲假栅的外侧形成隔离侧墙，其中所述隔离侧墙的材料包括SiO_x、SiN_x、SiN_xO_y中的一种。

可选地，形成所述隔离侧墙的步骤之前或之后，于所述顶半导体层的沟道区域形成源漏扩展区。

可选地，所述制备方法还包括：

覆盖所述假栅结构形成硬掩膜层；

于所述硬掩膜层表面光刻定义出沟道掩膜图形，以所述沟道掩膜图形为掩模依次对所述硬掩模层、所述假栅结构和所述顶半导体层，使所述假栅结构图形化，以及形成悬空沟道。

可选地，所述制备方法还包括：于形成所述悬空沟道之后，通过化学气相沉积工艺、原子层沉积工艺，或者热氧化方法形成保护层，所述保护层包围图形化的所述假栅结构和所述悬空沟道形成。

可选地，通过湿法腐蚀工艺或各向同性的干法刻蚀工艺去除所述牺牲假栅，同时去除覆于所述悬空沟道表面的保护层以及假栅介质层，而所述隔离侧墙保留于所述假栅沟道的两侧。

可选地，所述全包围栅结构包括栅电极层以及介于所述栅电极层与所述悬空沟道之间的栅介质层，所述栅电极层的材料包括多晶硅、Ti、Cu、Al、W、Ni、Cr、Ta、Mo、TiN、TaN中的一或多种。

本发明还提供一种全包围栅CMOS结构，所述全包围栅CMOS结构根据前述的全包围栅器件的制备方法进行制备。

如上所述，本发明的全包围栅器件的制备方法，具有以下有益效果：

1)本发明的全包围栅器件的制备方法，采用具有内嵌空腔的绝缘体上半导体衬底，所述空腔至少设置于绝缘层中，可基于该内嵌空腔的绝缘体上半导体衬底干法刻蚀直接制备悬空的半导体纳米线，进而可制备出水平的环栅晶体管；

2)本发明先执行假栅工艺，降低了假栅沉积与刻蚀的工艺难度，进而降低了制备环栅晶体管的工艺复杂度，并且可有效降低器件的制造成本，而后形成悬空沟道，基于假栅结构形成自对准的源区和漏区，可有效提高工艺稳定性以及注入精度，显著提升全包围栅器件的电学性能；

3)本发明采用后栅工艺，于源区和漏区的激活退火，以及悬空沟道的修复退火之后，于假栅沟槽内形成全包围栅结构，使得所得的全包围栅结构具有较低的热预算，由此允许栅电极材料具有较宽的选择范围，从而实现不同的器件性能要求，而且与常规CMOS工艺的良好兼容。

附图说明

图1显示为本发明的全包围栅器件的制备方法的工艺流程图。

图2至图28为根据本发明全包围栅器件的制备方法各阶段的结构示意图。

图29a～图29j显示为本发明实施例中内嵌空腔的绝缘体上半导体衬底的示例性剖面图。

元件标号说明

10                      绝缘体上半导体衬底

110                     背衬底

120                     绝缘层

122                     空腔

130                     顶半导体层

132                     悬空沟道

134                     假栅沟槽

140                     硬掩膜层

142                     沟道掩膜图形

20                      假栅结构

202                     假栅介质层

204                     牺牲假栅

210                     隔离侧墙

212                     保护层

30                      全包围栅结构

310                     栅介质层

320                     栅电极层

410                     金属硅化物

S1～S8                  步骤

具体实施方式

此后，通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。出于清晰的目的，对本领域技术人员熟知的部件和步骤进行省略以避免不必要地混淆本发明的要素。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

参见图1，本发明提供一种全包围栅器件的制备方法，此后将结合图2～图28，对本发明的全包围栅器件的制备方法进行具体描述。

本实施例提供一种全包围栅器件的制备方法，包括：

首先，参见图2～图4，进行步骤1)，提供一具有内嵌空腔的绝缘体上半导体衬底10，所述绝缘体上半导体衬底10包括背衬底110、绝缘层120和顶半导体层130，所述空腔122设置于所述绝缘层120中、或者所述顶半导体层130、所述绝缘层120和所述背衬底110中的任意相邻两者之间。

具体地，所述背衬底110可以为半导体材料或绝缘材料，所述绝缘层120可以为二氧化硅层或类似的绝缘介质材料，所述顶半导体层260的材料可以为硅、锗、硅锗、氮化镓、氮化铝、砷化镓、碳化硅、氧化锌、氧化镓及磷化铟中的一种。本实施例中，所述绝缘体上半导体衬底10选用为绝缘体上硅衬底，所述绝缘层120选用为二氧化硅，所述顶半导体层130选用为第一导电类型轻掺杂的硅。

例如，所述空腔122可以位于所述绝缘层120中且设置成贯通或未贯通所述绝缘层120，或者可部分设置于绝缘层120且延伸至顶半导体层130或背衬底110。图29a～图29j显示为本发明实施例中内嵌空腔的绝缘体上半导体衬底的示例性剖面图。本实施例中，如图2所示，其中虚框标示空腔122的开口位置，结合图3～图4显示的所述绝缘体上半导体衬底沿A-A’截面和B-B’截面的结构示意图，所述空腔122嵌入于绝缘层邻接顶半导体层的一面，所述顶半导体层260、所述中间半导体层230与所述绝缘层中的内壁共同围合成空腔122。

需要说明的是，尽管以图示的空腔的开口位置和几何形状为例进行描述，但是根据流片的需要可以对所述空腔的位置灵活调整。

在一具体实施方式中，所述内嵌空腔的绝缘体上硅衬底的形成工艺可以参照相关技术文献(例如是刘强(Qiang Liu)、母志强(Zhiqiang Mu)、刘晨鹤(Chenhe Liu)、赵兰天(Lantian Zhao)等，“Gate-All-Around MOSFET Built on Void Embedded Silicon onInsulator Substrate”，IEEE Electron Device Letters,2021,42(5):657-660，以及赵兰天(Lantian Zhao)、刘强(Qiang Liu)、刘晨鹤(Chenhe Liu)等，“Total Ionizing DoseEffects on Nanosheet Gate-All-Around MOSFETs Built on Void Embedded Siliconon Insulator Substrate”，IEEE Electron Device Letters,2021,42(10):1428-1431)，在此不做赘述。

如图2～图4所示，步骤S1还包括：对所述顶半导体层130执行预掺杂工艺，以调节器件的阈值电压。

然后，参见图5～图7，进行步骤2)，于所述顶半导体层130上形成假栅结构20，所述假栅结构20在垂直投影方向上与所述空腔122具有交叠，所述假栅结构20具有与所述空腔122一致的延伸方向且沿延伸方向超出所述空腔以外的区域。

如图5～图7所示，步骤2)包括：2-1)于所述顶半导体层130上依次形成假栅介质材料层和牺牲假栅材料层；2-2)基于假栅掩膜图形进行刻蚀，形成堆叠的假栅介质层202和牺牲假栅204，所述假栅极掩模图形可以采用已知的光刻胶旋涂、曝光、显影工艺，形成于所述牺牲假栅材料层的顶部；2-3)于所述假栅介质层202和所述牺牲假栅204的外侧形成隔离侧墙210。在一具体实施方式中，所述牺牲假栅204可选用多晶硅假栅，所述假栅介质层202可选用SiO_x、SiN_x和SiN_xO_y中的一种。

进一步地，步骤2-3)处，形成所述假栅结构外侧的隔离侧墙210之前或之后，于定义出的沟道区域进行浅掺杂注入，形成源漏扩展区。

然后，参见图8～图10，进行步骤3)，基于所述假栅结构20形成自对准的源区和漏区。

如图8～图10所示，步骤3)包括：以所述假栅结构为掩膜执行自对准注入，形成源区和漏区；随后，进行激活退火，其中所述激活退火可采用快速热退火(RTA)工艺执行。或者，在其他实施方式中，通过外延工艺于顶半导体层130上形成所述源区和所述漏区，此种情形下，于假栅结构的两侧形成用于提升器件性能的源区和漏区，所述源区和所述漏区的材质可以与所述顶半导体层的材质相同，例如均为Si，也可以材质不同，例如具有更高应力的SiGe、Si:C、Si:H、SiSn、GeSn、SiGe:C中的一种或者它们的组合。

在一具体实施方式中，于形成所述源区和所述漏区之后，覆盖所述假栅结构20和所述绝缘衬底之上形成硬掩膜层140。

进一步地，可通过化学气相沉积(CVD)、原子层沉积(ALD)或类似沉积工艺，或通过热氧化方法形成硬掩膜层140，其中所述硬掩膜层140可选用本领域常用的绝缘介质层，例如是SiN_x或SiN_xO_y；对所述硬掩膜层140执行化学机械抛光(CMP)工艺，来获得平整的顶面。

然后，参见图11～图19，进行步骤4)，于所述假栅结构20上方光刻定义出沟道掩膜图形142，基于所述沟道掩膜图形142形成悬空沟道132。

如图11～图16所示，步骤4)包括，4-1)于所述硬掩膜层140上方的光刻胶层中定义出沟道掩膜图形142；4-2)可通过各向同性刻蚀工艺以沟道掩膜图形142为掩膜依次刻蚀牺牲假栅204、假栅介质层202和顶半导体层130，形成悬空沟道132。或者，在其他实施方式中，可通过各向同性刻蚀工艺、以沟道掩膜图形142为掩膜刻蚀假栅结构20；随后以图形化的假栅结构20为掩膜对顶半导体层130进行刻蚀，由此形成悬空沟道132。由于引入硬掩膜技术，基于硬掩膜层中定义的图形刻蚀形成悬空沟道，使得纳米线的线条粗糙度明显降低，使得工艺更加稳定。

需要说明的是，本实施例以图示的悬空沟道的数量、几何形状及其间距为例进行描述，但是并不意味着将本发明的悬空沟道的设置方式限定于此，而且可以预想本领域技术人员可以根据实际需要适当调整诸如刻蚀工艺的刻蚀剂类型及其参数得到所需的结构。

进一步地，如图17～图19所示，步骤4)包括：于步骤4-2)形成所述悬空沟道132之后，执行步骤4-3)，通过化学气相沉积工艺、原子层沉积工艺，或者热氧化方法形成保护层212，所述保护层212包围图形化的所述假栅结构20和所述悬空沟道132形成，用于保护所述悬空沟道132。

然后，参见图20～图25，进行步骤5)，去除所述假栅结构20以显露出假栅沟槽134，基于所述假栅沟槽134和内嵌的所述空腔122形成全包围栅结构30。

如图20～图22所示，包围所述悬空沟道132形成全包围栅结构30，步骤5)包括：5-1)通过湿法腐蚀工艺或各向同性的干法刻蚀工艺去除牺牲假栅204，同时去除覆于所述悬空沟道表面的保护层以及假栅介质层，使得所述隔离侧墙210没有被侧向刻蚀，而保留于所述假栅沟道的两侧，由此后续于所述假栅沟道中形成的栅极结构的外侧设置有所述隔离侧墙，可有效降低栅极与源/漏区的寄生电容。所述湿法腐蚀工艺可采用相对于隔离侧墙的材料具有高刻蚀选择比的刻蚀剂执行，例如是HF溶剂；或者，通过各向同性的干法刻蚀剂。采用本领域常用的刻蚀气体，其包括但不限于：氧化性气体以及CF₄、CH₃F、CHF₃、CH₂F₂、C₄F₈、C₄F₆中的一种或者它们的组合。

进一步地，步骤5)还包括：5-2)基于所述假栅沟槽134和内嵌的所述空腔122形成全包围栅结构30；5-3)对步骤5-2)所得的结构进行预处理。所述预处理的步骤包括：进行表面清洗工艺；于O₂、HCl、H₂、NH₃或类似气氛下进行退火预处理工艺，以修复所述悬空沟道的表面和内部缺陷，例如是在500℃～1200℃的温度下执行所述退火预处理工艺，退火时长为10s～1h。

如图23～图25所示，包围所述悬空沟道132形成全包围栅结构30的步骤，包括：5-3)通过金属氧化物化学气相淀积技术(MOCVD)、原子层淀积技术(ALD)、或物理气相淀积技术(PVD)形成包围所述悬空沟道132的栅介质层310；以及5-4)用栅电极材料填充所述假栅沟槽134，所述栅介质层310介于所述栅电极层320与所述悬空沟道132之间。本实施例中，所述栅介质层310选用为高k材料，例如是介电常数大于6.0的材料，其包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料，相应地所述栅电极层320包括Ti、Cu、Al、W、Ni、Cr、Ta、Mo、TiN、TaN中的一或多种。在其他示例中，所述栅介质层310可选用SiO_x、SiN_x、SiN_xO_y中的一种，相应地所述栅电极层320可选用为括多晶硅电极。

本实施例中，所述栅介质层310可选用高介电常数(High-K)介质层，栅电极层320可选用金属栅电极，所述金属栅电极可通过化学气相沉积(CVD)或物理气相沉积工艺形成。由于基于假栅结构形成源漏区，所述假栅结构被去除后显露出假栅沟槽134，填充所述假栅沟槽134和空腔122以形成全包围栅结构30。通过后栅工艺形成高K金属栅(HKMG)，所述高K金属栅免受源/漏区的激活退火和沟道区域的修复退火，降低了高K金属栅的沉积之后热处理的需求，降低了HKMG的热预算，因此热处理对HKMG结构造成的影响变小，例如是热处理对功函数漂移的影响减小。

进一步地，所述金属栅电极包括功函数金属层，举例而言，对于PMOS器件而言，功函数金属层选用为TiN，对于NMOS器件而言，功函数金属层选用为AlTi。所述金属栅电极的功函数可以根据器件的阈值电压灵活调整。

然后，参见图23～图28，进行步骤6)，于所述源区和所述漏区分别形成源电极40和漏电极50。

如图23～图25，步骤6)包括：6-1)去除位于源区和漏区上方的钝化层，采用自对准工艺分别于源区和漏区形成金属硅化物410；6-2)于所述源区和所述漏区上方形成层间介质层(未示出)，于所述层间介质层上形成接触通孔。

进一步地，通过高密度等离子体化学气相沉积(HDP-CVD)工艺形成钝化层，其中所述钝化层的材料可选用SiN_x。

如图26～图28所示，于步骤6-2)之后：执行形成源电极40和漏电极50的步骤6-3)，包括：覆盖所述层间介质层上方形成电极金属层，所述电极金属层填充所述接触通孔，以实现接触电极的引出。

本实施例还提供了一种CMOS工艺兼容的全包围栅器件，所述全包围栅器件优选地采用前述的全包围栅器件的制备方法进行制备。

综上所述，本发明的全包围栅器件的制备方法，具有以下有益效果：

1)本发明的全包围栅器件的制备方法，采用具有内嵌空腔的绝缘体上半导体衬底，所述空腔至少设置于绝缘层中，可基于该内嵌空腔的绝缘体上半导体衬底干法刻蚀直接制备悬空的半导体纳米线，进而可制备出水平的环栅晶体管；

2)本发明先执行假栅工艺，降低了假栅沉积与刻蚀的工艺难度，进而降低了制备环栅晶体管的工艺复杂度，并且可有效降低器件的制造成本，而后形成悬空沟道，基于假栅结构形成自对准的源区及漏区，可有效提高工艺稳定性以及注入精度，显著提升全包围栅器件的电学性能；

3)本发明采用后栅工艺，于源区和漏区的激活退火，以及悬空沟道的修复退火之后，形成全包围栅结构，使得所得的全包围栅结构具有较低的热预算，由此允许栅电极材料具有较宽的选择范围，从而实现不同的器件性能要求，而且与常规CMOS工艺的良好兼容；此外，采用HKMG技术，在沉积HKMG之前执行器件的热处理，使得在沉积HKMG之后热处理的需求减少，降低了HKMG工艺之后的热预算。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种全包围栅器件的制备方法，其特征在于，所述制备方法包括：

提供具有内嵌空腔的绝缘体上半导体衬底，所述绝缘体上半导体衬底包括顶半导体层、绝缘层和背衬底，所述空腔设置于所述绝缘层中、或者所述顶半导体层、所述绝缘层和所述背衬底中的任意相邻两者之间；

于所述空腔之上的所述顶半导体层上形成假栅结构，所述假栅结构在垂直投影方向上与所述空腔具有交叠，所述假栅结构具有与所述空腔一致的延伸方向且沿延伸方向超出所述空腔以外的区域；

基于所述假栅结构形成自对准的源区和漏区；

于所述假栅结构上方定义出沟道掩膜图形，基于所述沟道掩膜图形形成悬空沟道；

去除所述假栅结构以显露出假栅沟槽，基于所述假栅沟槽和内嵌的所述空腔包围所述悬空沟道形成全包围栅结构；

于所述源区和所述漏区分别形成源电极和漏电极。

2.根据权利要求1所述的全包围栅器件的制备方法，其特征在于，所述制备方法还包括：对所述绝缘体上半导体衬底的顶半导体层执行预掺杂工艺。

3.根据权利要求1所述的全包围栅器件的制备方法，其特征在于，所述制备方法还包括：

于所述顶半导体层上形成堆叠的假栅介质层和牺牲假栅；

于所述假栅结构的外侧形成隔离侧墙，其中所述隔离侧墙的材料包括SiO_x、SiN_x、SiN_xO_y中的一种。

4.根据权利要求1所述的全包围栅器件的制备方法，其特征在于，所述制备方法还包括：形成所述隔离侧墙的步骤之前或之后，于所述顶半导体层的沟道区域形成源漏扩展区。

5.根据权利要求3所述的全包围栅器件的制备方法，其特征在于，所述制备方法还包括：

覆盖所述假栅结构形成硬掩膜层；

于所述硬掩膜层表面光刻定义出沟道掩膜图形，以所述沟道掩膜图形为掩模依次对所述硬掩模层、所述假栅结构和所述顶半导体层，使所述假栅结构图形化，以及形成悬空沟道。

6.根据权利要求5所述的全包围栅器件的制备方法，其特征在于，所述制备方法还包括：于形成所述悬空沟道之后，通过化学气相沉积工艺、原子层沉积工艺，或者热氧化方法形成保护层，所述保护层包围图形化的所述假栅结构和所述悬空沟道形成。

7.根据权利要求6所述的全包围栅器件的制备方法，其特征在于，所述制备方法还包括：通过湿法腐蚀工艺或各向同性的干法刻蚀工艺去除所述牺牲假栅，同时去除覆于所述悬空沟道表面的保护层以及假栅介质层，而所述隔离侧墙保留于所述假栅沟道的两侧。

8.根据权利要求7所述的全包围栅器件的制备方法，其特征在于，所述制备方法还包括：

将所述牺牲假栅和所述假栅介质层去除之后，进行预处理；

于所述假栅沟槽和所述空腔内形成所述全包围栅结构。

9.根据权利要求8所述的全包围栅器件的制备方法，其特征在于，所述全包围栅结构包括栅电极层以及介于所述栅电极层与所述悬空沟道之间的栅介质层，所述栅电极层的材料包括多晶硅、Ti、Cu、Al、W、Ni、Cr、Ta、Mo、TiN、TaN中的一或多种。

10.一种CMOS工艺兼容的全包围栅器件，其特征在于，所述全包围栅CMOS结构根据权利要求1至9任意一项所述的全包围栅器件的制备方法进行制备。

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